JPH079457Y2 - ブレーク・ビフォア・メーク制御回路 - Google Patents

Description

【考案の詳細な説明】 ＜産業上の利用分野＞ 本考案は、アナログマルチプレクサのチャンネル切り換
え信号を生成する回路に用いられるブレーク・ビフォア
・メーク制御回路に関し、詳しくはブレーク・ビフォア
・メーク制御回路の集積回路（IC）化に適する小面積化
への改善に関する。

＜従来の技術＞ アナログマルチプレクサのチャンネルをセレクト信号
（複数ビット構成で並列入力されるディジタル信号）に
より切り換える場合、まずそのセレクト信号をデコード
し、そのデコード信号によりチャンネル切り換え用の各
スイッチをそれぞれオン・オフ制御する。

更にスイッチ切り換え時には２つ以上のスイッチが同時
にオンとならないように、あるスイッチをオンとする時
はそれ以前に他のスイッチを必ずオフしておくように、
すなわちブレーク・ビフォア・メークとなるように、制
御することが必要である。

第５図はこのような目的のための従来のブレーク・ビフ
ォア・メーク制御回路の一例である。第６図はその動作
波形図を示す。デコーダの出力Ａは、インバータ１およ
びインバータ２を介してナンド（NAND）ゲート３に入力
されると共に、直接ナンドゲート３の他の入力端に入力
されている。更にインバータ１と２の接続点とコモンラ
イン間にはコンデンサ４が接続されている。

このような構成において、入力信号Ａが第６図に示すよ
うにLOWからHIGHに変化した時、インバータ１の出力は
コンデンサ４が接続されているためにある時定数をもっ
て第６図の（ｂ）に示すように変化する。このため、イ
ンバータ２の出力Ｃの立ち上がりは同図（ｃ）に示すよ
うに入力信号Ａに対して遅れを生ずる。その結果、入力
信号Ａとインバータ２の出力ＣとのNANDをとったゲート
３の出力Ｄの立ち下がりは、同図（ｄ）に示すように信
号Ａに対してt_offだけの遅れを生ずる。なお、信号Ｄの
立ち上がりは入力信号Ａの立ち上がりと同期している。

したがって、あるスイッチをオンにするとき（入力信号
ＡをHIGHに切り換えたとき）、他のスイッチがオフにな
ってから（第６図で言えば、信号Ａが立ち上がってか
ら）t_offだけ遅れて信号Ｄはアクティブとなる（LOWと
なる）。これによりブレーク・ビフォア・メークが実現
される。

ところで、高速のスイッチ切り換えを実現する場合、イ
ンバータとしては第７図に示すような金属酸化皮膜型電
解効果トランジスタ（MOSFET）を用いた相補型のMOS構
成（CMOS構成）とする。すなわち、PMOSFET31のドレイ
ンとNMOSFET32のドレインとを接続すると共に、PMOSFET
31のソースには電源電圧V_DDを印加し、NMOSFET32のソー
スをコモンラインに接続している。なお、PMOSFET31の
基板はソースに、またNMOSFET32の基板はソースにそれ
ぞれ接続されている。

両者のゲートを共通接続しそこに入力信号を加えると、
PMOSFET31のドレインとNMOSFET32のドレインの接続点よ
り入力信号の反転した出力が得られるようになってい
る。

この場合において、スイッチがオンになる時の遅れt_off
を100nS（高速のスイッチ切り換えを行なう場合の通常
の遅れ時間）にするためには、コンデンサ４の容量C₀を
1.5pFとすると、インバータのサイズは次のようにな
る。

PMOSFET31のチャンネル長は12μｍ、チャンネル幅は
3.6μｍ。

NMOSFET32のチャンネル長は24μｍ、チャンネル幅は
3.6μｍ。

＜考案が解決しようとする課題＞ しかしながら、このMOSFETのサイズおよび1.5pFという
容量は、微細化したCMOSでは非常に大きなサイズであ
り、IC化する場合にチップサイズが大きくなってしまう
という問題があった。

本考案の目的は、このような点に鑑みてなされたもの
デ、ブレーク・ビフォア・メークを実現する回路を従来
に比べて小さなチップ面積で実現することのできるブレ
ーク・ビフォア・メーク制御回路を提供しようとするも
のである。

＜課題を解決するための手段＞ このような目的を達成するために、本考案は、 ゲートに入力信号を受け、ソースに電源電圧が印加され
ると共に基板がソース側に接続されたPMOSFETと、 ゲートにバイアス信号を受け、ドレインが前記PMOSFET
のドレインに接続されると共にソースと基板がコモンラ
インに接続されたNMOSFETと、 前記PMOSFETとNMOSFETの共通接続点と電源またはコモン
ラインの間に接続されるコンデンサと、 前記PMOSFETとNMOSFETの共通接続点に現れる信号を反転
するインバータと、 このインバータの出力と前記PMOSFETのゲートに入力さ
れる信号とのナンドをとるナンドゲートと、 ゲートと共通接続されたドレインに抵抗を介して電源電
圧が印加されると共にソースと基板がコモンラインに接
続され、ドレインより前記NMOSFETのゲートに与えるバ
イアス信号を発生するバイアス回路 からなることを特徴とする。

＜作用＞ 本考案では、定電流負荷インバータとコンデンサで遅延
回路が構成され、PMOSFETのゲートに入力される信号が
アクティブになったときブレーク・ビフォア・メーク制
御回路の出力は前記遅延回路で定まる時間だけ遅れてア
クティブとなる。

なお、定電流負荷インバータに流れる定電流の値は、バ
イアス回路の抵抗とNMOSFETのサイズおよび定電流源負
荷インバータのNMOSFETのサイズで決めることができ
る。そのため小さな電流値も作りやすい。電流値が小さ
くなれば、コンデンサも小さな値でよい。このため小さ
なチップ面積を実現することができる。

＜実施例＞ 以下図面を参照して本考案の実施例を詳細に説明する。
第１図は本考案に係るブレーク・ビフォア・メーク制御
回路の一実施例を示す構成図である。図において、11は
PMOSFET、12はPMOSFET11に縦続接続されるNMOSFETであ
る。PMOSFET11のソースには電源電圧V_DDが印加され、NM
OSFET12のソースはコモンラインに接続されている。13
はコンデンサで、PMOSFET11に並列に接続されている。1
4はインバータでPMOSFET11とNMOSFET12の共通接続点に
現われる信号を反転して出力する。15はナンドゲート
で、インバータ14の出力と入力信号（図示しないデコー
ダからの出力信号）を受け、２つの信号のNANDをとる。
入力信号はまたPMOSFET11のゲートにも入力されてい
る。

なお、以上の構成部分をブレーク・ビフォア・メーク回
路と呼ぶ。

NMOSFET12のゲートにはバイアス回路と呼ぶ回路からバ
イアス電圧が供給される。バイアス回路は抵抗16とNMOS
FET17の直列接続回路より構成されたもので、NMOSFET17
のソースはコモンラインに接続され、ゲートが接続され
たドレインには抵抗16を介して電源電圧V_DDが供給され
ている。このような構成におけるドレインの電圧V_BIAS
（一定電圧）をブレーク・ビフォア・メーク回路のNMOS
FET12のゲートに印加することにより、NMOSFET12には一
定の電流が流れる。

このような構成のブレーク・ビフォア・メーク制御回路
は第２図に示すような構成で用いられる。第２図では同
一構成のブレーク・ビフォア・メーク制御回路10a,10b,
・・・にデコード信号y0〜y7が与えられ、それぞれスイ
ッチ41a,41b,・・・を駆動するようになっている。

なお、ここで使用しているスイッチは、オンとオフ用に
それぞれアクティブとなる２つの信号を必要とする。

以下第２図をもとに動作を説明する。アナログマルチプ
レクサ40の各スイッチ41a,41b,・・・のセレクト信号
（x₀，x₁，x₂）はデコーダ20でデコードされる。この回
路は８チャンネルのアナログマルチプレクサの例である
ため、セレクト信号は３本、デコード信号は８本（y₀〜
y₇）である。y₀〜y₇がブレーク・ビフォア・メーク回路
10a,10b,・・・にそれぞれ入力される。ブレーク・ビフ
ォア・メーク回路10aにおいて、NMOSFET12aは定電流源
として作動するようにゲートの電位がバイアス回路18よ
り与えられている。すなわち、このMOSFETの回路は定電
流源負荷のインバータとして作動する。このインバータ
の出力はインバータ14aに入り、その出力はナンドゲー
ト15aの入力となる。ナンドゲート15aの他方の入力には
デコーダ20からの出力y₀が直接入力されている。

ナンドゲート15aの出力はアナログマルチプレクサの制
御信号として使われる。

他のブレーク・ビフォア・メーク回路にもデコード信号
がそれぞれ入力される。ただし、バイアス回路18の出力
はすべてのブレーク・ビフォア・メーク回路に共通に利
用される。

さて、第３図に示すように、スイッチセレクト信号
（x₀，x₁，x₂）が変わった場合を想定する。ここでは、
x₀がLOW→HIGH→LOWと変化した場合を例にとる（x₁，x₂
は常にLOW）。オンになるスイッチは41a→41b→41aと変
化する場合である。

T₁のタイミングでデコーダ出力y₀はHIGH→LOWに変わ
る。PMOS11aがオンになり、コンデンサ13aの電荷はPMOS
FET11aを通して放電する（A₀の波形）。A₀はインバータ
14aで波形整形される（B₀の波形）。ナンドゲート15aの
入力は、B₀とy₀のため、その出力Z0のLOW→HIGHの変化
は、y0のHIGH→LOWの変化からほとんど遅れない（ナン
ドゲート15aの遅延のみ）。したがって、スイッチ41aは
直ちにオフとなる。

同じくT₁のタイミングでy₁はLOW→HIGHとなる。このと
き、PMOSFET11bはオフになり、A₁はHIGH→LOWに変化す
る。しかし、コンデンサ13bは定電流源として作動して
いるNMOSFET12bを通して充電されるため、電圧の変化は
遅い（A₁の変化の傾きは、定電流をI_CとするとI_C／C₁で
ある。ただしC₁はコンデンサ13bの容量）。

A₁はインバータ14bで波形整形される（B₁の波形）。ナ
ンドゲート15bの出力Z₁はy₁のLOW→HIGHの変化からt_off
だけ遅れる。したがって、スイッチ41aがオフになって
からt_offだけ経過した後にスイッチ41bがオンになる。

なお、t_offの時間は定電流I_Cとコンデンサ13bの値によ
り決まる。

なお、ブレーク・ビフォア・メーク回路中のコンデンサ
は第４図に示すように定電流負荷インバータの出力とコ
モンライン間に入れてもよい。

このようなブレーク・ビフォア・メーク回路における各
素子のサイズおよび値は次の通りである。

PMOSFET11のチャンネル長は1.2μｍ、チャンネル幅は
９μｍ。

NMOSFET12のチャンネル長は５μｍ、チャンネル幅は1
0μｍ。

NMOSFET17のチャンネル長は５μｍ、チャンネル幅は4
0μｍ。

抵抗16は65KΩ。

コンデンサ13は0.5pF。

＜考案の効果＞ 以上詳細に説明したように、本考案によれば次のような
効果がある。

定電流源の値を14μＡ程度にすることにより、コンデ
ンサの値を0.5pFと小さくすることができた（この場合t
_offはほぼ100nS）。

また、インバータのMOSFETも小さなサイズになった。

バイアス回路による面積の増加分（およびコンデンサ
3pF分に相当）を考慮しても、大幅なチップ面積の減少
を図ることができた。

【図面の簡単な説明】

第１図は本考案に係るブレーク・ビフォア・メーク制御
回路の一実施例を示す構成図、第２図は本考案の使用例
を示す構成図、第３図は本考案のブレーク・ビフォア・
メーク制御回路の動作を説明するための各部の動作波形
図、第４図は本考案の他の実施例を示す図、第５図は従
来のブレーク・ビフォア・メーク制御回路の一例を示す
構成図、第６図は従来例における動作波形図、第７図は
従来のブレーク・ビフォア・メーク制御回路におけるイ
ンバータの構成例を示す図である。 11,11a,11b…PMOSFET、12,12a,12b…NMOSFET、13,13a,1
3b…コンデンサ、14,14a,14b…インバータ、15,15a,15b
…ナンドゲート、16…抵抗、17…NMOSFET。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】ゲートに入力信号を受け、ソースに電源電
   圧が印加されると共に基板がソース側に接続されたPMOS
   FETと、 ゲートにバイアス信号を受け、ドレインが前記PMOSFET
   のドレインに接続されると共にソースと基板がコモンラ
   インに接続されたNMOSFETと、 前記PMOSFETとNMOSFETの共通接続点と電源またはコモン
   ラインの間に接続されるコンデンサと、 前記PMOSFETとNMOSFETの共通接続点に現れる信号を反転
   するインバータと、 このインバータの出力と前記PMOSFETのゲートに入力さ
   れる信号とのナンドをとるナンドゲートと、 ゲートと共通接続されたドレインに抵抗を介して電源電
   圧が印加されると共にソースと基板がコモンラインに接
   続され、ドレインより前記NMOSFETのゲートに与えるバ
   イアス信号を発生するバイアス回路 からなり、前記PMOSFETのゲートに入力信号が与えられ
   たとき、ブレーク・ビフォア・メイクとなるスイッチ制
   御信号が前記ナンドゲートより得られるように構成され
   たことを特徴とするブレーク・ビフォア・メーク制御回
   路。