JPS6367371B2 - - Google Patents
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- JPS6367371B2 JPS6367371B2 JP54116808A JP11680879A JPS6367371B2 JP S6367371 B2 JPS6367371 B2 JP S6367371B2 JP 54116808 A JP54116808 A JP 54116808A JP 11680879 A JP11680879 A JP 11680879A JP S6367371 B2 JPS6367371 B2 JP S6367371B2
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
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Description
本発明は論理回路に関するものであり、特に
CMOS素子を使用して３値デジタル信号を２進
デジタル信号に変換する論理回路に関するもので
ある。 モノリシツク集積回路より成るコンプリメンタ
リ絶縁ゲート電界効果トランジスタ技術、いわゆ
るCMOS技術は、例えば雑誌エレクトロニツク
エンジニア（Electronic Engineer）1970年５月
号第52乃至57頁に記載されている。CMOS回路
の基本構成部分はいわゆるCMOSインバータ、
すなわち、ＮチヤンネルとＰチヤンネルのトラン
ジスタを直列に接続し、そのゲートを相互接続し
てインバータの入力端子とし、Ｎチヤンネル及び
Ｐチヤンネルトランジスタのドレイン電極の接続
部を出力端子とした回路である。Ｎチヤンネルト
ランジスタのソース電極は接地され、Ｐチヤンネ
ルトランジスタのソース電極には正の直流電源電
圧が供給されている。両トランジスタはエンフア
ンスメント型である。 上記文献中では、このような回路は「コンプリ
メンタリ対称MOS回路」と呼ばれており、Ｐチ
ヤンネル及びＮチヤンネルトランジスタはそれぞ
れのトランジスタの「オン」状態において制約さ
れる電流路の抵抗が両トランジスタで等しくなる
如くその物理的な寸法を選定されている。このオ
ン抵抗の大きさはチヤンネル巾Ｗとチヤンネル長
Ｌとの比、いわゆるＷ／Ｌの比である。両コンプ
リメンタリトランジスタのオン抵抗を上述の如く
等しくするために、物理的理由でＰチヤンネルト
ランジスタのＷ／Ｌの比はＮチヤンネルトランジ
スタのそれの約1.5倍でなければならない。低抵
抗のトランジスタにおいてはＷ／Ｌの比は１に比
較して大きくする必要がある。 通常のCMOS回路は２進信号すなわち信号が
２つの状態を取り得る信号を処理するのに特に適
している。１つの状態は実質上供給電圧レベルに
等しい値であり、Ｈで示され、他方は実質上接地
電位に対応しＬで示される。このようにしてもし
これら２つの状態の一方がCMOSインバータの
入力に現われると、インバータの出力信号は他方
の状態に変化する。対称CMOSインバータの場
合にはこの状態の変化は入力電圧がＨ状態の電圧
の約１／２の範囲を通過する時に発生する。 もし、このような２進信号処理デジタル回路が
３値信号、すなわち３つの状態を取り得るデジタ
ル信号を処理するならば、一般に入力線を経て供
給される３値信号は通常回路の２点又は２本の線
に同時に供給される２個のデジタル信号に変換す
る必要がある。それ故、特許請求の範囲に記載し
た本発明の目的は３値信号を対応するデジタル信
号に変換することのできるCMOS回路を提供す
ることにある。本発明の他の目的は外部端子数の
限られた集積回路において特に有用な回路の望ま
しい使用法を明らかにすることである。 以下図面を参照にして本発明を詳細に説明す
る。 第１図において、本発明のCMOS回路は２個
のCMOSインバータI1，I2を有しており、それら
のＮチヤンネルトランジスタT11，T21及びＰチ
ヤンネルトランジスタT12，T22は前述の如く互
に接続され、更にその入力部は互に接続されて３
値信号入力部Ｅに接続されている。本発明によれ
ば一方では２個のCMOSインバータはそれぞれ
そのＷ／Ｌの比に関して高度に非対称であり、他
方ではこの対称性は２個のCMOSインバータに
関して交叉していて、大抵の場合に４個のトラン
ジスタは全て異なるＷ／Ｌの比を有している。第
１図の実施例においては第１のCMOSインバー
タI1のＮチヤンネルトランジスタT11と第２の
CMOSインバータI2のＰチヤンネルトランジスタ
T22は同じオン抵抗を与えるＷ／Ｌの値をｋとす
ると、第２のCMOSインバータI2のＮチヤンネル
トランジスタT21と第１のCMOSインバータI1の
ＰチヤンネルトランジスタT12はそれらのＷ／Ｌ
の値がトランジスタT11およびT22のＷ／Ｌの値
ｋの逆数１／ｋに略々等しい値を有している。 第１のCMOSインバータI1のドレインの接続部
は出力部A1として示され第２のCMOSインバー
タI2のドレインの接続部は出力部A2として示され
ている。２個のCMOSインバータI1，I2は電源UB
の正端子と大地間を接続するそれぞれの主電流路
を有している。 表には３値信号STが３値信号入力部Ｅに供給
された時、出力部A1，A2に現われる２進信号の
状態を第２図に関して示している。３値信号の３
つの状態はＨ，Ｚ，Ｌで示され、表の最下行に示
された電圧値に対応する。
CMOS素子を使用して３値デジタル信号を２進
デジタル信号に変換する論理回路に関するもので
ある。 モノリシツク集積回路より成るコンプリメンタ
リ絶縁ゲート電界効果トランジスタ技術、いわゆ
るCMOS技術は、例えば雑誌エレクトロニツク
エンジニア（Electronic Engineer）1970年５月
号第52乃至57頁に記載されている。CMOS回路
の基本構成部分はいわゆるCMOSインバータ、
すなわち、ＮチヤンネルとＰチヤンネルのトラン
ジスタを直列に接続し、そのゲートを相互接続し
てインバータの入力端子とし、Ｎチヤンネル及び
Ｐチヤンネルトランジスタのドレイン電極の接続
部を出力端子とした回路である。Ｎチヤンネルト
ランジスタのソース電極は接地され、Ｐチヤンネ
ルトランジスタのソース電極には正の直流電源電
圧が供給されている。両トランジスタはエンフア
ンスメント型である。 上記文献中では、このような回路は「コンプリ
メンタリ対称MOS回路」と呼ばれており、Ｐチ
ヤンネル及びＮチヤンネルトランジスタはそれぞ
れのトランジスタの「オン」状態において制約さ
れる電流路の抵抗が両トランジスタで等しくなる
如くその物理的な寸法を選定されている。このオ
ン抵抗の大きさはチヤンネル巾Ｗとチヤンネル長
Ｌとの比、いわゆるＷ／Ｌの比である。両コンプ
リメンタリトランジスタのオン抵抗を上述の如く
等しくするために、物理的理由でＰチヤンネルト
ランジスタのＷ／Ｌの比はＮチヤンネルトランジ
スタのそれの約1.5倍でなければならない。低抵
抗のトランジスタにおいてはＷ／Ｌの比は１に比
較して大きくする必要がある。 通常のCMOS回路は２進信号すなわち信号が
２つの状態を取り得る信号を処理するのに特に適
している。１つの状態は実質上供給電圧レベルに
等しい値であり、Ｈで示され、他方は実質上接地
電位に対応しＬで示される。このようにしてもし
これら２つの状態の一方がCMOSインバータの
入力に現われると、インバータの出力信号は他方
の状態に変化する。対称CMOSインバータの場
合にはこの状態の変化は入力電圧がＨ状態の電圧
の約１／２の範囲を通過する時に発生する。 もし、このような２進信号処理デジタル回路が
３値信号、すなわち３つの状態を取り得るデジタ
ル信号を処理するならば、一般に入力線を経て供
給される３値信号は通常回路の２点又は２本の線
に同時に供給される２個のデジタル信号に変換す
る必要がある。それ故、特許請求の範囲に記載し
た本発明の目的は３値信号を対応するデジタル信
号に変換することのできるCMOS回路を提供す
ることにある。本発明の他の目的は外部端子数の
限られた集積回路において特に有用な回路の望ま
しい使用法を明らかにすることである。 以下図面を参照にして本発明を詳細に説明す
る。 第１図において、本発明のCMOS回路は２個
のCMOSインバータI1，I2を有しており、それら
のＮチヤンネルトランジスタT11，T21及びＰチ
ヤンネルトランジスタT12，T22は前述の如く互
に接続され、更にその入力部は互に接続されて３
値信号入力部Ｅに接続されている。本発明によれ
ば一方では２個のCMOSインバータはそれぞれ
そのＷ／Ｌの比に関して高度に非対称であり、他
方ではこの対称性は２個のCMOSインバータに
関して交叉していて、大抵の場合に４個のトラン
ジスタは全て異なるＷ／Ｌの比を有している。第
１図の実施例においては第１のCMOSインバー
タI1のＮチヤンネルトランジスタT11と第２の
CMOSインバータI2のＰチヤンネルトランジスタ
T22は同じオン抵抗を与えるＷ／Ｌの値をｋとす
ると、第２のCMOSインバータI2のＮチヤンネル
トランジスタT21と第１のCMOSインバータI1の
ＰチヤンネルトランジスタT12はそれらのＷ／Ｌ
の値がトランジスタT11およびT22のＷ／Ｌの値
ｋの逆数１／ｋに略々等しい値を有している。 第１のCMOSインバータI1のドレインの接続部
は出力部A1として示され第２のCMOSインバー
タI2のドレインの接続部は出力部A2として示され
ている。２個のCMOSインバータI1，I2は電源UB
の正端子と大地間を接続するそれぞれの主電流路
を有している。 表には３値信号STが３値信号入力部Ｅに供給
された時、出力部A1，A2に現われる２進信号の
状態を第２図に関して示している。３値信号の３
つの状態はＨ，Ｚ，Ｌで示され、表の最下行に示
された電圧値に対応する。
【表】
状態ＨとＬとは２進信号の状態Ｈ及びＬに対応
している。一方、中間状態Ｚは電源電圧UBの約
半分に対応している。第２図に関するデータは第
１のCMOSインバータI1のＮチヤンネルトランジ
スタT11が高いオン抵抗を有していることを前提
としている。 このようにして２個のCMOSインバータI1，I2
の上述の動作により、入力部Ｅの３値信号のＬ状
態は出力部A1及びA2の双方にＨ状態を発生させ
る。入力部Ｅの３値信号のＨ状態において両出力
部A1，A2は前述の如きインバータの作用により
Ｌ状態となる。しかし、もし３値信号入力部Ｅに
Ｚ状態が現われると出力部A1にＨ状態が生じる。
それは前に仮定した如く第１のCMOSインバー
タI1のＮチヤンネルトランジスタT11が高いオン
抵抗を有しているためである。極端に非対称にし
た設計（そのためＰチヤンネルトランジスタT12
は低いオン抵抗を有する）によりＺ状態電圧より
高い電圧において前述の状態変化を生起する。 ＮチヤンネルトランジスタT11のオン抵抗が高
いということは第２のCMOSインバータのＮチ
ヤンネルトランジスタT21のオン抵抗が低いとい
うことであり、一方、Ｐチヤンネルトランジスタ
T22のオン抵抗は高い値である。それ故状態の変
化範囲はＺ電圧より低い範囲にあり、したがつ
て、３値信号入力部ＥにおけるＺ状態は出力部
A2にＬ状態を生じさせることになる。このよう
にして出力部A1及びA2に生じる２進信号SBは、
３値信号の状態Ｌに対しては状態Ｈ及びＨ、３値
信号の状態Ｈに対しては状態Ｌ及びＬ、３値信号
の状態Ｚに対しては状態Ｈ及びＬとなる。したが
つて、これらの状態の組合せは３値の３つの状態
に一義的に割り当てられることになる。 表１における第３図についてのデータは、第１
のCMOSインバータI1のＮチヤンネルトランジス
タT11の代りに第２のCMOSインバータI2のＮチ
ヤンネルトランジスタT12が高いオン抵抗を有す
ることを前提としたものである。もしＺ状態が３
値信号入力部Ｅに与えられると、上述の出力部
A1，A2における最後に述べた信号の組合せがこ
の場合には逆転する。それは第２のCMOSイン
バータI2が今度はＺ状態の電圧より高い電圧で状
態を変化させるからである。 第２図は更に、中間状態Ｚが３値信号入力部Ｅ
に静的に（過渡的でなく）供給される場合のみＨ
状態が発生する２進信号を与えるための付加出力
部を設けた回路を示している。 第１図のものと比較して改良されている点は、
一つはそのトランジスタのＷ／Ｌの比に関して対
称なCMOSインバータI3が第１のCMOSインバー
タI1の出力部A1に縦続している点であり、他の一
つは、第２のCMOSインバータI2の出力部A2に
縦続してノアゲート４が設けられている点であ
る。ノアゲートは２進信号だけを処理しなければ
ならないから、これもまたそのトランジスタの
Ｗ／Ｌの比に関して通常の如く対称である。対称
的設計は第２図中においてはＷ／Ｌの比ｂにより
示されている。一方第１及び第２のCMOSイン
バータの極度に非対称な設計はＷ／Ｌの比ａによ
り示されており、それは第２図の実施例において
は１に比較して小さいものとする。それ故第１の
CMOSインバータI1のＮチヤンネルトランジスタ
T1は高いオン抵抗を有している。 ノアゲート４の回路は前記参照文献の第54頁の
第７図に示されているノアゲート対応するもの
で、ただし４個の入力部を２個に減少させてあ
る。回路はＮチヤンネルトランジスタT412，T422
及びＰチヤンネルトランジスタT411，T421から構
成されている。相互に接続されたトランジスタ
T411とT412のゲートはノアゲート４の第１の入力
部であつて、その入力部は対称CMOSインバー
タI3の出力部A3に接続されている。一方、相互に
接続されたトランジスタT421とT422のゲートはノ
アゲート４の第２の入力部となり、第２の
CMOSインバータI2の出力部A2に接続されてい
る。ノアゲート４の出力部A4はトランジスタ
T412，T421，T422のドレイン電極を相互に接続す
ることにより形成されている。 ４個の出力部A1，A2，A3及びA4の信号の状態
は表１の第２図の欄に示されている。これらの値
はＮチヤンネルトランジスタのオン抵抗が高い場
合には妥当なものである。すなわち、３値信号Ｅ
がＨ状態であれば、出力部A3もまたＨ状態であ
り、一方３値信号がＬ及びＺ状態であれば出力部
A3はＬ状態となる。結論として、出力部A4はＺ
状態が静的に３値信号入力部Ｅに与えられた時の
みＨ状態にあることになる。 ３値信号STは２つの状態Ｈ，Ｌ間で変化する時
には常に過渡的に状態Ｚを経ることになるから、
Ｈ状態が短時間出力部A4に現われることが考え
られる。しかし、これは回路のスイツチングの遅
延によつて阻止され、もし必要であれば遅延を計
画的に導入することも可能である。 第３図の実施例は大部分が第２図の実施例に対
応しているが、基本的な相違は第１のCMOSイ
ンバータI1のＮチヤンネルトランジスタT11が
Ｗ／Ｌの比を１に比較して大きく作ることにより
この場合には低いオン抵抗を有していることであ
る。第３図の実施例もまた対称的なCMOSイン
バータI3を有しており、第１のCMOSインバータ
I1の出力部A1に結合されている。第２図の実施例
と異なつて、第２のCMOSインバータI2に縦続し
てナンドゲート５が設けられ、それは前述の参照
文献の第54頁第８図に基いて設計されたものであ
つて、たゞし入力部の数は４から２へ減少されて
いる。 ナンドゲート５はトランジスタT511，T512，
T521，T522より構成され、トランジスタT511と
T512の相互に接続されたゲートは第１の入力部と
なつて対称的CMOSインバータI3の出力部A3に
接続されている。また、トランジスタT521とT522
の相互に接続されたゲートは第２の入力部を形成
し、第２のCMOSインバータI2の出力部A2に接
続されている。ナンドゲート５の出力部A5はト
ランジスタT511，T521，T522のドレイン電極の接
続点であつて、３値信号の中間状態Ｚが３値信号
入力部Ｅに与えられた時のみＬ信号を発生させ
る。それぞれの出力部A1，A2，A3，A5の信号状
態は前と同様に表１の第３図の欄に記載されてい
る。 本発明は、ケースの寸法から外部端子数に制限
があり、端子の１個が二重の目的に使用される必
要があるような集積回路で使用するのに特に適し
ている。この場合には第２及び第３図の実施例は
そのような集積回路の中の部分的な回路として使
用され、二重目的に使用される端子は通常の動作
の２進信号の２個の状態Ｈ，Ｌが３値信号STの最
高状態と最低状態の信号として回路に供給され、
２個のCMOSインバータI1，I2の出力部A1，A2か
ら出力を得ることができる。集積回路内のスイツ
チングを行なわせるための信号は３値信号STの中
間状態として３値信号入力部に与えられ、第２図
及び第３図の実施例の回路における出力部A4或
いはA5の信号が集積回路内でスイツチング信号
を発生するために使用される。したがつて、いわ
ゆる任意選択或いは特に有用な集積回路の試験中
の切替えが３値信号のＺ状態により可能である。 任意選択とは、集積回路が１つのパラメータに
関して２つの動作モードの間の選択を使用者に可
能にするということである。一方のモードにおい
ては二重目的の端子から２進信号Ｈ，Ｌを供給す
ることができる。それに対して他方のモードは入
力端子にＺ状態を与えることによつて行われる。 回路の試験を行う場合には、計画した動作中で
使用するものと異なる、好ましくはより短い信号
シーケンスでＺ状態を与える。この短い信号シー
ケンスは、集積回路が水晶時計用の集積回路の場
合の如く大容量のカウンタ又は大きな分割比の周
波数分割器を含んでいて集積回路の計画された動
作中の出力周期が１秒又はそれ以上である場合に
特に有利である。そのような長い試験時間は集積
回路の製作においては望ましいものではない。そ
れ故、３値信号入力部ＥにおけるＺ状態によつて
発生される前述のスイツチング信号により、カウ
ンタ又は周波数分割器の１段又はそれ以上が短絡
又は切替えられてそれにより出力周波数がはるか
に高くなり、測定結果をそれ程待たずに得ること
ができる。そのような切替えの１例は、西ドイツ
特許公開（DE―OS）第2363470号の第１図のＥ
の部分に対応する水晶時計用集積回路と関連して
記載されている。 このような集積回路の試験中の切替えは、水晶
時計用の集積回路に限定されるものではなく、測
定時間が長い欠点が測定サイクルを短縮したり切
替えることによつて解消できるような場合であれ
ば常に使用可能であることは自明のことである。
これと関連して、入力部Ｅに３値信号STの中間状
態Ｚを発生させるために高抵抗の電圧分割器を集
積回路内に設けてその両端間に電源電圧UBを供
給し、分割器の全抵抗値の中央の位置にタツプを
設けてそこに発生した電圧を入力部Ｅの端子へ定
常的に供給するようにすると特に便利である。す
なわち、この端子が外部と接続されない開放状態
においては予定のスイツチング作用が状態Ｚによ
つて開始される。しかし、信号源、接地、又は電
源電圧UBが定常的にこの外部端子に接続される
と、この端子は通常の２進信号の入力部として作
用する。たゞし信号源は電圧分割器と比較しては
るかに低い内部抵抗にすることが必要である。電
圧分割器は適当に接続されたCMOSトランジス
タによつて実現させると有利である。
している。一方、中間状態Ｚは電源電圧UBの約
半分に対応している。第２図に関するデータは第
１のCMOSインバータI1のＮチヤンネルトランジ
スタT11が高いオン抵抗を有していることを前提
としている。 このようにして２個のCMOSインバータI1，I2
の上述の動作により、入力部Ｅの３値信号のＬ状
態は出力部A1及びA2の双方にＨ状態を発生させ
る。入力部Ｅの３値信号のＨ状態において両出力
部A1，A2は前述の如きインバータの作用により
Ｌ状態となる。しかし、もし３値信号入力部Ｅに
Ｚ状態が現われると出力部A1にＨ状態が生じる。
それは前に仮定した如く第１のCMOSインバー
タI1のＮチヤンネルトランジスタT11が高いオン
抵抗を有しているためである。極端に非対称にし
た設計（そのためＰチヤンネルトランジスタT12
は低いオン抵抗を有する）によりＺ状態電圧より
高い電圧において前述の状態変化を生起する。 ＮチヤンネルトランジスタT11のオン抵抗が高
いということは第２のCMOSインバータのＮチ
ヤンネルトランジスタT21のオン抵抗が低いとい
うことであり、一方、Ｐチヤンネルトランジスタ
T22のオン抵抗は高い値である。それ故状態の変
化範囲はＺ電圧より低い範囲にあり、したがつ
て、３値信号入力部ＥにおけるＺ状態は出力部
A2にＬ状態を生じさせることになる。このよう
にして出力部A1及びA2に生じる２進信号SBは、
３値信号の状態Ｌに対しては状態Ｈ及びＨ、３値
信号の状態Ｈに対しては状態Ｌ及びＬ、３値信号
の状態Ｚに対しては状態Ｈ及びＬとなる。したが
つて、これらの状態の組合せは３値の３つの状態
に一義的に割り当てられることになる。 表１における第３図についてのデータは、第１
のCMOSインバータI1のＮチヤンネルトランジス
タT11の代りに第２のCMOSインバータI2のＮチ
ヤンネルトランジスタT12が高いオン抵抗を有す
ることを前提としたものである。もしＺ状態が３
値信号入力部Ｅに与えられると、上述の出力部
A1，A2における最後に述べた信号の組合せがこ
の場合には逆転する。それは第２のCMOSイン
バータI2が今度はＺ状態の電圧より高い電圧で状
態を変化させるからである。 第２図は更に、中間状態Ｚが３値信号入力部Ｅ
に静的に（過渡的でなく）供給される場合のみＨ
状態が発生する２進信号を与えるための付加出力
部を設けた回路を示している。 第１図のものと比較して改良されている点は、
一つはそのトランジスタのＷ／Ｌの比に関して対
称なCMOSインバータI3が第１のCMOSインバー
タI1の出力部A1に縦続している点であり、他の一
つは、第２のCMOSインバータI2の出力部A2に
縦続してノアゲート４が設けられている点であ
る。ノアゲートは２進信号だけを処理しなければ
ならないから、これもまたそのトランジスタの
Ｗ／Ｌの比に関して通常の如く対称である。対称
的設計は第２図中においてはＷ／Ｌの比ｂにより
示されている。一方第１及び第２のCMOSイン
バータの極度に非対称な設計はＷ／Ｌの比ａによ
り示されており、それは第２図の実施例において
は１に比較して小さいものとする。それ故第１の
CMOSインバータI1のＮチヤンネルトランジスタ
T1は高いオン抵抗を有している。 ノアゲート４の回路は前記参照文献の第54頁の
第７図に示されているノアゲート対応するもの
で、ただし４個の入力部を２個に減少させてあ
る。回路はＮチヤンネルトランジスタT412，T422
及びＰチヤンネルトランジスタT411，T421から構
成されている。相互に接続されたトランジスタ
T411とT412のゲートはノアゲート４の第１の入力
部であつて、その入力部は対称CMOSインバー
タI3の出力部A3に接続されている。一方、相互に
接続されたトランジスタT421とT422のゲートはノ
アゲート４の第２の入力部となり、第２の
CMOSインバータI2の出力部A2に接続されてい
る。ノアゲート４の出力部A4はトランジスタ
T412，T421，T422のドレイン電極を相互に接続す
ることにより形成されている。 ４個の出力部A1，A2，A3及びA4の信号の状態
は表１の第２図の欄に示されている。これらの値
はＮチヤンネルトランジスタのオン抵抗が高い場
合には妥当なものである。すなわち、３値信号Ｅ
がＨ状態であれば、出力部A3もまたＨ状態であ
り、一方３値信号がＬ及びＺ状態であれば出力部
A3はＬ状態となる。結論として、出力部A4はＺ
状態が静的に３値信号入力部Ｅに与えられた時の
みＨ状態にあることになる。 ３値信号STは２つの状態Ｈ，Ｌ間で変化する時
には常に過渡的に状態Ｚを経ることになるから、
Ｈ状態が短時間出力部A4に現われることが考え
られる。しかし、これは回路のスイツチングの遅
延によつて阻止され、もし必要であれば遅延を計
画的に導入することも可能である。 第３図の実施例は大部分が第２図の実施例に対
応しているが、基本的な相違は第１のCMOSイ
ンバータI1のＮチヤンネルトランジスタT11が
Ｗ／Ｌの比を１に比較して大きく作ることにより
この場合には低いオン抵抗を有していることであ
る。第３図の実施例もまた対称的なCMOSイン
バータI3を有しており、第１のCMOSインバータ
I1の出力部A1に結合されている。第２図の実施例
と異なつて、第２のCMOSインバータI2に縦続し
てナンドゲート５が設けられ、それは前述の参照
文献の第54頁第８図に基いて設計されたものであ
つて、たゞし入力部の数は４から２へ減少されて
いる。 ナンドゲート５はトランジスタT511，T512，
T521，T522より構成され、トランジスタT511と
T512の相互に接続されたゲートは第１の入力部と
なつて対称的CMOSインバータI3の出力部A3に
接続されている。また、トランジスタT521とT522
の相互に接続されたゲートは第２の入力部を形成
し、第２のCMOSインバータI2の出力部A2に接
続されている。ナンドゲート５の出力部A5はト
ランジスタT511，T521，T522のドレイン電極の接
続点であつて、３値信号の中間状態Ｚが３値信号
入力部Ｅに与えられた時のみＬ信号を発生させ
る。それぞれの出力部A1，A2，A3，A5の信号状
態は前と同様に表１の第３図の欄に記載されてい
る。 本発明は、ケースの寸法から外部端子数に制限
があり、端子の１個が二重の目的に使用される必
要があるような集積回路で使用するのに特に適し
ている。この場合には第２及び第３図の実施例は
そのような集積回路の中の部分的な回路として使
用され、二重目的に使用される端子は通常の動作
の２進信号の２個の状態Ｈ，Ｌが３値信号STの最
高状態と最低状態の信号として回路に供給され、
２個のCMOSインバータI1，I2の出力部A1，A2か
ら出力を得ることができる。集積回路内のスイツ
チングを行なわせるための信号は３値信号STの中
間状態として３値信号入力部に与えられ、第２図
及び第３図の実施例の回路における出力部A4或
いはA5の信号が集積回路内でスイツチング信号
を発生するために使用される。したがつて、いわ
ゆる任意選択或いは特に有用な集積回路の試験中
の切替えが３値信号のＺ状態により可能である。 任意選択とは、集積回路が１つのパラメータに
関して２つの動作モードの間の選択を使用者に可
能にするということである。一方のモードにおい
ては二重目的の端子から２進信号Ｈ，Ｌを供給す
ることができる。それに対して他方のモードは入
力端子にＺ状態を与えることによつて行われる。 回路の試験を行う場合には、計画した動作中で
使用するものと異なる、好ましくはより短い信号
シーケンスでＺ状態を与える。この短い信号シー
ケンスは、集積回路が水晶時計用の集積回路の場
合の如く大容量のカウンタ又は大きな分割比の周
波数分割器を含んでいて集積回路の計画された動
作中の出力周期が１秒又はそれ以上である場合に
特に有利である。そのような長い試験時間は集積
回路の製作においては望ましいものではない。そ
れ故、３値信号入力部ＥにおけるＺ状態によつて
発生される前述のスイツチング信号により、カウ
ンタ又は周波数分割器の１段又はそれ以上が短絡
又は切替えられてそれにより出力周波数がはるか
に高くなり、測定結果をそれ程待たずに得ること
ができる。そのような切替えの１例は、西ドイツ
特許公開（DE―OS）第2363470号の第１図のＥ
の部分に対応する水晶時計用集積回路と関連して
記載されている。 このような集積回路の試験中の切替えは、水晶
時計用の集積回路に限定されるものではなく、測
定時間が長い欠点が測定サイクルを短縮したり切
替えることによつて解消できるような場合であれ
ば常に使用可能であることは自明のことである。
これと関連して、入力部Ｅに３値信号STの中間状
態Ｚを発生させるために高抵抗の電圧分割器を集
積回路内に設けてその両端間に電源電圧UBを供
給し、分割器の全抵抗値の中央の位置にタツプを
設けてそこに発生した電圧を入力部Ｅの端子へ定
常的に供給するようにすると特に便利である。す
なわち、この端子が外部と接続されない開放状態
においては予定のスイツチング作用が状態Ｚによ
つて開始される。しかし、信号源、接地、又は電
源電圧UBが定常的にこの外部端子に接続される
と、この端子は通常の２進信号の入力部として作
用する。たゞし信号源は電圧分割器と比較しては
るかに低い内部抵抗にすることが必要である。電
圧分割器は適当に接続されたCMOSトランジス
タによつて実現させると有利である。
第１図は、本発明による回路の一実施例の概略
の回路を示す。第２図は、回路の分離した出力部
が２進信号を生じる如く設けられて、そこにおい
て入力部に与えられた３値信号の中間状態におい
てのみＨ状態を生じる本発明の実施例を示し、第
３図は、回路の分離した出力部が２進信号を生じ
る如く設けられて、そこにおいて入力部に与えら
れた３値信号の中間状態においてのみＬ状態を生
じる本発明の実施例を示す。 I1，I2，I3…CMOSインバータ、４…ノアゲー
ト、５…ナンドゲート、Ｅ…３値信号入力部、
UB…電源、Ｗ／Ｌ…トランジスタのチヤンネル
巾Ｗとチヤンネル長Ｌとの比、A1，A2，A3，
A4，A5…信号出力部。
の回路を示す。第２図は、回路の分離した出力部
が２進信号を生じる如く設けられて、そこにおい
て入力部に与えられた３値信号の中間状態におい
てのみＨ状態を生じる本発明の実施例を示し、第
３図は、回路の分離した出力部が２進信号を生じ
る如く設けられて、そこにおいて入力部に与えら
れた３値信号の中間状態においてのみＬ状態を生
じる本発明の実施例を示す。 I1，I2，I3…CMOSインバータ、４…ノアゲー
ト、５…ナンドゲート、Ｅ…３値信号入力部、
UB…電源、Ｗ／Ｌ…トランジスタのチヤンネル
巾Ｗとチヤンネル長Ｌとの比、A1，A2，A3，
A4，A5…信号出力部。
Claims (1)
- 【特許請求の範囲】 １ ３値信号入力部Ｅと、それぞれ互いに接続さ
れた入力部を有しその入力部が３値信号入力部Ｅ
に結合されている第１と第２のCMOSインバー
タI1，I2を具備し、 それらCMOSインバータに使用されているト
ランジスタのチヤンネル幅をＷ、チヤンネル長を
Ｌとするとき、第１のCMOSインバータI1のＮチ
ヤンネルトランジスタT11及び第２のCMOSイン
バータI2のＰチヤンネルトランジスタT22は共に
小さい（大きい）Ｗ／Ｌの値を有しており、一
方、第１のCMOSインバータI1のＰチヤンネルト
ランジスタT12及び第２のCMOSインバータI2の
ＮチヤンネルトランジスタT21は共に大きい（小
さい）Ｗ／Ｌの値を有しており、それによつて第
１と第２のインバータI1，I2はＷ／Ｌに関して高
い非対称性を有しており、前記第１及び第２のイ
ンバータI1，I2の２個の出力部A1，A2が２個のデ
ジタル信号の出力部となつていることを特徴とす
る３値信号を２進信号に変換するためのコンプリ
メンタリ絶縁ゲート電界効果（CMOS）トラン
ジスタモノリシツク集積回路を使用した回路。 ２ 第１のCMOSインバータI1のＮチヤンネルト
ランジスタT11及び第２のCMOSインバータI2の
ＰチヤンネルトランジスタT22は等しいＷ／Ｌの
値を有しており、一方、第１のCMOSインバー
タI1のＰチヤンネルトランジスタT12及び第２の
CMOSインバータI2のＮチヤンネルトランジスタ
T21はＷ／Ｌの値が前記Ｗ／Ｌの値の逆数の値で
ある特許請求の範囲第１項記載の回路。 ３ 第１のCMOSインバータI1のＮチヤンネルト
ランジスタT11のＷ／Ｌの値が１に比較して小さ
な値とされ、第１のCMOSインバータI1の出力部
がＷ／Ｌの値に関してそれを構成する２個のトラ
ンジスタについて対称にされている対称型
CMOSインバータI3の入力部へ接続されており、
第２のCMOSインバータI2の出力部及び対称型
CMOSインバータI3の出力部がノアゲートの２個
の入力部に接続され、３値信号の中間状態が３値
信号入力部に供給される時にのみ前記ゲートの出
力部に最高値状態の信号が発生する如く構成され
ている特許請求の範囲第１項または第２項記載の
回路。 ４ 第１のCMOSインバータI1のＮチヤンネルト
ランジスタT11のＷ／Ｌの値が１に比較して大き
な値とされ、第１のCMOSインバータI1の出力部
がＷ／Ｌの値に関してそれを構成する２個のトラ
ンジスタについて対称にされている対称型
CMOSインバータI3の入力部へ接続されており、
第２のCMOSインバータI2の出力部及び対称型
CMOSインバータI3の出力部がナンドゲートの２
個の入力部に接続され、３値信号の中間状態が３
値信号入力部に供給される時のみ前記ゲートの出
力部に最低値状態の信号が発生される如く構成さ
れている特許請求の範囲第１項または第２項記載
の回路。 ５ ３値信号入力部が集積回路に設けられた外部
端子の１つとして構成され、そこを介して処理さ
れるべき２進信号の２つ状態は３値信号の最高値
及び最低値状態として入力され、集積回路内でス
イツチング作用を行なわせるための信号が３値信
号の中間状態として３値信号入力部に供給される
特許請求の範囲第３項または第４項記載の回路。 ６ 前記スイツチング作用を行なわせるための信
号は、集積回路の試験期間中には動作中の２進信
号と異なつた繰返し率で供給される特許請求の範
囲第５項記載の回路。 ７ ３値信号入力部は集積回路内において３値信
号の中間状態を与えるために電源電圧がその両端
に接続された高抵抗電圧分割器を具備し、この高
抵抗電圧分割器のタツプは全抵抗値のほぼ中間点
に設けられて第１及び第２のCMOSインバータ
の入力部に接続されている特許請求の範囲第５項
または第６項記載の回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2840006A DE2840006C2 (de) | 1978-09-14 | 1978-09-14 | CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541093A JPS5541093A (en) | 1980-03-22 |
| JPS6367371B2 true JPS6367371B2 (ja) | 1988-12-26 |
Family
ID=6049439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11680879A Granted JPS5541093A (en) | 1978-09-14 | 1979-09-13 | Cmos circuit for conveting ternary signal to binary signal |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4302690A (ja) |
| JP (1) | JPS5541093A (ja) |
| DE (1) | DE2840006C2 (ja) |
| FR (1) | FR2436532A1 (ja) |
| GB (1) | GB2031694B (ja) |
| IT (1) | IT1193220B (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4449065A (en) * | 1981-10-02 | 1984-05-15 | Fairchild Camera & Instrument Corp. | Tri-level input buffer |
| US4518875A (en) * | 1982-06-04 | 1985-05-21 | Aytac Haluk M | Three-level MOS logic circuit |
| EP0110958A4 (en) * | 1982-06-04 | 1986-09-23 | Haluk M Aytac | THREE-LEVEL MOS LOGIC CIRCUIT. |
| US4453094A (en) * | 1982-06-30 | 1984-06-05 | General Electric Company | Threshold amplifier for IC fabrication using CMOS technology |
| DE3375627D1 (en) * | 1982-07-06 | 1988-03-10 | Motorola Inc | A voltage detecting and translating circuit |
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| US4682047A (en) * | 1985-08-29 | 1987-07-21 | Siemens Aktiengesellschaft | Complementary metal-oxide-semiconductor input circuit |
| DE3616818A1 (de) * | 1986-05-17 | 1987-11-19 | Philips Patentverwaltung | Schaltung zum umsetzen von drei-zustands-signalen in binaere signale |
| US5239208A (en) * | 1988-09-05 | 1993-08-24 | Matsushita Electric Industrial Co., Ltd. | Constant current circuit employing transistors having specific gate dimensions |
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| GB2306066B (en) * | 1995-10-02 | 2000-02-16 | Northern Telecom Ltd | Method of processing multi-level signals for simple clock recovery |
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| US6133754A (en) * | 1998-05-29 | 2000-10-17 | Edo, Llc | Multiple-valued logic circuit architecture; supplementary symmetrical logic circuit structure (SUS-LOC) |
| JP4663449B2 (ja) * | 2005-08-26 | 2011-04-06 | 新日本無線株式会社 | ３値／２値変換回路 |
| US8330492B2 (en) | 2006-06-02 | 2012-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| JP4199789B2 (ja) * | 2006-08-29 | 2008-12-17 | エルピーダメモリ株式会社 | 半導体装置の出力回路調整方法 |
| CN102916687B (zh) * | 2012-09-27 | 2015-07-08 | 浙江工商大学 | 基于cmos工艺的三值时钟发生器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969633A (en) * | 1975-01-08 | 1976-07-13 | Mostek Corporation | Self-biased trinary input circuit for MOSFET integrated circuit |
| JPS5299031A (en) * | 1976-02-16 | 1977-08-19 | Hitachi Ltd | Three value input detecting circuit |
-
1978
- 1978-09-14 DE DE2840006A patent/DE2840006C2/de not_active Expired
-
1979
- 1979-08-13 US US06/066,265 patent/US4302690A/en not_active Expired - Lifetime
- 1979-09-04 GB GB7930577A patent/GB2031694B/en not_active Expired
- 1979-09-12 IT IT25633/79A patent/IT1193220B/it active
- 1979-09-13 JP JP11680879A patent/JPS5541093A/ja active Granted
- 1979-09-14 FR FR7922954A patent/FR2436532A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4302690A (en) | 1981-11-24 |
| FR2436532A1 (fr) | 1980-04-11 |
| GB2031694B (en) | 1982-10-20 |
| FR2436532B1 (ja) | 1983-12-30 |
| DE2840006C2 (de) | 1980-10-02 |
| GB2031694A (en) | 1980-04-23 |
| IT7925633A0 (it) | 1979-09-12 |
| JPS5541093A (en) | 1980-03-22 |
| IT1193220B (it) | 1988-06-15 |
| DE2840006B1 (de) | 1980-02-14 |
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