JPH0794717A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0794717A JPH0794717A JP23945093A JP23945093A JPH0794717A JP H0794717 A JPH0794717 A JP H0794717A JP 23945093 A JP23945093 A JP 23945093A JP 23945093 A JP23945093 A JP 23945093A JP H0794717 A JPH0794717 A JP H0794717A
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- impurity
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Abstract
(57)【要約】
【目的】 本発明は、０．１μｍ以下のレベルの素子で
問題となってくるコンタクト抵抗の増大を解決するため
の、微細化に適した素子構造を提供することを目的とす
る。 【構成】 ＭＩＳ型トランジスタ等において、ソース／
ドレイン領域４の一部に深い溝６が形成されており、こ
の溝６は金属配線７とのコンタクトとして用いられる。
本発明の素子では、ゲート３の一端から溝６までの距離
を一定の値だけ離せば、微細領域においても深い溝を形
成することができる。さらに、その値はチャネル領域の
基板不純物濃度などにより制御可能である。
問題となってくるコンタクト抵抗の増大を解決するため
の、微細化に適した素子構造を提供することを目的とす
る。 【構成】 ＭＩＳ型トランジスタ等において、ソース／
ドレイン領域４の一部に深い溝６が形成されており、こ
の溝６は金属配線７とのコンタクトとして用いられる。
本発明の素子では、ゲート３の一端から溝６までの距離
を一定の値だけ離せば、微細領域においても深い溝を形
成することができる。さらに、その値はチャネル領域の
基板不純物濃度などにより制御可能である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係わり、特にＭＩＳ型トランジスタ及びその製造
方法に関する。
方法に係わり、特にＭＩＳ型トランジスタ及びその製造
方法に関する。
【０００２】
【従来の技術】近年、シリコンＭＯＳＬＳＩは、微細化
により高性能化・高機能化を達成している。しかしなが
ら、素子のサイズが０．１μｍ以下のレベルになると、
ソース／ドレイン領域と金属配線との接触面積が極端に
小さくなり、コンタクト抵抗が増大するという問題が発
生する。その結果、回路のスピード性能が劣化し、微細
化のメリットである高性能化が達成できないという困難
があった。
により高性能化・高機能化を達成している。しかしなが
ら、素子のサイズが０．１μｍ以下のレベルになると、
ソース／ドレイン領域と金属配線との接触面積が極端に
小さくなり、コンタクト抵抗が増大するという問題が発
生する。その結果、回路のスピード性能が劣化し、微細
化のメリットである高性能化が達成できないという困難
があった。
【０００３】図５は、従来のトランジスタ構造を示す断
面図である。素子のスケーリングに伴ってコンタクト径
も小さくなるので、図５（ａ）の構造ではコンタクト面
積が極端に小さくなることがわかる。ここで、５１はシ
リコン基板、５２は素子分離絶縁膜、５２ａはゲ−ト絶
縁膜、５３はゲ−ト電極、５４はソース／ドレイン領
域、５５は層間絶縁膜、５７は金属配線である。
面図である。素子のスケーリングに伴ってコンタクト径
も小さくなるので、図５（ａ）の構造ではコンタクト面
積が極端に小さくなることがわかる。ここで、５１はシ
リコン基板、５２は素子分離絶縁膜、５２ａはゲ−ト絶
縁膜、５３はゲ−ト電極、５４はソース／ドレイン領
域、５５は層間絶縁膜、５７は金属配線である。
【０００４】これに対して、図５（ｂ）の構造によりコ
ンタクト面積を増やすことが知られている。つまり、ソ
ース／ドレイン領域５４の一部に溝５６を形成し、これ
を金属配線５７とのコンタクト（トレンチコンタクト）
として利用することにより、接触面積を増大させてコン
タクト抵抗を低減する。図５（ｂ）で深い溝を掘るに
は、ソース／ドレイン領域５４の接合深さＸj を同時に
深くする必要がある。このとき、ゲート端に深い接合の
領域５４ａが近づきすぎると、不純物の横方向拡散によ
り短チャネル効果が顕著になり、トランジスタ特性が劣
化する。よって、ゲート５３から溝５６までの距離δ
は、およそ溝の深さに比例して長くしていかなければな
らないことになる。δを長くすることは微細化に反する
ので、溝を深く形成することは好ましくないということ
になり、結局、十分なコンタクト面積を得ることは難し
いことになる。
ンタクト面積を増やすことが知られている。つまり、ソ
ース／ドレイン領域５４の一部に溝５６を形成し、これ
を金属配線５７とのコンタクト（トレンチコンタクト）
として利用することにより、接触面積を増大させてコン
タクト抵抗を低減する。図５（ｂ）で深い溝を掘るに
は、ソース／ドレイン領域５４の接合深さＸj を同時に
深くする必要がある。このとき、ゲート端に深い接合の
領域５４ａが近づきすぎると、不純物の横方向拡散によ
り短チャネル効果が顕著になり、トランジスタ特性が劣
化する。よって、ゲート５３から溝５６までの距離δ
は、およそ溝の深さに比例して長くしていかなければな
らないことになる。δを長くすることは微細化に反する
ので、溝を深く形成することは好ましくないということ
になり、結局、十分なコンタクト面積を得ることは難し
いことになる。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
トレンチコンタクトでは、短チャネル効果を抑制するた
めゲートから溝までの距離は溝の深さに比例して長くし
ていかなければならず、微細化とコンタクト抵抗の低減
との両立が難しいという問題があった。本発明は、接触
面積が大きく、かつ、微細化に適したトレンチコンタク
トを実現することを目的とする。
トレンチコンタクトでは、短チャネル効果を抑制するた
めゲートから溝までの距離は溝の深さに比例して長くし
ていかなければならず、微細化とコンタクト抵抗の低減
との両立が難しいという問題があった。本発明は、接触
面積が大きく、かつ、微細化に適したトレンチコンタク
トを実現することを目的とする。
【０００６】
【課題を解決するための手段】上記した問題を解決する
ため本発明は、第１導電型の不純物を含む半導体基体表
面に形成された第２導電型の不純物を含むソ−ス領域及
びドレイン領域と、このソ−ス領域及びドレイン領域の
少なくとも一つに形成された溝と、この溝の側壁に形成
された第２導電型の不純物を含む側壁導電層と、前記溝
の内部に埋め込み形成された導体層と、前記ソ−ス領域
及びドレイン領域の間の半導体基体上に形成されたゲ−
ト電極とを具備し、前記ゲ−ト電極の長さをＬ、前記ゲ
ート電極の一端から前記溝の前記ゲート電極側の一端ま
での距離をδ、前記半導体基体の第１導電型の不純物濃
度をＮsub 、前記側壁導電層の第２導電型の不純物濃度
をＮa 、前記半導体基体及び前記側壁導電層の間の接合
の電位障壁をＶbi、前記接合の前記溝の側壁表面からの
距離をＸj 、電子の素電荷をｑ、前記半導体基体の誘電
率をε、回路の電源電圧をＶddとしたとき、δが、
ため本発明は、第１導電型の不純物を含む半導体基体表
面に形成された第２導電型の不純物を含むソ−ス領域及
びドレイン領域と、このソ−ス領域及びドレイン領域の
少なくとも一つに形成された溝と、この溝の側壁に形成
された第２導電型の不純物を含む側壁導電層と、前記溝
の内部に埋め込み形成された導体層と、前記ソ−ス領域
及びドレイン領域の間の半導体基体上に形成されたゲ−
ト電極とを具備し、前記ゲ−ト電極の長さをＬ、前記ゲ
ート電極の一端から前記溝の前記ゲート電極側の一端ま
での距離をδ、前記半導体基体の第１導電型の不純物濃
度をＮsub 、前記側壁導電層の第２導電型の不純物濃度
をＮa 、前記半導体基体及び前記側壁導電層の間の接合
の電位障壁をＶbi、前記接合の前記溝の側壁表面からの
距離をＸj 、電子の素電荷をｑ、前記半導体基体の誘電
率をε、回路の電源電圧をＶddとしたとき、δが、
【０００７】
【数２】 を満たしていることを特徴とする半導体装置を提供す
る。
る。
【０００８】また本発明は、第１導電型の不純物を含む
半導体基体表面に第２導電型の不純物を含むソ−ス領域
及びドレイン領域を形成する工程と、このソ−ス領域及
びドレイン領域の少なくとも一つに溝を形成する工程
と、この溝の側壁に第２導電型の不純物を導入する工程
と、前記溝の内部に導体層を埋め込み形成する工程と、
前記ソ−ス領域及びドレイン領域の間となる半導体基体
上にゲ−ト電極を形成する工程とを具備したことを特徴
とする半導体装置の製造方法を提供する。好ましくは、
前記第２導電型の不純物を導入する工程は、第２導電型
の不純物をイオン注入するか、若しくは熱拡散せしめる
ことにより行うと良い。
半導体基体表面に第２導電型の不純物を含むソ−ス領域
及びドレイン領域を形成する工程と、このソ−ス領域及
びドレイン領域の少なくとも一つに溝を形成する工程
と、この溝の側壁に第２導電型の不純物を導入する工程
と、前記溝の内部に導体層を埋め込み形成する工程と、
前記ソ−ス領域及びドレイン領域の間となる半導体基体
上にゲ−ト電極を形成する工程とを具備したことを特徴
とする半導体装置の製造方法を提供する。好ましくは、
前記第２導電型の不純物を導入する工程は、第２導電型
の不純物をイオン注入するか、若しくは熱拡散せしめる
ことにより行うと良い。
【０００９】
【作用】本発明によれば、第１導電型の半導体基体表面
に形成された第２導電型のソ−ス領域及びドレイン領域
の少なくとも一つに溝が形成され、この溝の側壁に第２
導電型の不純物が導入されて側壁導電層が形成されるの
で、前記ソ−ス領域及びドレイン領域の間の半導体基体
上に形成されたゲ−ト電極の一端に前記側壁導電層が近
づくことを防止できる。このため、微細な領域に形成し
た深い溝に対しても、コンタクト面積を増大させつつ第
２導電型の不純物の横方向拡散による短チャネル効果を
防止することができ、トランジスタ特性を効果的に向上
させることが可能となる。したがって、微細化とコンタ
クト抵抗の低減化との両立を実現できる。
に形成された第２導電型のソ−ス領域及びドレイン領域
の少なくとも一つに溝が形成され、この溝の側壁に第２
導電型の不純物が導入されて側壁導電層が形成されるの
で、前記ソ−ス領域及びドレイン領域の間の半導体基体
上に形成されたゲ−ト電極の一端に前記側壁導電層が近
づくことを防止できる。このため、微細な領域に形成し
た深い溝に対しても、コンタクト面積を増大させつつ第
２導電型の不純物の横方向拡散による短チャネル効果を
防止することができ、トランジスタ特性を効果的に向上
させることが可能となる。したがって、微細化とコンタ
クト抵抗の低減化との両立を実現できる。
【００１０】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図１は、本発明による半導体装置に係る
一実施例のＭＯＳ型トランジスタの構造を示す断面図で
ある。この図に示されるように、ｐ型シリコン基板１表
面には選択的にシリコン酸化膜（素子分離絶縁膜）２が
形成されており、この素子分離絶縁膜２に囲まれた領域
にはｎ型のソース／ドレイン領域４が形成されている。
このソース／ドレイン領域４の間のシリコン基板１上に
はシリコン酸化膜（ゲ−ト絶縁膜）２ａを介してゲ−ト
電極３が形成されている。
細に説明する。図１は、本発明による半導体装置に係る
一実施例のＭＯＳ型トランジスタの構造を示す断面図で
ある。この図に示されるように、ｐ型シリコン基板１表
面には選択的にシリコン酸化膜（素子分離絶縁膜）２が
形成されており、この素子分離絶縁膜２に囲まれた領域
にはｎ型のソース／ドレイン領域４が形成されている。
このソース／ドレイン領域４の間のシリコン基板１上に
はシリコン酸化膜（ゲ−ト絶縁膜）２ａを介してゲ−ト
電極３が形成されている。
【００１１】一方、ソース／ドレイン領域４の一部には
深い溝６が形成されており、この溝６の側壁部および底
面部には側壁導電層４ａが形成されている。側壁導電層
４ａはソース／ドレイン領域４と電気的に接触してい
る。溝６はコンタクトに用いられ、その内部には金属配
線７が埋め込み形成されている。コンタクト面積は溝６
の表面積に等しいので、溝６を深くすることにより、コ
ンタクト面積を増大させることができる。すなわち、金
属配線７をソース／ドレイン領域４及び側壁導電層４ａ
に対して十分広いコンタクト面積で電気的に接触せしめ
ることが可能となる。なお、５はシリコン酸化膜（層間
絶縁膜）である。
深い溝６が形成されており、この溝６の側壁部および底
面部には側壁導電層４ａが形成されている。側壁導電層
４ａはソース／ドレイン領域４と電気的に接触してい
る。溝６はコンタクトに用いられ、その内部には金属配
線７が埋め込み形成されている。コンタクト面積は溝６
の表面積に等しいので、溝６を深くすることにより、コ
ンタクト面積を増大させることができる。すなわち、金
属配線７をソース／ドレイン領域４及び側壁導電層４ａ
に対して十分広いコンタクト面積で電気的に接触せしめ
ることが可能となる。なお、５はシリコン酸化膜（層間
絶縁膜）である。
【００１２】ここで、ゲート電極３の一端から溝６のゲ
ート電極３側の一端までの距離δの満たすべき条件を求
める。このとき、ゲート電極３の一端近傍では十分浅い
接合が達成され、短チャネル効果は抑制されているもの
とする。ソース／ドレイン領域４の深い溝６同士がパン
チスルーすると、本来抑制されるべき短チャネル効果が
現れるようになってしまう。パンチスルーが起きないた
めにはδに制限がつく。溝６の側壁部から延びる空乏層
の厚さは、ソース側（Ｗs ）およびドレイン側（Ｗd ）
で各々、
ート電極３側の一端までの距離δの満たすべき条件を求
める。このとき、ゲート電極３の一端近傍では十分浅い
接合が達成され、短チャネル効果は抑制されているもの
とする。ソース／ドレイン領域４の深い溝６同士がパン
チスルーすると、本来抑制されるべき短チャネル効果が
現れるようになってしまう。パンチスルーが起きないた
めにはδに制限がつく。溝６の側壁部から延びる空乏層
の厚さは、ソース側（Ｗs ）およびドレイン側（Ｗd ）
で各々、
【００１３】
【数３】
【００１４】
【数４】 と表される。
【００１５】ここで、ｑは電子の素電荷、εはシリコン
基板１の誘電率であり、このトランジスタで構成される
回路の電源電圧をＶddとした。また、溝６の側壁部に形
成されるｐｎ接合のソース／ドレイン領域側（側壁導電
層）の不純物濃度をＮa 、ｐ型シリコン基板１の不純物
濃度をＮsub 、前記ｐｎ接合の電位障壁をＶbiとする。
基板１の誘電率であり、このトランジスタで構成される
回路の電源電圧をＶddとした。また、溝６の側壁部に形
成されるｐｎ接合のソース／ドレイン領域側（側壁導電
層）の不純物濃度をＮa 、ｐ型シリコン基板１の不純物
濃度をＮsub 、前記ｐｎ接合の電位障壁をＶbiとする。
【００１６】もし、ｐ型シリコン基板１の不純物濃度が
深さによって異なるときには、以下の議論では、最も低
い基板濃度をＮsub とするのが適切である。パンチスル
ーが起きないためには、溝６同士の距離をＷs ＋Ｗd よ
り大きくすればよい。つまり、ゲート電極３の長さを
Ｌ、前記ｐｎ接合の溝６の側壁表面からの距離をＸj と
すれば、
深さによって異なるときには、以下の議論では、最も低
い基板濃度をＮsub とするのが適切である。パンチスル
ーが起きないためには、溝６同士の距離をＷs ＋Ｗd よ
り大きくすればよい。つまり、ゲート電極３の長さを
Ｌ、前記ｐｎ接合の溝６の側壁表面からの距離をＸj と
すれば、
【００１７】
【数５】 である。
【００１８】この（４）式について整理すれば、（１）
式が得られる。以上のように得られた結果の式を、実際
にコンタクト抵抗が問題になる０．１μｍ領域のＭＯＳ
ＦＥＴに適用する。このとき、Ｌ＝０．１μｍ、Ｎa ＝
１０20ｃｍ-3、Ｎsub ＝１０17ｃｍ-3、Ｖbi＝１Ｖ、Ｘ
j ＝０．０５μｍ、Ｖdd＝１．５Ｖ、ｑ＝１．６×１０
-19Ｃ、ε＝１１．９×８．８５×１０ -14Ｆ／ｃｍで
ある。この場合、（１）式はδ＞０．１５μｍとなる。
０．１μｍ素子では、ゲート電極３の一端から溝６のゲ
ート電極３側の一端までの距離δが０．１５μｍより大
きくなるように溝６を離間して形成すればよいことにな
り、非常に微細化に適している。
式が得られる。以上のように得られた結果の式を、実際
にコンタクト抵抗が問題になる０．１μｍ領域のＭＯＳ
ＦＥＴに適用する。このとき、Ｌ＝０．１μｍ、Ｎa ＝
１０20ｃｍ-3、Ｎsub ＝１０17ｃｍ-3、Ｖbi＝１Ｖ、Ｘ
j ＝０．０５μｍ、Ｖdd＝１．５Ｖ、ｑ＝１．６×１０
-19Ｃ、ε＝１１．９×８．８５×１０ -14Ｆ／ｃｍで
ある。この場合、（１）式はδ＞０．１５μｍとなる。
０．１μｍ素子では、ゲート電極３の一端から溝６のゲ
ート電極３側の一端までの距離δが０．１５μｍより大
きくなるように溝６を離間して形成すればよいことにな
り、非常に微細化に適している。
【００１９】なおここで、Ｎsub の値が通常のトレンド
の値に比べて低くなっているが、これは基板の深いとこ
ろ、つまり、ｐ型シリコン基板１の不純物濃度が最も低
いところのパンチスルーを考えなければならないためで
ある。基板１表面近傍では、Ｎsub ＝１０18ｃｍ-3程度
が達成されていなければならない。
の値に比べて低くなっているが、これは基板の深いとこ
ろ、つまり、ｐ型シリコン基板１の不純物濃度が最も低
いところのパンチスルーを考えなければならないためで
ある。基板１表面近傍では、Ｎsub ＝１０18ｃｍ-3程度
が達成されていなければならない。
【００２０】図２は、図１のＭＯＳＦＥＴ型構造につい
てシミュレーションを行った結果である。横軸は、ゲー
ト電極３の一端から溝６のゲート電極３側の一端までの
距離δである。縦軸は、溝６がある場合とない場合とで
のしきい値の差ΔＶthである。ここでのしきい値ΔＶth
は、ドレイン電流が１μＡ流れるときのゲート電圧で定
義している。もし、溝６同士のパンチスルーが発生すれ
ば、溝６がある場合のしきい値が低くなるので、縦軸の
値は大きくなる。逆に、パンチスルーがなければ、縦軸
の値はほぼ０に等しくなる。
てシミュレーションを行った結果である。横軸は、ゲー
ト電極３の一端から溝６のゲート電極３側の一端までの
距離δである。縦軸は、溝６がある場合とない場合とで
のしきい値の差ΔＶthである。ここでのしきい値ΔＶth
は、ドレイン電流が１μＡ流れるときのゲート電圧で定
義している。もし、溝６同士のパンチスルーが発生すれ
ば、溝６がある場合のしきい値が低くなるので、縦軸の
値は大きくなる。逆に、パンチスルーがなければ、縦軸
の値はほぼ０に等しくなる。
【００２１】図２から、溝６の深さｄを深くしても、δ
を一定の距離だけ離せば、パンチスルーは完全に抑えら
れることがわかる。その距離は、（１）式の右式からわ
かるように、チャネル領域の基板不純物濃度を変えるこ
とにより制御可能であり、微細化にも対応できる。換言
すれば、（１）式の右辺に相当する距離だけδを離せ
ば、溝の深さをほぼ無限に深くすることが可能であるこ
とを、シミュレーション結果は示していることになる。
これによって、微細化とコンタクト抵抗低減化との両立
が実現できることになる。
を一定の距離だけ離せば、パンチスルーは完全に抑えら
れることがわかる。その距離は、（１）式の右式からわ
かるように、チャネル領域の基板不純物濃度を変えるこ
とにより制御可能であり、微細化にも対応できる。換言
すれば、（１）式の右辺に相当する距離だけδを離せ
ば、溝の深さをほぼ無限に深くすることが可能であるこ
とを、シミュレーション結果は示していることになる。
これによって、微細化とコンタクト抵抗低減化との両立
が実現できることになる。
【００２２】次に、図１に示した本発明による半導体装
置の製造方法の一実施例について説明する。図３はその
製造工程を示す断面図である。まず、通常のＭＯＳプロ
セスを使って、ｐ型シリコン基板１表面にｎ型ＭＯＳＦ
ＥＴを形成する。層間絶縁膜５の堆積まで終了した断面
図が図３（ａ）である。
置の製造方法の一実施例について説明する。図３はその
製造工程を示す断面図である。まず、通常のＭＯＳプロ
セスを使って、ｐ型シリコン基板１表面にｎ型ＭＯＳＦ
ＥＴを形成する。層間絶縁膜５の堆積まで終了した断面
図が図３（ａ）である。
【００２３】次に、図３（ｂ）示すようにｎ型ソース／
ドレイン領域４のコンタクト部分直上の層間絶縁膜５の
部分を公知の反応性イオンエッチング（ＲＩＥ）法によ
り開口し、さらに引き続いてシリコン基板１を公知のＲ
ＩＥ法によって加工し、溝６を形成する。次いで、全面
にひ素のイオン注入を行い、活性化のための熱処理を行
うと、溝６の側壁部および底面部にｎ型高濃度不純物領
域（側壁導電層）４ａが形成される。このイオン注入に
おいては、イオンの多重反射により溝６の側壁部にも不
純物が導入されるように、イオン注入の入射角度は適宜
最適化する。例えば、シリコン基板１の垂直軸に対して
７°乃至１０°程度の角度だけ傾けて、イオン注入を行
うと良い。
ドレイン領域４のコンタクト部分直上の層間絶縁膜５の
部分を公知の反応性イオンエッチング（ＲＩＥ）法によ
り開口し、さらに引き続いてシリコン基板１を公知のＲ
ＩＥ法によって加工し、溝６を形成する。次いで、全面
にひ素のイオン注入を行い、活性化のための熱処理を行
うと、溝６の側壁部および底面部にｎ型高濃度不純物領
域（側壁導電層）４ａが形成される。このイオン注入に
おいては、イオンの多重反射により溝６の側壁部にも不
純物が導入されるように、イオン注入の入射角度は適宜
最適化する。例えば、シリコン基板１の垂直軸に対して
７°乃至１０°程度の角度だけ傾けて、イオン注入を行
うと良い。
【００２４】次に、ＣＶＤ法により金属膜７を全面に堆
積させた後、ＲＩＥ法等により加工を行って配線金属７
をパタ−ン形成し、本発明による半導体装置を完成する
（図３（ｃ））。ここで、配線金属７としては、例え
ば、タングステン、アルミニウム、チタンなどが適当で
ある。
積させた後、ＲＩＥ法等により加工を行って配線金属７
をパタ−ン形成し、本発明による半導体装置を完成する
（図３（ｃ））。ここで、配線金属７としては、例え
ば、タングステン、アルミニウム、チタンなどが適当で
ある。
【００２５】図３では、ｎ型ＭＯＳＦＥＴの場合につい
て説明したが、イオン種を逆にすることにより、ｐ型Ｍ
ＯＳＦＥＴを製造することもできることは言うまでもな
い。図４は、本発明による半導体装置の他の実施例の構
造を示す断面図である。図３の半導体装置と共通部分に
は同じ符号を付して示し詳細な説明は省略する。
て説明したが、イオン種を逆にすることにより、ｐ型Ｍ
ＯＳＦＥＴを製造することもできることは言うまでもな
い。図４は、本発明による半導体装置の他の実施例の構
造を示す断面図である。図３の半導体装置と共通部分に
は同じ符号を付して示し詳細な説明は省略する。
【００２６】この図に示されるように、ｐ型シリコン基
板１の内部にはｎ型高濃度不純物領域８が埋め込まれて
おり、このｎ型高濃度不純物領域８によって隣り合うｎ
型ＭＯＳＦＥＴがｎ型ソース／ドレイン領域４において
電気的に接続されている。溝６の深さには制限がないた
め、図４のように埋め込み配線に応用することも可能で
ある。
板１の内部にはｎ型高濃度不純物領域８が埋め込まれて
おり、このｎ型高濃度不純物領域８によって隣り合うｎ
型ＭＯＳＦＥＴがｎ型ソース／ドレイン領域４において
電気的に接続されている。溝６の深さには制限がないた
め、図４のように埋め込み配線に応用することも可能で
ある。
【００２７】なお、本発明は上記実施例に限定されるこ
とはない。例えば、上記実施例においては溝６の側壁部
および底面部にｎ型高濃度不純物領域（側壁導電層）４
ａを形成したが、この高濃度不純物領域（側壁導電層）
４ａを溝６の底面部には形成せず、溝６の側壁部にのみ
形成することも可能である。
とはない。例えば、上記実施例においては溝６の側壁部
および底面部にｎ型高濃度不純物領域（側壁導電層）４
ａを形成したが、この高濃度不純物領域（側壁導電層）
４ａを溝６の底面部には形成せず、溝６の側壁部にのみ
形成することも可能である。
【００２８】また、ｎ型高濃度不純物領域（側壁導電
層）４ａは、イオン注入法以外にジボラン、フォスフィ
ン、アルシン等のガス、或いはＢＰＳＧやＡｓＳＧ等の
膜を用いて熱拡散法によって形成することもできる。
層）４ａは、イオン注入法以外にジボラン、フォスフィ
ン、アルシン等のガス、或いはＢＰＳＧやＡｓＳＧ等の
膜を用いて熱拡散法によって形成することもできる。
【００２９】さらにまた、上記実施例においてはＭＯＳ
ＦＥＴに対する応用例について述べたが、ＭＩＳＦＥＴ
一般に用いることができるのは勿論のこと、ショットキ
−接合を利用したＭＥＳＦＥＴ等の他の電界効果トラン
ジスタ−や、ＤＲＡＭ、Ｅ2ＰＲＯＭ等のメモリ−や、
ＣＣＤ（電荷結合デバイス）等の他のデバイスに対して
も用いることができる。その他、本発明の要旨を逸脱し
ない範囲で種々変形して実施することが可能である。
ＦＥＴに対する応用例について述べたが、ＭＩＳＦＥＴ
一般に用いることができるのは勿論のこと、ショットキ
−接合を利用したＭＥＳＦＥＴ等の他の電界効果トラン
ジスタ−や、ＤＲＡＭ、Ｅ2ＰＲＯＭ等のメモリ−や、
ＣＣＤ（電荷結合デバイス）等の他のデバイスに対して
も用いることができる。その他、本発明の要旨を逸脱し
ない範囲で種々変形して実施することが可能である。
【００３０】
【発明の効果】以上述べたように本発明によれば、容易
に微細で、かつ、抵抗の低いトレンチコンタクトを実現
することが可能である。
に微細で、かつ、抵抗の低いトレンチコンタクトを実現
することが可能である。
【図１】 本発明による半導体装置に係る一実施例の構
造を示す断面図。
造を示す断面図。
【図２】 図１に示した半導体装置についてのシミュレ
ーションの結果を示す特性図。
ーションの結果を示す特性図。
【図３】 本発明による半導体装置の製造方法に係わる
一実施例を示す工程断面図。
一実施例を示す工程断面図。
【図４】 本発明による半導体装置に係る他の実施例の
構造を示す断面図。
構造を示す断面図。
【図５】 従来の半導体装置の構造を示す断面図。
１ ｐ型シリコン基板 ２ シリコン酸化膜（素子分離絶縁膜） ２ａ シリコン酸化膜（ゲ−ト絶縁膜） ３ ゲート電極 ４ ソース／ドレイン領域 ４ａ ｎ型高濃度不純物領域（側壁導電層） ５ シリコン酸化膜（層間絶縁膜） ６ 溝 ７ 金属配線 ８ ｎ型高濃度不純物領域
Claims (3)
- 【請求項１】第１導電型の不純物を含む半導体基体表面
に形成された第２導電型の不純物を含むソ−ス領域及び
ドレイン領域と、このソ−ス領域及びドレイン領域の少
なくとも一つに形成された溝と、この溝の側壁に形成さ
れた第２導電型の不純物を含む側壁導電層と、前記溝の
内部に埋め込み形成された導体層と、前記ソ−ス領域及
びドレイン領域の間の半導体基体上に形成されたゲ−ト
電極とを具備し、前記ゲ−ト電極の長さをＬ、前記ゲー
ト電極の一端から前記溝の前記ゲート電極側の一端まで
の距離をδ、前記半導体基体の第１導電型の不純物濃度
をＮsub 、前記側壁導電層の第２導電型の不純物濃度を
Ｎa 、前記半導体基体及び前記側壁導電層の間の接合の
電位障壁をＶbi、前記接合の前記溝の側壁表面からの距
離をＸj、電子の素電荷をｑ、前記半導体基体の誘電率
をε、回路の電源電圧をＶddとしたとき、δが、 【数１】 を満たしていることを特徴とする半導体装置。 - 【請求項２】第１導電型の不純物を含む半導体基体表面
に第２導電型の不純物を含むソ−ス領域及びドレイン領
域を形成する工程と、このソ−ス領域及びドレイン領域
の少なくとも一つに溝を形成する工程と、この溝の側壁
に第２導電型の不純物を導入する工程と、前記溝の内部
に導体層を埋め込み形成する工程と、前記ソ−ス領域及
びドレイン領域の間となる半導体基体上にゲ−ト電極を
形成する工程とを具備したことを特徴とする半導体装置
の製造方法。 - 【請求項３】前記第２導電型の不純物を導入する工程
は、第２導電型の不純物をイオン注入するか、若しくは
熱拡散せしめることにより行うことを特徴とする請求項
２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23945093A JPH0794717A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23945093A JPH0794717A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794717A true JPH0794717A (ja) | 1995-04-07 |
Family
ID=17044955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23945093A Pending JPH0794717A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794717A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274894B1 (en) * | 1999-08-17 | 2001-08-14 | Advanced Micro Devices, Inc. | Low-bandgap source and drain formation for short-channel MOS transistors |
| KR100818111B1 (ko) * | 2007-03-15 | 2008-03-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| WO2008103517A1 (en) * | 2007-02-23 | 2008-08-28 | Freescale Semiconductor Inc. | Multi-layer source/drain stressor |
| US8171384B2 (en) | 2008-06-27 | 2012-05-01 | Freescale Semiconductor, Inc. | Device having turbo decoding capabilities and a method for turbo decoding |
-
1993
- 1993-09-27 JP JP23945093A patent/JPH0794717A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274894B1 (en) * | 1999-08-17 | 2001-08-14 | Advanced Micro Devices, Inc. | Low-bandgap source and drain formation for short-channel MOS transistors |
| WO2008103517A1 (en) * | 2007-02-23 | 2008-08-28 | Freescale Semiconductor Inc. | Multi-layer source/drain stressor |
| US7447060B2 (en) | 2007-02-23 | 2008-11-04 | Everspin Technologies, Inc. | MRAM Memory conditioning |
| KR100818111B1 (ko) * | 2007-03-15 | 2008-03-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| US8171384B2 (en) | 2008-06-27 | 2012-05-01 | Freescale Semiconductor, Inc. | Device having turbo decoding capabilities and a method for turbo decoding |
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