JPH0794730A - 過電圧保護機能内蔵型半導体装置 - Google Patents
過電圧保護機能内蔵型半導体装置Info
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- JPH0794730A JPH0794730A JP23807893A JP23807893A JPH0794730A JP H0794730 A JPH0794730 A JP H0794730A JP 23807893 A JP23807893 A JP 23807893A JP 23807893 A JP23807893 A JP 23807893A JP H0794730 A JPH0794730 A JP H0794730A
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- base layer
- collector
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 動作電圧の制御が容易で、製造プロセス上の
変動要因が少なく、かつ、再現性の良い過電圧保護の可
能な過電圧保護機能を内蔵した半導体装置を得る。 【構成】 一対の主表面を有する半導体基体の一方の主
表面に隣接するｐ型コレクタ層２、コレクタ層２に隣接
したｎ型コレクタバッファ層３、コレクタバッファ層及
び他方の主表面に隣接しコレクタバッファ層よりも高比
抵抗を有するｎ型ドリフト層４、ドリフト層に隣接し他
方の主表面より選択的に形成されたｐ型の第１のベース
層５、ベース層内に選択的に形成されたｎ型のエミッタ
層６、ゲート電極１１を備えて主素子が形成される。前
記ドリフト層内には、第１のベース層とは分離して他方
の主表面より、第１のベース層よりもその不純物総量が
少ないｐ型の第２のベース層８とこれを取り囲む第１の
ベース層と同一不純物濃度のｐ型半導体層８が設けら
れ、第２のベース層上に設けられた電極と前記ゲート電
極とがダイオードを介して接続されている。不純物総量
の小さな第２のベース層は、過電圧が印加されたときパ
ンチスルー動作する。
変動要因が少なく、かつ、再現性の良い過電圧保護の可
能な過電圧保護機能を内蔵した半導体装置を得る。 【構成】 一対の主表面を有する半導体基体の一方の主
表面に隣接するｐ型コレクタ層２、コレクタ層２に隣接
したｎ型コレクタバッファ層３、コレクタバッファ層及
び他方の主表面に隣接しコレクタバッファ層よりも高比
抵抗を有するｎ型ドリフト層４、ドリフト層に隣接し他
方の主表面より選択的に形成されたｐ型の第１のベース
層５、ベース層内に選択的に形成されたｎ型のエミッタ
層６、ゲート電極１１を備えて主素子が形成される。前
記ドリフト層内には、第１のベース層とは分離して他方
の主表面より、第１のベース層よりもその不純物総量が
少ないｐ型の第２のベース層８とこれを取り囲む第１の
ベース層と同一不純物濃度のｐ型半導体層８が設けら
れ、第２のベース層上に設けられた電極と前記ゲート電
極とがダイオードを介して接続されている。不純物総量
の小さな第２のベース層は、過電圧が印加されたときパ
ンチスルー動作する。
Description
【０００１】
【産業上の利用分野】本発明は、過電圧保護機能内蔵型
半導体装置に係り、特に、半導体装置の降伏電圧を超え
る順方向の過電圧が印加された場合に安全にターンオン
することにより、半導体装置を過電圧に対して保護する
ことのできる過電圧保護機能内蔵型半導体装置に関す
る。
半導体装置に係り、特に、半導体装置の降伏電圧を超え
る順方向の過電圧が印加された場合に安全にターンオン
することにより、半導体装置を過電圧に対して保護する
ことのできる過電圧保護機能内蔵型半導体装置に関す
る。
【０００２】
【従来の技術】一般に、ＩＧＢＴ等のスイッチング素子
は、素子に定格電圧以上の過電圧が印加された場合に、
過電圧による素子の破壊を防止するため、保護回路が設
けられて構成されている。しかし、この種の保護回路を
持つスイッチング素子は、過電圧の時間的変化が速い場
合に、保護回路が過電圧を検知してから動作するまでの
時間遅れが問題となり、保護動作が間にあわずに素子が
破壊されてしまうことがあるという問題点を有してい
る。
は、素子に定格電圧以上の過電圧が印加された場合に、
過電圧による素子の破壊を防止するため、保護回路が設
けられて構成されている。しかし、この種の保護回路を
持つスイッチング素子は、過電圧の時間的変化が速い場
合に、保護回路が過電圧を検知してから動作するまでの
時間遅れが問題となり、保護動作が間にあわずに素子が
破壊されてしまうことがあるという問題点を有してい
る。
【０００３】このため、保護機能を素子の内部に内蔵さ
せた過電圧保護内蔵型半導体装置が要望されており、こ
れを実現することのできる従来技術として、例えば、特
開平４−２９１７６７号公報等に記載された技術が知ら
れている。
せた過電圧保護内蔵型半導体装置が要望されており、こ
れを実現することのできる従来技術として、例えば、特
開平４−２９１７６７号公報等に記載された技術が知ら
れている。
【０００４】図７は従来技術による過電圧保護機能内蔵
型半導体装置の構造を示す断面図である。図７におい
て、１は半導体基体、２はコレクタ層、３はコレクタバ
ッファ層、４はドリフト層、５はベース層、９はアノー
ド電極、１０はカソード電極、１１はポリシリコン・ゲ
ート電極、１２、１４は絶縁膜、１３はポリシリコン・
ダイオード、１５は付設電極、１６は電極配線、２５は
付設領域である。
型半導体装置の構造を示す断面図である。図７におい
て、１は半導体基体、２はコレクタ層、３はコレクタバ
ッファ層、４はドリフト層、５はベース層、９はアノー
ド電極、１０はカソード電極、１１はポリシリコン・ゲ
ート電極、１２、１４は絶縁膜、１３はポリシリコン・
ダイオード、１５は付設電極、１６は電極配線、２５は
付設領域である。
【０００５】図示従来技術は、ＩＧＢＴに過電圧保護機
能を内蔵させた例であり、ＩＧＢＴ本体は、ｐ+コレク
タ層２、ｎ+コレクタバッファ層３、ｎ~ ドリフト層４
よりなる半導体基体１のｎ~ドリフト層４内にｐ+ベース
層５を形成して構成されている。そして、図示従来技術
は、主ＩＧＢＴのベース層５に隣接してｐ型半導体付設
領域２５を設けて構成されている。また、付設領域２５
のコレクタ層２側におけるｎ型ドリフト層４の幅は、前
記ベース層５のコレクタ層２側におけるドリフト層の幅
よりも狭く設定され、前記付設領域２５に接触する付設
電極１５とゲート電極１１との間に付設電極１５側にｐ
型層、ゲート電極１１側にｎ型層を有するダイオード１
３が接続されている。
能を内蔵させた例であり、ＩＧＢＴ本体は、ｐ+コレク
タ層２、ｎ+コレクタバッファ層３、ｎ~ ドリフト層４
よりなる半導体基体１のｎ~ドリフト層４内にｐ+ベース
層５を形成して構成されている。そして、図示従来技術
は、主ＩＧＢＴのベース層５に隣接してｐ型半導体付設
領域２５を設けて構成されている。また、付設領域２５
のコレクタ層２側におけるｎ型ドリフト層４の幅は、前
記ベース層５のコレクタ層２側におけるドリフト層の幅
よりも狭く設定され、前記付設領域２５に接触する付設
電極１５とゲート電極１１との間に付設電極１５側にｐ
型層、ゲート電極１１側にｎ型層を有するダイオード１
３が接続されている。
【０００６】このダイオード１３は、ゲート電極１１の
電位がアノード電極９の電位に対して正にバイアスされ
た状態において、ゲートへの電位を有効に印加させるた
めのものである。すなわち、ゲート電位がアノード電位
に対して正の場合、ｎ+バッファ層３とｐ+コレクタ層２
とにより形成される接合が逆バイアス接合となるが、通
常この接合は素子端面において耐圧を確保できない。ダ
イオード１３は、このような場合における素子の耐圧を
確保するものである。
電位がアノード電極９の電位に対して正にバイアスされ
た状態において、ゲートへの電位を有効に印加させるた
めのものである。すなわち、ゲート電位がアノード電位
に対して正の場合、ｎ+バッファ層３とｐ+コレクタ層２
とにより形成される接合が逆バイアス接合となるが、通
常この接合は素子端面において耐圧を確保できない。ダ
イオード１３は、このような場合における素子の耐圧を
確保するものである。
【０００７】前述した構造を有する従来技術は、ｐ+ 付
設領域２５とその下部の半導体基体によって形成される
ｐｎｐトランジスタ２４のｎ型ドリフト層の幅、すなわ
ち、オープンベース層幅がＩＧＢＴ本体のｐｎｐトラン
ジスタのオープンベース幅より狭いため、ｐｎｐトラン
ジスタ２４がパンチスルーし易い構造を有しており、こ
のｐｎｐトランジスタ２４がＩＧＢＴ本体より低電圧で
降伏する。
設領域２５とその下部の半導体基体によって形成される
ｐｎｐトランジスタ２４のｎ型ドリフト層の幅、すなわ
ち、オープンベース層幅がＩＧＢＴ本体のｐｎｐトラン
ジスタのオープンベース幅より狭いため、ｐｎｐトラン
ジスタ２４がパンチスルーし易い構造を有しており、こ
のｐｎｐトランジスタ２４がＩＧＢＴ本体より低電圧で
降伏する。
【０００８】このように、前述した従来技術は、付設領
域２５のｐｎｐトランジスタ２４のコレクタ、エミッタ
間降伏電圧ＢＶCEO'がＩＧＢＴ本体領域のｐｎｐトラン
ジスタ部の降伏電圧ＢＶCEOより低いため、付設領域の
ｐｎｐトランジスタが、まず降伏し、その降伏電流がダ
イオード１３を通って、ＩＧＢＴ本体のゲートエミッタ
間の容量を充電する。そして、このゲートエミッタ間の
電圧がＭＯＳＦＥＴのしきい値に達するとＩＧＢＴはオ
ン状態になる。ＩＧＢＴがオン状態になると半導体素子
内の電流は、アバランシェ降伏状態におけるよりも均一
に素子全体で吸収されるため、従来技術によるＩＧＢＴ
は、大きなエネルギーを吸収することができ、また、過
電圧を比較的低い電圧としてクランプすることができ
る。
域２５のｐｎｐトランジスタ２４のコレクタ、エミッタ
間降伏電圧ＢＶCEO'がＩＧＢＴ本体領域のｐｎｐトラン
ジスタ部の降伏電圧ＢＶCEOより低いため、付設領域の
ｐｎｐトランジスタが、まず降伏し、その降伏電流がダ
イオード１３を通って、ＩＧＢＴ本体のゲートエミッタ
間の容量を充電する。そして、このゲートエミッタ間の
電圧がＭＯＳＦＥＴのしきい値に達するとＩＧＢＴはオ
ン状態になる。ＩＧＢＴがオン状態になると半導体素子
内の電流は、アバランシェ降伏状態におけるよりも均一
に素子全体で吸収されるため、従来技術によるＩＧＢＴ
は、大きなエネルギーを吸収することができ、また、過
電圧を比較的低い電圧としてクランプすることができ
る。
【０００９】前述した従来技術は、付設領域２５のｐｎ
ｐトランジスタのベース幅を本体のＩＧＢＴ領域のベー
ス幅よりも薄くするために、ｐ+ 付設領域２５の深さを
本体のＩＧＢＴのベース層５よりも深くする必要があ
る。そして、図示素子の動作電圧は、付設領域２５のベ
ース幅により決定されるが、この動作電圧をある目標範
囲に入れるためには、このベース幅を精密に制御する必
要がある。このためには、ｐ+ 付設領域２５の深さをμ
ｍオーダで精密に制御する必要がある。
ｐトランジスタのベース幅を本体のＩＧＢＴ領域のベー
ス幅よりも薄くするために、ｐ+ 付設領域２５の深さを
本体のＩＧＢＴのベース層５よりも深くする必要があ
る。そして、図示素子の動作電圧は、付設領域２５のベ
ース幅により決定されるが、この動作電圧をある目標範
囲に入れるためには、このベース幅を精密に制御する必
要がある。このためには、ｐ+ 付設領域２５の深さをμ
ｍオーダで精密に制御する必要がある。
【００１０】しかし、ｐ+ 付設領域２５の深さを再現性
よくコントロールすることは困難であり、また、一般
に、ｐｎｐトランジスタの耐圧ＢＶCEOは次式によりト
ランジスタの電流増幅率に依存する。
よくコントロールすることは困難であり、また、一般
に、ｐｎｐトランジスタの耐圧ＢＶCEOは次式によりト
ランジスタの電流増幅率に依存する。
【００１１】
【数１】
【００１２】ここで、ＢＶCBOはベース・コレクタ間耐
圧、α0は電流増幅率、ｎは定数である。
圧、α0は電流増幅率、ｎは定数である。
【００１３】そして、電流増幅率α0は、ベース中のキ
ャリア・ライフタイムに依存し、キャリア・ライフタイ
ムは、シリコン結晶仕様、半導体装置の製造プロセスの
熱処理条件等により変動する。
ャリア・ライフタイムに依存し、キャリア・ライフタイ
ムは、シリコン結晶仕様、半導体装置の製造プロセスの
熱処理条件等により変動する。
【００１４】前述の点から過電圧保護機能内蔵のスイッ
チング素子においては、過電圧印加時の動作電圧を精度
よく、かつ、再現性よくコントロールすることが要求さ
れているが、従来、これらを実現することは困難であっ
た。
チング素子においては、過電圧印加時の動作電圧を精度
よく、かつ、再現性よくコントロールすることが要求さ
れているが、従来、これらを実現することは困難であっ
た。
【００１５】
【発明が解決しようとする課題】前述した従来技術は、
ｐ+ 付設領域２５の深さを再現性よくコントロールする
ことが困難であるため、過電圧印加時の動作電圧を精度
よく、かつ、再現性よくコントロールすることができな
いという問題点を有している。
ｐ+ 付設領域２５の深さを再現性よくコントロールする
ことが困難であるため、過電圧印加時の動作電圧を精度
よく、かつ、再現性よくコントロールすることができな
いという問題点を有している。
【００１６】本発明の目的は、前述した従来技術の問題
点を解決し、動作電圧の制御が容易で、製造プロセス上
の変動要因が少なく、かつ、再現性の良い過電圧保護を
行うことができる過電圧保護機能内蔵型半導体装置を提
供することにある。
点を解決し、動作電圧の制御が容易で、製造プロセス上
の変動要因が少なく、かつ、再現性の良い過電圧保護を
行うことができる過電圧保護機能内蔵型半導体装置を提
供することにある。
【００１７】
【課題を解決するための手段】本発明によれば前記目的
は、本体素子の近傍に本体素子のｐベース層よりも、低
不純物濃度、厳密には不純物総量の小さい第２のｐベー
ス層を設け、この領域でいわゆるパンチスルー動作を生
じさせるようにすることにより達成される。
は、本体素子の近傍に本体素子のｐベース層よりも、低
不純物濃度、厳密には不純物総量の小さい第２のｐベー
ス層を設け、この領域でいわゆるパンチスルー動作を生
じさせるようにすることにより達成される。
【００１８】この第２のｐベース層の形成は、イオン打
ち込み法を用いることにより、過電圧保護の動作電圧を
精密に制御することが可能となる。
ち込み法を用いることにより、過電圧保護の動作電圧を
精密に制御することが可能となる。
【００１９】
【作用】本発明による過電圧保護機能を内蔵した半導本
体装置は、ライフタイムの影響が小さいエミッタ層のパ
ンチスルー動作を利用しているため、プロセス上の変動
による動作電圧の変化が少なく、また、不純物層の形成
にイオン打ち込み法を用いているので、パンチスルー電
圧を高精度にかつ再現性よく制御することができる。
体装置は、ライフタイムの影響が小さいエミッタ層のパ
ンチスルー動作を利用しているため、プロセス上の変動
による動作電圧の変化が少なく、また、不純物層の形成
にイオン打ち込み法を用いているので、パンチスルー電
圧を高精度にかつ再現性よく制御することができる。
【００２０】
【実施例】以下、本発明による過電圧保護機能内蔵型半
導体装置の実用例を図面により詳細に説明する。
導体装置の実用例を図面により詳細に説明する。
【００２１】図１は本発明の第１の実施例の構造を説明
する図であり、図１（ａ）はその断面図、図１（ｂ）は
順方向の電圧が印加された場合の空乏層の広がりを示す
図、図２は本発明の第１の実施例における印加電圧と空
乏層内電荷量との関係を説明する図である。図１におい
て、６はｎ型エミッタ層、７はｐ型層、８は低濃度ｐ型
層であり、他の符号は図７の場合と同一である。図示実
施例は、本発明を絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ）に適用した例を示している。
する図であり、図１（ａ）はその断面図、図１（ｂ）は
順方向の電圧が印加された場合の空乏層の広がりを示す
図、図２は本発明の第１の実施例における印加電圧と空
乏層内電荷量との関係を説明する図である。図１におい
て、６はｎ型エミッタ層、７はｐ型層、８は低濃度ｐ型
層であり、他の符号は図７の場合と同一である。図示実
施例は、本発明を絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ）に適用した例を示している。
【００２２】本発明の第１の実施例による半導体装置
は、図１（ａ）に示すように、ｐ形コレクタ層２、ｎ+
バッファ層３、バッファ層３よりも高比抵抗を有するｎ
~ドリフト層４により構成される半導体基体１の一方の
主表面に、ＩＧＢＴのチャネル層を形成する第１のベー
ス層としてのｐベース層５、ｎ形ソース層６、パンチス
ルーダイオードを形成する低不純物濃度の第２のベース
層としてのｐ~ 形層８、このｐ形層８に隣接しｐベース
層５と同一の不純物分布をもちｐ型層８の周辺部の耐圧
を確保するためのｐ形層７形成して構成されている。ま
た、半導体基体１の他方の主表面すなわちアノード側に
はアノード電極９が設けられ、半導体基体１の一方の主
表面すなわちカソード側には、カソード電極１０が設け
られると共に、絶縁膜１２を介してポリシリコン・ゲー
ト電極１１、該ゲート電極１１と同じポリシリコンによ
り形成されるダイオード１３が設けられている。そし
て、パンチスルーダイオードを形成する低不純物濃度の
ｐ~ 形層８とゲート電極１１とが、ダイオード１３、電
極１５及び電極配線１６により接続されている。
は、図１（ａ）に示すように、ｐ形コレクタ層２、ｎ+
バッファ層３、バッファ層３よりも高比抵抗を有するｎ
~ドリフト層４により構成される半導体基体１の一方の
主表面に、ＩＧＢＴのチャネル層を形成する第１のベー
ス層としてのｐベース層５、ｎ形ソース層６、パンチス
ルーダイオードを形成する低不純物濃度の第２のベース
層としてのｐ~ 形層８、このｐ形層８に隣接しｐベース
層５と同一の不純物分布をもちｐ型層８の周辺部の耐圧
を確保するためのｐ形層７形成して構成されている。ま
た、半導体基体１の他方の主表面すなわちアノード側に
はアノード電極９が設けられ、半導体基体１の一方の主
表面すなわちカソード側には、カソード電極１０が設け
られると共に、絶縁膜１２を介してポリシリコン・ゲー
ト電極１１、該ゲート電極１１と同じポリシリコンによ
り形成されるダイオード１３が設けられている。そし
て、パンチスルーダイオードを形成する低不純物濃度の
ｐ~ 形層８とゲート電極１１とが、ダイオード１３、電
極１５及び電極配線１６により接続されている。
【００２３】次に、前述のような構造を有する本発明の
第１の実施例の動作を、図１（ｂ）を参照して説明す
る。
第１の実施例の動作を、図１（ｂ）を参照して説明す
る。
【００２４】本発明の第１の実施例によるＩＧＢＴのア
ノード、カソード間に順方向の電圧が印加された場合、
すなわち、アノード側に正、カソードに側に負の電圧電
圧が印加された場合、図１（ｂ）に示すように、カソー
ド電極１０に接続されているｐベース層５とｎ~ ドリフ
ト層４とにより形成されるｐｎ接合には空乏層２０が広
がる。この場合、ＩＧＢＴ素子の定格電圧で、空乏層２
０は、ｐ層７、ｐ~ 層８にまで到達し、カソード表面領
域が所謂ピンチオフの状態となっている。これにより、
ＩＧＢＴ素子は、ｐ~ 層８の領域近傍で阻止状態を維持
することができる。
ノード、カソード間に順方向の電圧が印加された場合、
すなわち、アノード側に正、カソードに側に負の電圧電
圧が印加された場合、図１（ｂ）に示すように、カソー
ド電極１０に接続されているｐベース層５とｎ~ ドリフ
ト層４とにより形成されるｐｎ接合には空乏層２０が広
がる。この場合、ＩＧＢＴ素子の定格電圧で、空乏層２
０は、ｐ層７、ｐ~ 層８にまで到達し、カソード表面領
域が所謂ピンチオフの状態となっている。これにより、
ＩＧＢＴ素子は、ｐ~ 層８の領域近傍で阻止状態を維持
することができる。
【００２５】前述において、ｐ~ 層８は、他のｐ層に比
較して低不純物濃度であるため、空乏層が広がり易くな
っている。従って、印加電圧がさらに高くなり、この印
加電圧がｐ~ 層８の不純物総量によって決まるある或る
電圧になると、空乏層２０は、電極１５に到達して、所
謂パンチスルー状態となる。そして、ｐ~ 層８とｎ~ド
リフト層４とからなるｐｎ接合は、もはや阻止状態を維
持することができなくなり電流が流れ始める。この状態
になると電極１５の電位は上昇し、ダイオード１３を介
して接続されたゲート電極１１の電位が高くなる。この
結果、ゲート電極１１の下のｐベース層表面に反転層が
形成され、ＩＧＢＴはオン状態となる。
較して低不純物濃度であるため、空乏層が広がり易くな
っている。従って、印加電圧がさらに高くなり、この印
加電圧がｐ~ 層８の不純物総量によって決まるある或る
電圧になると、空乏層２０は、電極１５に到達して、所
謂パンチスルー状態となる。そして、ｐ~ 層８とｎ~ド
リフト層４とからなるｐｎ接合は、もはや阻止状態を維
持することができなくなり電流が流れ始める。この状態
になると電極１５の電位は上昇し、ダイオード１３を介
して接続されたゲート電極１１の電位が高くなる。この
結果、ゲート電極１１の下のｐベース層表面に反転層が
形成され、ＩＧＢＴはオン状態となる。
【００２６】このように、本発明の第１の実施例は、Ｉ
ＧＢＴ本体ががオン状態となることにより、過電圧によ
るエネルギーを素子全体で消費することになり、素子を
安全に保護することができる。
ＧＢＴ本体ががオン状態となることにより、過電圧によ
るエネルギーを素子全体で消費することになり、素子を
安全に保護することができる。
【００２７】前述のような保護動作で重要なことは、ｐ
~ 層８のパンチスルー電圧であり、このパンチスルー電
圧が、電極１５とアノード電極９の間に、ｐ~ 層８、ｎ
~ ドリフト層４、ｎ+ バッファ層３、ｐ+ コレクタ層２
により形成されたｐｎｐトランジスタの構造により決定
されることである。
~ 層８のパンチスルー電圧であり、このパンチスルー電
圧が、電極１５とアノード電極９の間に、ｐ~ 層８、ｎ
~ ドリフト層４、ｎ+ バッファ層３、ｐ+ コレクタ層２
により形成されたｐｎｐトランジスタの構造により決定
されることである。
【００２８】一般に、トランジスタの耐圧は、ベース、
コレクタ間を逆バイアスした場合の耐圧であるＢＶCBO
と、エミッタ、コレクタ間を逆バイアスした場合の耐圧
であるＢＶCEO とに分けられ、トランジスタの増幅作用
により、ＢＶCBO＞ＢＶCEOの関係がある。また、エミッ
タ、コレクタ間を逆バイアスした場合の方が漏れ電流が
大きいという問題がある。これらの問題は、ｐ+ コレク
タ層２の注入効率を小さくすることである程度改善する
ことができる。すなわち、ｐ+ コレクタ層２の注入効率
を小さくすることにより、ＢＶCEOをＢＶCBOに近ずける
こができ、また、漏れ電流も小さくすることができる。
コレクタ間を逆バイアスした場合の耐圧であるＢＶCBO
と、エミッタ、コレクタ間を逆バイアスした場合の耐圧
であるＢＶCEO とに分けられ、トランジスタの増幅作用
により、ＢＶCBO＞ＢＶCEOの関係がある。また、エミッ
タ、コレクタ間を逆バイアスした場合の方が漏れ電流が
大きいという問題がある。これらの問題は、ｐ+ コレク
タ層２の注入効率を小さくすることである程度改善する
ことができる。すなわち、ｐ+ コレクタ層２の注入効率
を小さくすることにより、ＢＶCEOをＢＶCBOに近ずける
こができ、また、漏れ電流も小さくすることができる。
【００２９】なお、前述した本発明の第１の実施例は、
カソード側のパターンを示さずにその断面形状によって
のみ説明したが、本発明は、ゲート電極１１をストライ
プ状のパターンにしたり、あるいは、本体素子の基本セ
ルを円形等とすることができる。
カソード側のパターンを示さずにその断面形状によって
のみ説明したが、本発明は、ゲート電極１１をストライ
プ状のパターンにしたり、あるいは、本体素子の基本セ
ルを円形等とすることができる。
【００３０】図２には前述した本発明の第１の実施例に
おけるＩＧＢＴに対する印加電圧と空乏層電荷量との関
係を示しており、図に示す関係より目標の保護電圧を得
るためにどの程度の電荷量、すなわち、不純物総量にす
れば良いかが判る。不純物総量のコントロールは、イオ
ン打ち込み法を利用することにより比較的、容易に実現
することができる。イオン打込み法によれば、打込まれ
たイオンの単位面積当りの総量であるドーズ量ＮDSは、
イオンビームの電流Ｉi を測定することにより、次の
（２）式により容易に知ることができる。
おけるＩＧＢＴに対する印加電圧と空乏層電荷量との関
係を示しており、図に示す関係より目標の保護電圧を得
るためにどの程度の電荷量、すなわち、不純物総量にす
れば良いかが判る。不純物総量のコントロールは、イオ
ン打ち込み法を利用することにより比較的、容易に実現
することができる。イオン打込み法によれば、打込まれ
たイオンの単位面積当りの総量であるドーズ量ＮDSは、
イオンビームの電流Ｉi を測定することにより、次の
（２）式により容易に知ることができる。
【００３１】ＮDS＝Ｉiｔ／ｑ （２） ここで、Ｉi はイオン電流〔Ａ／cm2〕、ｔは打込み時
間〔秒〕、ｑは電子の電荷量〔クーロン〕である。
間〔秒〕、ｑは電子の電荷量〔クーロン〕である。
【００３２】図３は本発明の第２の実施例の構造を説明
する図であり、図３（ａ）は図３（ｂ）のＡＡ’断面
図、図３（ｂ）は本発明の第２の実施例のカソード側の
パターンを示す平面図であり、図の符号は図１の場合と
同一である。
する図であり、図３（ａ）は図３（ｂ）のＡＡ’断面
図、図３（ｂ）は本発明の第２の実施例のカソード側の
パターンを示す平面図であり、図の符号は図１の場合と
同一である。
【００３３】図示本発明の第２の実施例は、パンチスル
ー動作する低不純物濃度のｐ~ 層８と周辺耐圧を確保す
るためのｐ層７とを、ＩＧＢＴのセル間に複数個配置し
て構成したものである。
ー動作する低不純物濃度のｐ~ 層８と周辺耐圧を確保す
るためのｐ層７とを、ＩＧＢＴのセル間に複数個配置し
て構成したものである。
【００３４】この本発明の第２の実施例は、前述のよう
にｐ~ 層８とｐ層７とをユニットとして、多数並置して
いるので、ｐ~ 層８の一部にピンホール等の欠陥が生じ
た場合にも、高不純物濃度のｐ層７からの空乏層のピン
チオフ効果により、耐圧低下を防止することができる。
図３（ｂ）に示すパターン例は、ゲート電極１１がスト
ライプ状をなしているパターンの場合であり、過電圧保
護領域近傍を拡大して示している。
にｐ~ 層８とｐ層７とをユニットとして、多数並置して
いるので、ｐ~ 層８の一部にピンホール等の欠陥が生じ
た場合にも、高不純物濃度のｐ層７からの空乏層のピン
チオフ効果により、耐圧低下を防止することができる。
図３（ｂ）に示すパターン例は、ゲート電極１１がスト
ライプ状をなしているパターンの場合であり、過電圧保
護領域近傍を拡大して示している。
【００３５】本発明の第２の実施例において、この過電
圧保護領域で検知された過電圧はＩＧＢＴのゲート電極
１１へ与えられ、ＩＧＢＴはターンオンする。これによ
り、過電圧によるエネルギーは素子全体で消費され、素
子自体で保護機能を持たせることができる。
圧保護領域で検知された過電圧はＩＧＢＴのゲート電極
１１へ与えられ、ＩＧＢＴはターンオンする。これによ
り、過電圧によるエネルギーは素子全体で消費され、素
子自体で保護機能を持たせることができる。
【００３６】なお、図示実施例は、ゲート電極１１がス
トライプ状のパターンとなっているとして説明したが、
本発明は、このパターンに限定されるものではなく、例
えば、本体素子の基本セルを円形等としてもよく、保護
領域を円形とすることにより各セルを高密度に配置する
ことができる。
トライプ状のパターンとなっているとして説明したが、
本発明は、このパターンに限定されるものではなく、例
えば、本体素子の基本セルを円形等としてもよく、保護
領域を円形とすることにより各セルを高密度に配置する
ことができる。
【００３７】図４は本発明の第３の実施例の構造を説明
する図であり、図４（ａ）は図４（ｂ）のＡＡ’断面
図、図４（ｂ）は本発明の第３の実施例のカソード側の
パターンを示す平面図である。図の符号は図１の場合と
同一である。
する図であり、図４（ａ）は図４（ｂ）のＡＡ’断面
図、図４（ｂ）は本発明の第３の実施例のカソード側の
パターンを示す平面図である。図の符号は図１の場合と
同一である。
【００３８】図示本発明の第３の実施例は、前述した本
発明の第１の実施例において、保護領域となるｐ~ 層８
及び高濃度ｐ層７の領域に相対する位置のｐ+ コレクタ
層２を無くして、この部分をｎ+ バッファ層３として半
導体基体の表面に露出させ、コレクタ短絡構造に形成し
たものである。なお、この例では、ｐ~ 層８及び高濃度
ｐ層７が図５（ｂ）に示すように円形に形成されてい
る。
発明の第１の実施例において、保護領域となるｐ~ 層８
及び高濃度ｐ層７の領域に相対する位置のｐ+ コレクタ
層２を無くして、この部分をｎ+ バッファ層３として半
導体基体の表面に露出させ、コレクタ短絡構造に形成し
たものである。なお、この例では、ｐ~ 層８及び高濃度
ｐ層７が図５（ｂ）に示すように円形に形成されてい
る。
【００３９】図示実施例は、コレクタ短絡構造を備える
ことにより、ｐｎｐ構造のトランジスタ作用の効果が無
くなるため、漏れ電流の低減及びパンチスルーの特性を
シャープにし、いわゆるハードな特性にすることができ
る。
ことにより、ｐｎｐ構造のトランジスタ作用の効果が無
くなるため、漏れ電流の低減及びパンチスルーの特性を
シャープにし、いわゆるハードな特性にすることができ
る。
【００４０】図５は本発明の第４の実施例の構造を説明
する断面図であり、図５において、１７はｐ層、１８、
１９はｐ~ 層であり、他の符号は図１の場合と同一であ
る。
する断面図であり、図５において、１７はｐ層、１８、
１９はｐ~ 層であり、他の符号は図１の場合と同一であ
る。
【００４１】本発明の第４の実施例は、プレーナ構造に
より比較的高い耐圧を得ることができるようにしたもの
であり、図５に示すように、低不純物濃度の深いｐ~ 層
１８、浅いｐ~ 層１９を組合せて構成したものである。
この場合、ｐ~ 層１８は、ｐ層１７よりも低不純物濃度
であるが、深さを深く形成されており、不純物総量とし
てはｐ層１７よりも多くなっているため、過電圧印加時
には必ずｐ層１７がパンチスルーを起こすことになる。
より比較的高い耐圧を得ることができるようにしたもの
であり、図５に示すように、低不純物濃度の深いｐ~ 層
１８、浅いｐ~ 層１９を組合せて構成したものである。
この場合、ｐ~ 層１８は、ｐ層１７よりも低不純物濃度
であるが、深さを深く形成されており、不純物総量とし
てはｐ層１７よりも多くなっているため、過電圧印加時
には必ずｐ層１７がパンチスルーを起こすことになる。
【００４２】また、図示本発明の第４の実施例は、過電
圧保護領域であるｐ層１７に相対するｐ+ コレクタ層２
を欠如した構造としている。このため、図４により説明
した場合と同様に、保護領域におけるｐｎｐトランジス
タ作用の効果をなくすことができ、これにより、漏れ電
流の低減を図り、過電圧動作時の電流の立上りを急峻に
することができる。
圧保護領域であるｐ層１７に相対するｐ+ コレクタ層２
を欠如した構造としている。このため、図４により説明
した場合と同様に、保護領域におけるｐｎｐトランジス
タ作用の効果をなくすことができ、これにより、漏れ電
流の低減を図り、過電圧動作時の電流の立上りを急峻に
することができる。
【００４３】前述した第１〜第４の実施例は、いずれも
本発明をｎチャネル型ＩＧＢＴに適用したものとして説
明したが、本発明は、導電型を反対にしたｐチャネル型
素子に対しても同様に適用することができ、また、ＩＧ
ＢＴに限らずＭＯＳＦＥＴ、バイポーラトランジスタ等
のスイッチング素子全般に対して適用することができ
る。
本発明をｎチャネル型ＩＧＢＴに適用したものとして説
明したが、本発明は、導電型を反対にしたｐチャネル型
素子に対しても同様に適用することができ、また、ＩＧ
ＢＴに限らずＭＯＳＦＥＴ、バイポーラトランジスタ等
のスイッチング素子全般に対して適用することができ
る。
【００４４】図６は前述した本発明の実施例による過電
圧保護機能内蔵型半導体装置である過電圧保護機能内蔵
ＩＧＢＴの応用例を示す回路図である。図示応用例は、
本発明の実施例によるＩＧＢＴを自動車のイグナイタ回
路に適用した例である。図６において、３０は本発明の
実施例によるＩＧＢＴ素子、３１はＩＧＢＴ本体、３２
は素子に内蔵されたパンチスルー素子、３３はポリシリ
コン・ダイオード、３４はゲート抵抗、３５はゲート回
路の入力抵抗、３６はノイズ吸収抵抗、３７はイグニッ
ション・コイル、３８は点火プラグ、３９はバッテリで
ある。
圧保護機能内蔵型半導体装置である過電圧保護機能内蔵
ＩＧＢＴの応用例を示す回路図である。図示応用例は、
本発明の実施例によるＩＧＢＴを自動車のイグナイタ回
路に適用した例である。図６において、３０は本発明の
実施例によるＩＧＢＴ素子、３１はＩＧＢＴ本体、３２
は素子に内蔵されたパンチスルー素子、３３はポリシリ
コン・ダイオード、３４はゲート抵抗、３５はゲート回
路の入力抵抗、３６はノイズ吸収抵抗、３７はイグニッ
ション・コイル、３８は点火プラグ、３９はバッテリで
ある。
【００４５】図示イグナイタ回路は、入力電圧Ｖinを０
Ｖに低減して、ＩＧＢＴ本体３１をオフに制御したと
き、イグニッションコイル３７の一次側コイルの電流Ｉ
out がが流れ続けようとして、イグニッションコイル３
７のインダクタンスＬによりＬdi／dtとして発生する出
力電圧をイグニッションコイル３７の二次側に誘導して
点火プラグ３８に与えるものである。
Ｖに低減して、ＩＧＢＴ本体３１をオフに制御したと
き、イグニッションコイル３７の一次側コイルの電流Ｉ
out がが流れ続けようとして、イグニッションコイル３
７のインダクタンスＬによりＬdi／dtとして発生する出
力電圧をイグニッションコイル３７の二次側に誘導して
点火プラグ３８に与えるものである。
【００４６】前述の動作時、Ｌdi／dtとして発生する出
力電圧が、本発明の実施例によるＩＧＢＴ素子３０の保
護電圧を超えると、パンチスルー素子３２がパンチスル
ーを起こし、ダイオード３３、ゲート・アース間の抵抗
を通じて電流が流れ、ゲートが順バイアスされ、これに
より、ＩＧＢＴ３１が動作して誘導負荷のエネルギーを
消費する。
力電圧が、本発明の実施例によるＩＧＢＴ素子３０の保
護電圧を超えると、パンチスルー素子３２がパンチスル
ーを起こし、ダイオード３３、ゲート・アース間の抵抗
を通じて電流が流れ、ゲートが順バイアスされ、これに
より、ＩＧＢＴ３１が動作して誘導負荷のエネルギーを
消費する。
【００４７】これにより、前述したイグナイタ回路は、
パンチスルー素子３２の降伏電圧をＩＧＢＴ本体３１の
降伏電圧よりも充分低い値に設定した本発明の実施例に
よる半導体装置を使用することにより、安全動作範囲で
誘導負荷をオフすることが可能となる。
パンチスルー素子３２の降伏電圧をＩＧＢＴ本体３１の
降伏電圧よりも充分低い値に設定した本発明の実施例に
よる半導体装置を使用することにより、安全動作範囲で
誘導負荷をオフすることが可能となる。
【００４８】
【発明の効果】以上説明したように本発明によれば、そ
の動作電圧の温度依存性が小さく、かつ、動作電圧の制
御が容易で再現性の良い過電圧保護機能を内蔵した半導
体装置を得ることができる。
の動作電圧の温度依存性が小さく、かつ、動作電圧の制
御が容易で再現性の良い過電圧保護機能を内蔵した半導
体装置を得ることができる。
【図１】本発明の第１の実施例の構造を説明する図であ
る。
る。
【図２】本発明の第１の実施例における印加電圧と空乏
層内電荷量との関係を説明する図である。
層内電荷量との関係を説明する図である。
【図３】本発明の第２の実施例の構造を説明する図であ
る。
る。
【図４】本発明の第３の実施例の構造を説明する図であ
る。
る。
【図５】本発明の第４の実施例の構造を説明する断面図
である。
である。
【図６】本発明の応用例を示す回路図である。
【図７】従来技術による過電圧保護機能内蔵型半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
１ 半導体基体 ２ コレクタ層 ３ コレクタバッファ層 ４ ドリフト層 ５ ベース層 ６ エミッタ層 ７ ｐ型不純物層 ８ ｐ型低濃度層 ９ アノード電極 １０ カソード電極 １１ ポリシリコン・ゲート電極 １２、１４ 絶縁膜 １３ ポリシリコン・ダイオード １５ 電極 １６ 電極配線 １７ ｐ型不純物層 １８、１９ ｐ~ 型不純物層 ２０ 空乏層 ２５ 付設領域
Claims (7)
- 【請求項１】 一対の主表面を有する半導体基体の一方
の主表面に隣接する一方導電型のコレクタ層、該コレク
タ層に隣接する他方導電型のコレクタバッファ層、該コ
レクタバッファ層及び前記半導体基体の他方の主表面に
隣接し前記コレクタバッファ層よりも高比抵抗を有する
他方導電型のドリフト層、該ドリフト層に隣接し他方の
主表面より選択的に形成された一方導電型の第１のベー
ス層、該ベース層内に選択的に形成された他方導電型の
エミッタ層を備え、かつ、前記第１のベース層のドリフ
ト層とエミッタ層とに挟まれた部分をチャネル領域とす
るために該領域上に絶縁膜を介するゲート電極を備えた
半導体装置において、前記ドリフト層内に前記第１のベ
ース層とは分離して他方の主表面より、前記第１のベー
ス層よりもその不純物総量が少ない一方導電型の第２の
ベース層を設け、過電圧印加時に、この部分でパンチス
ルー動作を生じさせることにより半導体装置をオン動作
させて自己保護を行うことを特徴とする過電圧保護機能
内蔵型半導体装置。 - 【請求項２】 一対の主表面を有する半導体基体の一方
の主表面に隣接する一方導電型のコレクタ層、該コレク
タ層に隣接する他方導電型のコレクタバッファ層、該コ
レクタバッファ層及び前記半導体基体の他方の主表面に
隣接し前記コレクタバッファ層よりも高比抵抗を有する
他方導電型のドリフト層、該ドリフト層に隣接し他方の
主表面より選択的に形成された一方導電型の第１のベー
ス層、該ベース層内に選択的に形成された他方導電型の
エミッタ層を備え、かつ、前記第１のベース層のドリフ
ト層とエミッタ層とに挟まれた部分をチャネル領域とす
るために該領域上に絶縁膜を介するゲート電極を備えた
半導体装置において、前記ドリフト層内に前記第１のベ
ース層とは分離して他方の主表面より、前記第１のベー
ス層よりもその不純物総量が少ない一方導電型の第２の
ベース層を持ち、該第２のベース層上に設けられた電極
と前記ゲート電極とがダイオードを介して接続されてい
ることを特徴とする過電圧保護機能内蔵型半導体装置。 - 【請求項３】 前記第２のベース層の周囲に前記第１の
ベース層５と同一の不純物分布を持つ一方導電型の半導
体層を有することを特徴とする請求項１または２記載の
過電圧保護機能内蔵型半導体装置。 - 【請求項４】 前記第２のベース層が複数個備えられる
ことを特徴とする請求項１、２または３記載の過電圧保
護機能内蔵型半導体装置。 - 【請求項５】 前記第２のベース層は、不純物のイオン
打ち込みにより形成されることを特徴とする請求項１な
いし４のうち１記載の過電圧保護機能内蔵型半導体装
置。 - 【請求項６】 前記第２ベース層のアノード側への投影
領域におけるコレクタ層を欠如させたことを特徴とする
請求項１ないし５のうち１記載の過電圧保護機能内蔵型
半導体装置。 - 【請求項７】 前記第２ベース層のアノード側への投影
領域におけるコレクタ層を欠如させ、この領域において
前記コレクタバッファ層を半導体基体の一方の主表面に
露出させたことを特徴とする請求項１ないし５のうち１
記載の過電圧保護機能内蔵型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23807893A JPH0794730A (ja) | 1993-09-24 | 1993-09-24 | 過電圧保護機能内蔵型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23807893A JPH0794730A (ja) | 1993-09-24 | 1993-09-24 | 過電圧保護機能内蔵型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794730A true JPH0794730A (ja) | 1995-04-07 |
Family
ID=17024834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23807893A Pending JPH0794730A (ja) | 1993-09-24 | 1993-09-24 | 過電圧保護機能内蔵型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8072241B2 (en) | 2007-09-05 | 2011-12-06 | Denso Corporation | Semiconductor device having diode-built-in IGBT and semiconductor device having diode-built-in DMOS |
| CN112054019A (zh) * | 2019-06-07 | 2020-12-08 | 三菱电机株式会社 | 半导体装置 |
| EP3979330A1 (en) * | 2020-09-30 | 2022-04-06 | Infineon Technologies AG | Silicon carbide device with transistor cell and clamp regions in a well region |
-
1993
- 1993-09-24 JP JP23807893A patent/JPH0794730A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8072241B2 (en) | 2007-09-05 | 2011-12-06 | Denso Corporation | Semiconductor device having diode-built-in IGBT and semiconductor device having diode-built-in DMOS |
| US8451023B2 (en) | 2007-09-05 | 2013-05-28 | Denso Corporation | Semiconductor device having diode-built-in IGBT and semiconductor device having diode-built-in DMOS |
| US8988105B2 (en) | 2007-09-05 | 2015-03-24 | Denso Corporation | Semiconductor device having diode-built-in IGBT and semiconductor device having diode-built-in DMOS |
| US9184158B2 (en) | 2007-09-05 | 2015-11-10 | Denso Corporation | Semiconductor device having diode-built-in IGBT and semiconductor device having diode-built-in DMOS |
| CN112054019A (zh) * | 2019-06-07 | 2020-12-08 | 三菱电机株式会社 | 半导体装置 |
| EP3979330A1 (en) * | 2020-09-30 | 2022-04-06 | Infineon Technologies AG | Silicon carbide device with transistor cell and clamp regions in a well region |
| CN114361238A (zh) * | 2020-09-30 | 2022-04-15 | 英飞凌科技股份有限公司 | 具有在阱区中的钳位区和晶体管单元的碳化硅器件 |
| US12057473B2 (en) | 2020-09-30 | 2024-08-06 | Infineon Technologies Ag | Silicon carbide device with transistor cell and clamp regions in a well region |
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