JPH0794741A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、特に素子サイズを拡大することな
く、少数キャリア引き出し層が形成されるようにした、
ＳＯＩ構造を採用したＭＯＳＦＥＴを有する半導体装置
を提供することを目的とする。 【構成】シリコン基板11の表面に多結晶シリコン層12を
介して形成された絶縁膜14に、ＬＯＣＯＳ法によって分
離してＳＯＩ層15を形成する。このＳＯＩ層15はチャネ
ル領域151 を挟んでソース領域152 とドレイン領域153
を形成してＭＯＳＦＥＴを構成し、その下部には低抵抗
の多結晶シリコン層13が少数キャリア引き出し層として
形成され、この多結晶シリコン層13はＳＯＩ層15のチャ
ネル領域に接続すると共に、絶縁膜14上に形成した他の
ＳＯＩ層18に接続されて、基板電極19から導出されるよ
うにする。チャネル領域151 にはその周辺部に中央平坦
部に比べて不純物濃度の高いバーズビーク領域が形成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、特にＳＯＩ(Silicon
On Insualtor)構造を採用したＭＯＳＦＥＴを備えて構
成される半導体装置に関する。

【０００２】

【従来の技術】半導体装置の高速化並びに高集積化が進
められている中で、絶縁体層上の単結晶シリコン層（Ｓ
ＯＩ層）に形成したＭＯＳＦＥＴについて、各種の研究
が行われている。特に、ＳＯＩ層の厚さがＭＯＳＦＥＴ
のチャネル領域の最大空乏層幅よりも薄く、チャネル形
成時にＳＯＩ層が完全に空乏化するような場合には、バ
ルクシリコン基板上に形成したＭＯＳＦＥＴに比較して
ショートチャネル効果が抑制できると共に、チャネル中
の垂直方向の電界が緩和されるために実効移動度が向上
し、低浮遊容量のために高速動作が可能となる等の優れ
た特性が示されることが知られている。また、同一基板
上にＳＯＩによって形成された複数のＭＯＳＦＥＴは、
絶縁物によって完全に分離されるようにしているもの
で、このためバルクシリコン基板上の相補型ＭＯＳ回路
において問題とされるラッチアップ現象が起こらない。

【０００３】この様に複数のＭＯＳＦＥＴが絶縁物によ
って完全に電気的に分離されるようになると、ＭＯＳＦ
ＥＴのチャネル領域は電気的にフローティングな状態と
なっている。チャネル領域が電気的にフローティングな
状態となっていると、ドレイン近傍で高電界によって起
こるインパクトイオン化により発生した少数キャリア
（ＮチャネルＭＯＳＦＥＴの場合は正孔）が、チャネル
領域の電位を変化させて寄生バイポーラ動作を起こす。
このため、この寄生バイポーラ動作によってドレイン電
流が急増し、同じ素子サイズのバルクシリコン基板上に
形成したＭＯＳＦＥＴに比較して、極端にソース・ドレ
イン耐圧が低下するようになる。

【０００４】この様な問題点を解決する手段として、例
えば特開平３−１２９７７７号公報に示された半導体装
置が提案されている。図１５の（Ａ）〜（Ｃ）はその構
造を示すもので、シリコン基板51の表面上に絶縁膜52を
形成し、この絶縁膜52上に単結晶シリコン層53を形成し
ているもので、この単結晶シリコン層53においてソース
領域54およびドレイン領域55が形成され、その相互間に
チャネル領域56が形成されＳＯＩによるＭＯＳＦＥＴが
構成されるようにしている。

【０００５】単結晶シリコン層53の上面にはゲート絶縁
膜57が形成され、このゲート絶縁膜57を介してチャネル
領域56の上には、ゲート電極58が形成されている。単結
晶シリコン層53の側面部にもゲート絶縁膜57が形成さ
れ、その外周部には多結晶シリコン層59が形成されてい
るもので、この多結晶シリコン層59はゲート絶縁膜の一
部が取り除かれたソース領域54の側面に接続されるよう
にしている。60はソース電極、61はドレイン電極であ
る。

【０００６】すなわち、この様に構成される半導体装置
にあっては、ソース領域54と多結晶シリコン層59を金属
配線に接続するために、素子領域からはみ出したコンタ
クトホールを形成する必要があり、金属配線パターンの
合わせ余裕を考えると、素子サイズが必然的に大きくな
る。また、少数キャリア引き出し電極は、ソース電極60
と共通のコンタクトをとる形式でしか配置できない。

【０００７】また特開平３−２８８４７１号公報におい
ては、図１６で示すような構成の半導体装置が提案され
ている。この半導体装置においても、図１５の例と同様
にシリコン基板51の表面上に絶縁膜52を形成し、この絶
縁膜52上に単結晶シリコン層53が形成され、この単結晶
シリコン層53にソース領域54とドレイン領域55、さらに
チャネル領域56が形成されている。そして、この単結晶
シリコン層53によるトランジスタ領域の下に、少数キャ
リア引き出しのための導電体層65が形成され、この導電
体層65が導出電極66によって引き出されるようにしてい
る。

【０００８】この様に構成すれば、少数キャリア引き出
しのための導電体層65が単結晶シリコン層53の下部に埋
込形成されているものであるため、この導電体層65を形
成するために素子サイズを大きくする必要がない。しか
し、現実にはこの導電体層65に含まれる不純物が、トラ
ンジスタ形成工程の間にチャネル領域56に拡散し、この
ためチャネル領域56の不純物濃度の制御が困難となる。
したがって、形成されたトランジスタのしきい値電圧の
制御が困難となり、また埋め込まれた導電体層65にコン
タクトを取るためにスルーホールを形成する工程が増加
される。

【０００９】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、特に素子サイズを大きくす
ることなくＳＯＩ構造を採用したＭＯＳＦＥＴを構成す
ることができるようにすると共に、形成されたトランジ
スタのしきい値電圧の制御が容易とされるようにして、
素子レイアウトが容易であると共にトランジスタ形成工
程が特に増加されることもないようにした半導体装置を
提供しようとするものである。

【００１０】

【課題を解決するための手段】この発明に係る半導体装
置は、チャネル領域およびこのチャネル領域を挟んでそ
の両側にドレイン領域とソース領域を有するＭＯＳＦＥ
Ｔを、半導体基板の表面に絶縁体層を介して形成される
薄膜の単結晶半導体層によって構成し、前記半導体基板
の前記絶縁体層下に、前記ＭＯＳＦＥＴを構成する前記
単結晶半導体層のチャネル領域の周辺部と接続された前
記チャネル領域と同じ導電型の多結晶半導体層を形成す
るもので、この多結晶半導体層は、前記半導体基板の表
面に形成された前記チャネル領域と同じ導電型の他の単
結晶半導体層に接続されるようにした。

【００１１】

【作用】この様に構成される半導体装置によれば、ドレ
イン近傍のインパクトイオンによって発生した少数キャ
リア（Ｎチャネルの場合はホール）は、チャネル領域の
周辺部から多結晶半導体層を通って表面の基板電極部
に、バルク状の通常のＭＯＳＦＥＴと同様に引き出され
る。したがって寄生バイポーラ動作が抑制され、ソース
・ドレイン耐圧が向上される。また、チャネル領域の周
辺部は多結晶半導体層から不純物が拡散した部分の不純
物濃度が高くなるが、チャネル領域の周辺部のＳＯＩ層
の膜厚がその中央部の平坦なＳＯＩ層領域の膜厚よりも
薄くなって、この周辺部のしきい値電圧が中央部より低
くなる傾向にある。このため、周辺部に流れるリーク電
流がこの種薄膜ＭＯＳＦＥＴでは問題となるが、中央部
の正常なしきい値電圧を変動させることなく、周辺部の
不純物濃度を高くすることでリーク電流を防止すること
ができる。

【００１２】さらに、少数キャリア引き出し用の多結晶
半導体層はチャネル領域とのコンタクトを取っているも
のであるが、これらが充分に小さな寸法によって加工で
きるものであり、実質的に引き出し電極のないＭＯＳＦ
ＥＴと同じサイズで構成できる。さらに多結晶半導体層
はバルク状の通常のＭＯＳのウエル領域と同様に配置で
きるもので、また引き出し電極が通常のＭＯＳの基板電
極と同様にソース電極と独立して配置できるものである
ため、レイアウト構成が容易とされ、形成工程も特に増
加させる必要がない。

【００１３】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はその構成を示すもので、単結晶シリコ
ン基板11の表面上には、多結晶シリコン層12および低抵
抗の多結晶シリコン層13を介して、ＳｉＯ₂ による埋込
絶縁膜14が形成される。

【００１４】絶縁膜14上には、薄膜状にした単結晶シリ
コン層（ＳＯＩ層）15が形成され、このＳＯＩ層15には
イオンを注入することによってＰ型のチャネル領域151
と共に、このチャネル領域の両側に位置してＮ⁺ 型のソ
ース領域152 およびドレイン領域153 が形成され、チャ
ネル領域151 部分に対応してゲート絶縁膜を介して多結
晶によるシリコンゲート16が形成されて、この単結晶シ
リコン層15部にはＬＯＣＯＳ法によって素子分離された
ＮチャネルＭＯＳＦＥＴが構成されるようにする。

【００１５】ここでＳＯＩ層15の膜厚は、ＭＯＳＦＥＴ
のチャネル領域151 の最大空乏層幅よりも薄く、チャネ
ル形成時においてＳＯＩ層15が完全に空乏化する厚さと
なっている。例えば、形成されるＮチャネルＭＯＳＦＥ
Ｔの中央部分のチャネル領域151 の不純物濃度が“８×
１０¹⁶ｃｍ^-3”程度の場合には、ＳＯＩ層15の膜厚は１
００ｎｍ以下となっている。

【００１６】ＳＯＩ層15のチャネル領域151 において
は、（Ｃ）図で示されるように中央部分が平坦部とされ
ているもので、この平坦部の周辺部はその厚さが外側に
向かって徐々に薄くなるバーズビーク領域となってい
る。このチャネル領域151 のバーズビーク領域は、例え
ばボロンがドーピングされて低抵抗化された多結晶シリ
コン層13に接続されているもので、（Ａ）図にＡで示す
コンタクト領域が設定されるようになる。

【００１７】この様に構成されることで、多結晶シリコ
ン層13から拡散された不純物（ボロン）によって、チャ
ネル領域151 のバーズビーク部分の不純物濃度が、チャ
ネル領域151 中央平坦部の不純物濃度よりも高くなって
いる。このため、バーズビーク部のしきい値電圧が、チ
ャネル領域151 の中央部のしきい値電圧とほぼ同じかも
しくは高くなる。多結晶シリコン層13と多結晶シリコン
層12との間は酸化膜17によって分離されている。

【００１８】多結晶シリコン層13は、さらに独立して形
成したＳＯＩ層18に接続されるもので、このＳＯＩ層18
に対応して基板電極19が形成されている。また、ＳＯＩ
層15のソース領域152 およびドレイン領域153 それぞれ
に対応してソース電極20およびドレイン電極21が形成さ
れる。22は層間絶縁膜である。

【００１９】この様に構成される半導体装置の製造工程
を図２ないし図１１に基づいて説明する。これらの図に
おいて、それぞれ（Ａ）図は図１（Ａ）のａ−ａ線に対
応する断面であり、（Ｂ）図は同じくｂ−ｂ線に対応す
る断面である。

【００２０】まず図２で示すように、シリコン基板によ
って構成される第１の半導体基板30の表面にはパッド酸
化膜31が形成され、さらにその上に窒化膜32が形成され
る。この窒化膜32は、後に形成される素子のＳＯＩ領域
33のミラー反転パターンでパターニングされ、フィール
ド部となる領域34部分は除去されている。そして、図３
で示すようにＬＯＣＯＳ法によってフィールド領域34部
の酸化膜35の膜厚が、たとえば約６００ｎｍとされるよ
うに熱酸化する。

【００２１】次に、図４で示すように窒化膜32およびパ
ッド酸化膜31を除去し、その後全面を熱酸化し、ＳＯＩ
領域33に対応して約３００ｎｍの厚さの酸化膜36が形成
されるようにする。そして、図１で示した多結晶シリコ
ン層13とＳＯＩ層15およびＳＯＩ層18とをそれぞれ接続
する部分をパターニングし、酸化膜35を例えば反応性イ
オンエッチング法によってエッチングすることにより、
コンタクトホール37および38を形成する。

【００２２】ただし、このエッチングは酸化膜35が厚さ
約５００ｎｍだけ除去されるような条件の下に行われ、
コンタクトホール37はパターニングされた領域の一部の
みで多結晶シリコン層13が露出され、コンタクトホール
38にあってはパターニングされた領域の全体に多結晶シ
リコン層13が露出されるようにする。

【００２３】この様に酸化膜35にコンタクトホール37お
よび38が形成されたならば、図６で示すように減圧ＣＶ
Ｄ法によって多結晶シリコン39を堆積するもので、後に
ＮチャネルＭＯＳＦＥＴとなる領域をパターニングして
例えばボロンを注入し、またＰチャネルＭＯＳＦＥＴと
なる領域をパターニングして例えばリンをイオン注入す
る。

【００２４】この様に所定の不純物がイオン注入された
多結晶シリコン層39は、図７で示すように素子領域に対
応する所望の領域にパターニングしてエッチングし、そ
の後この多結晶シリコン39の表面に、例えば熱酸化法に
よって膜厚約１００ｎｍの酸化膜40を形成する。そし
て、図８で示すように基板上に厚膜多結晶シリコン41を
約５μｍの厚さで形成し、さらに図９で示すようにこの
厚膜多結晶シリコン41の表面を平坦化研磨して、鏡面状
の研磨面411 を形成する。この研磨面411 には、図１０
で示すように別に用意した第２の半導体基板42の鏡面42
1 を接触させ、例えば窒素雰囲気中で１１００℃で１時
間の熱処理を行い、この両者を直接接合して一体化す
る。

【００２５】図１１は図１０の状態を上下反対にして示
しているもので、多結晶シリコン41の研磨面411 に第２
の半導体基板42が接合された状態で、第１の半導体基板
30側を、フィールド酸化膜35がストッパとして機能され
るように選択研磨し、ＳＯＩ領域15および18を形成す
る。そして、このＳＯＩ層15および18の膜厚を調整した
後、図１で示したように通常のＭＯＳのＩＣ製造プロセ
スによって、ＳＯＩ層15にチャネル領域と共にソースお
よびドレイン領域を形成し、層間絶縁膜や金属配線を形
成して、所定の半導体装置が完成される。

【００２６】この実施例においては、図１の特に（Ａ）
図で示されるように多結晶シリコン層13とＳＯＩ層15の
チャネル領域151 とは、チャネル領域151 の全幅の範囲
でコンタクト領域Ａが設定されるようにしている。しか
し、図１２で示すようにＳＯＩ層15のチャネル領域のソ
ース電極側の半分にコンタクト領域Ｂが設定されるよう
にしてもよい。

【００２７】図１で示した第１の実施例においては、ド
レイン電極21に高電圧が印加されたときに、ＳＯＩ層15
の周辺部で薄くなるチャネル領域151 のバーズビーク部
の不純物濃度が高いものであるため、ドレイン領域153
とチャネル領域151 間のＰＮ接合にできる空乏層の幅
が、チャネル領域の151 の中央部分の平坦部よりも、そ
の周辺の薄くなるバーズビーク領域の方が狭くなり、ソ
ース・ドレイン耐圧が低くなる虞がある。

【００２８】しかし、図１２で示した第２の実施例にお
いては、少数キャリア引き出し用の多結晶シリコン層13
とチャネル領域151 とのコンタクト領域Ｂが、ソース電
極側の半分の領域に設定されるものであるため、チャネ
ル領域151 のドレイン領域側周辺部の不純物濃度が、こ
のチャネル領域151 の中央部の平坦なＳＯＩ層領域と同
じとなり、このためドレイン領域153 とチャネル領域15
1 間のＰＮ接合にできる空乏層の幅が変化せず、ソース
・ドレイン耐圧は低くならない。

【００２９】以上説明した実施例においては、Ｎ⁺ 型ゲ
ートのＮチャネルＭＯＳＦＥＴの場合を説明したが、こ
れに限らずＮ⁺ 型ゲートのＰチャネルＭＯＳＦＥＴ、Ｐ
⁺ 型ゲートのＮチャネルＭＯＳＦＥＴ、さらにＰ⁺ 型ゲ
ートのＰチャネルＭＯＳＦＥＴのように、不純物の導電
型が逆の場合に対しても同様に実施できる。

【００３０】図１３は図１２で示した第２の実施例を相
補型ＭＯＳＦＥＴのインバータに適用した例を示してい
るもので、ＮチャネルＭＯＳＦＥＴ45とＰチャネルＭＯ
ＳＦＥＴ46とが並べて形成されている。そして、少数キ
ャリア引き出し用としてＮチャネルＭＯＳＦＥＴ45の下
部にＰ型多結晶シリコン層131 が形成され、またＰチャ
ネルＭＯＳＦＥＴ46の下部にＮ型多結晶シリコン層132
が配置されるようにしている。

【００３１】この少数キャリア引き出し用の多結晶シリ
コン層131 および132 は、それぞれＭＯＳＦＥＴ45およ
び46を構成するＳＯＩ層451 および461 と、少数キャリ
ア引き出し用の電極を構成する基板電極191 および192
に接続されるようになっていれば、どの様なパターンで
構成されてもよい。したがって、この多結晶シリコン層
131 および132 は、バルクＭＯＳのウエルと同様の機能
をもちながら、ウエルよりも小さな面積ですむようにな
り、高集積化が可能とされる。

【００３２】図１４は第２の実施例に示した半導体装置
において、ＳＯＩ層15が長く構成された場合を示してい
る。この場合、ゲート電極16に沿ってＳＯＩ層15のチャ
ネル領域151 が設定されるものであるが、この長いチャ
ネル領域151 の両端部に対応して、少数キャリア引き出
しのための多結晶シリコン層13と接続されるコンタクト
領域Ｂが設定されている。このコンタクト領域Ｂは、Ｓ
ＯＩ領域15の周辺部の半分にのみ対応して形成される。

【００３３】この様にＳＯＩ層15の半分の領域に接続さ
れるコンタクト領域Ｂのみでは、長く構成されるＳＯＩ
層15のチャネル領域151 の抵抗のため、充分な少数キャ
リアの引き出し効果が得られない。したがって、この様
な場合にはコンタクト領域Ｂの相互間に位置してＳＯＩ
層15の内部のチャネル領域151 に対応するコンタクト領
域Ａが設定されるようにしてもよい。ただし、この場合
多結晶シリコン層13からチャネル領域151 に不純物が拡
散して、コンタクト領域Ａの近傍のチャネル領域151 の
不純物濃度が高くなるため、実効的なチャネル幅が減少
して電流駆動能力が低下するが、実用上で問題はない。

【００３４】

【発明の効果】以上のようにこの発明に係るＳＯＩ構造
を採用したＭＯＳＦＥＴを有する半導体装置において、
集積度を犠牲にすることなく寄生バイポーラ動作を抑制
してソース・トレイン間の耐圧が向上されるようにな
り、さらにＭＯＳＦＥＴのＳＯＩ層周辺部のバーズビー
ク部に流れるリーク電流が軽減される。

【図面の簡単な説明】

【図１】（Ａ）はこの発明の一実施例に係る半導体装置
を説明するための平面からみた構成図、（Ｂ）および
（Ｃ）はそれぞれ（Ａ）図のａ−ａ線およびｂ−ｂ線に
対応する断面構成図。

【図２】上記実施例の半導体装置の製造方法の第１の工
程を説明するための図で、（Ａ）は図１の（Ａ）のａ−
ａ線に対応する部分の断面を示す図、（Ｂ）は同じくｂ
−ｂ線に対応する部分の断面を示す図。

【図３】同じく第２の工程を説明するための図で、
（Ａ）は図１の（Ａ）のａ−ａ線に対応する部分の断面
を示す図、（Ｂ）は同じくｂ−ｂ線に対応する部分の断
面を示す図。

【図４】同じく第３の工程を説明するための図で、
（Ａ）は図１の（Ａ）のａ−ａ線に対応する部分の断面
を示す図、（Ｂ）は同じくｂ−ｂ線に対応する部分の断
面を示す図。

【図５】同じく第４の工程を説明するための図で、
（Ａ）は図１の（Ａ）のａ−ａ線に対応する部分の断面
を示す図、（Ｂ）は同じくｂ−ｂ線に対応する部分の断
面を示す図。

【図６】同じく第５の工程を説明するための図で、
（Ａ）は図１の（Ａ）のａ−ａ線に対応する部分の断面
を示す図、（Ｂ）は同じくｂ−ｂ線に対応する部分の断
面を示す図。

【図７】同じく第６の工程を説明するための図で、
（Ａ）は図１の（Ａ）のａ−ａ線に対応する部分の断面
を示す図、（Ｂ）は同じくｂ−ｂ線に対応する部分の断
面を示す図。

【図８】同じく第７の工程を説明するための図で、
（Ａ）は図１の（Ａ）のａ−ａ線に対応する部分の断面
を示す図、（Ｂ）は同じくｂ−ｂ線に対応する部分の断
面を示す図。

【図９】同じく第８の工程を説明するための図で、
（Ａ）は図１の（Ａ）のａ−ａ線に対応する部分の断面
を示す図、（Ｂ）は同じくｂ−ｂ線に対応する部分の断
面を示す図。

【図１０】同じく第９の工程を説明するための図で、
（Ａ）は図１の（Ａ）のａ−ａ線に対応する部分の断面
を示す図、（Ｂ）は同じくｂ−ｂ線に対応する部分の断
面を示す図。

【図１１】同じく第１０の工程を説明するための図で、
（Ａ）は図１の（Ａ）のａ−ａ線に対応する部分の断面
を示す図、（Ｂ）は同じくｂ−ｂ線に対応する部分の断
面を示す図。

【図１２】この発明の第２の実施例を説明する平面から
見た構成図。

【図１３】上記第２の実施例を応用した第３の実施例を
示すもので、（Ａ）は平面から見た構成図、（Ｂ）は
（Ａ）図のｂ−ｂ線断面図。

【図１４】同じく第２の実施例を応用した第４の実施例
を示し、（Ａ）は平面から見た構成図、（Ｂ）は（Ａ）
図のｂ−ｂ線断面図。

【図１５】（Ａ）は従来の半導体装置を平面から見た
図、（Ｂ）は（Ａ）図のｂ−ｂ線に対応する断面図、
（Ｃ）は同じくｃ−ｃ線断面図。

【図１６】従来の他の半導体装置の例を説明する断面構
成図。

【符号の説明】

11…シリコン基板、 12…多結晶シリコン層、 13…多
結晶シリコン層（低抵抗）、14…絶縁膜、15…ＳＯＩ
層、151 …チャネル領域、152 …ソース領域、153 …ド
レイン領域、16…ゲート、17…酸化膜、18…ＳＯＩ層、
19…基板電極、20…ソース電極、21…ドレイン電極、22
…層間絶縁膜。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に絶縁体層を介して形
   成される薄膜の単結晶半導体層によって構成され、チャ
   ネル領域およびこのチャネル領域を挟んでその両側にド
   レイン領域とソース領域を有するＭＯＳＦＥＴと、 前記半導体基板の前記絶縁体層下に形成され、前記ＭＯ
   ＳＦＥＴを構成する前記単結晶半導体層のチャネル領域
   の周辺部と接続された前記チャネル領域と同じ導電型の
   多結晶半導体層とを具備し、 この多結晶半導体層は、前記半導体基板の表面に形成さ
   れた前記チャネル領域と同じ導電型の他の単結晶半導体
   層に接続されるようにしたことを特徴とする半導体装
   置。
2. 【請求項２】 前記ＭＯＳＦＥＴの前記チャネル領域の
   周辺部は、中央の平坦部領域の膜厚よりも薄く構成さ
   れ、この周辺部の不純物濃度が前記平坦部の不純物濃度
   に比べて高く設定されるようにした請求項１記載の半導
   体装置。