JPH07283302A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH07283302A JPH07283302A JP6067211A JP6721194A JPH07283302A JP H07283302 A JPH07283302 A JP H07283302A JP 6067211 A JP6067211 A JP 6067211A JP 6721194 A JP6721194 A JP 6721194A JP H07283302 A JPH07283302 A JP H07283302A
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Abstract
(57)【要約】
【目的】 半導体基板１、ウエル領域４若しくは５の夫
々の間、又は複数のウエル領域４、５の夫々の間に素子
分離用溝２Ｗを形成する半導体集積回路装置の製造方法
において、製造工程数を削減する。 【構成】 半導体集積回路装置の製造方法において、半
導体基板１の主面の第１領域にアライメントターゲット
用第１溝２Ｓを形成し、他の第２領域、第３領域の夫々
の間の境界部分に前記第１溝に比べて溝幅が小さい素子
分離用第２溝２Ｗを形成する。前記半導体基板１の主面
全面に熱酸化処理によって熱酸化膜を形成し、少なくと
も前記第２溝の内部に前記熱酸化膜３を埋込む。前記半
導体基板の主面の第２領域に前記半導体基板と反対導電
型のウエル領域４を形成する。又はこの前記ウエル領域
を形成するとともに前記半導体基板の主面の第３領域に
前記半導体基板と同一導電型のウエル領域５を形成す
る。
々の間、又は複数のウエル領域４、５の夫々の間に素子
分離用溝２Ｗを形成する半導体集積回路装置の製造方法
において、製造工程数を削減する。 【構成】 半導体集積回路装置の製造方法において、半
導体基板１の主面の第１領域にアライメントターゲット
用第１溝２Ｓを形成し、他の第２領域、第３領域の夫々
の間の境界部分に前記第１溝に比べて溝幅が小さい素子
分離用第２溝２Ｗを形成する。前記半導体基板１の主面
全面に熱酸化処理によって熱酸化膜を形成し、少なくと
も前記第２溝の内部に前記熱酸化膜３を埋込む。前記半
導体基板の主面の第２領域に前記半導体基板と反対導電
型のウエル領域４を形成する。又はこの前記ウエル領域
を形成するとともに前記半導体基板の主面の第３領域に
前記半導体基板と同一導電型のウエル領域５を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体集積回路装置の素子間分離技術に適
用して有効な技術に関する。
関し、特に、半導体集積回路装置の素子間分離技術に適
用して有効な技術に関する。
【０００２】
【従来の技術】半導体素子やこの半導体素子を集積化し
た回路は、素子特性の向上や回路特性の向上を目的とし
て、微細化され、高集積化が図られる。半導体基板（製
造中においては半導体ウエーハ、スクライブ処理後は半
導体チップ）上において、複数の素子（能動素子）間
は、素子分離技術によって、互いに電気的に絶縁分離さ
れる。素子分離技術の重要な要件は、分離に必要な面積
を最小限に小さくし、半導体基板の主面上において素子
の配置面積を有効に確保することである。
た回路は、素子特性の向上や回路特性の向上を目的とし
て、微細化され、高集積化が図られる。半導体基板（製
造中においては半導体ウエーハ、スクライブ処理後は半
導体チップ）上において、複数の素子（能動素子）間
は、素子分離技術によって、互いに電気的に絶縁分離さ
れる。素子分離技術の重要な要件は、分離に必要な面積
を最小限に小さくし、半導体基板の主面上において素子
の配置面積を有効に確保することである。
【０００３】ところで、低消費電力、動作速度の高速化
等に最適なＣＭＯＳ（相補型ＭＯＳＦＥＴ）を備えた半
導体集積回路装置は、図８（要部断面図）に示すよう
に、ｎ型ウエル領域４、ｐ型ウエル領域５の夫々の間の
境界を介在し、素子間が分離される。具体的には、ｐ型
ウエル領域５の主面に形成されたｎ+ 型半導体領域（ｎ
チャネルＭＯＳＦＥＴのソース領域又はドレイン領域）
１１とｎ型ウエル領域４の主面に形成されたｐ+ 型半導
体領域（ｐチャネルＭＯＳＦＥＴのソース領域又はドレ
イン領域）１２との間が、フィールド絶縁膜（熱酸化
膜）を介在し、絶縁分離される。図８において、符号１
はｐ型半導体基板（単結晶珪素基板）、符号８は反転し
やすい領域に形成されたｐ型チャネルストッパ領域であ
る。
等に最適なＣＭＯＳ（相補型ＭＯＳＦＥＴ）を備えた半
導体集積回路装置は、図８（要部断面図）に示すよう
に、ｎ型ウエル領域４、ｐ型ウエル領域５の夫々の間の
境界を介在し、素子間が分離される。具体的には、ｐ型
ウエル領域５の主面に形成されたｎ+ 型半導体領域（ｎ
チャネルＭＯＳＦＥＴのソース領域又はドレイン領域）
１１とｎ型ウエル領域４の主面に形成されたｐ+ 型半導
体領域（ｐチャネルＭＯＳＦＥＴのソース領域又はドレ
イン領域）１２との間が、フィールド絶縁膜（熱酸化
膜）を介在し、絶縁分離される。図８において、符号１
はｐ型半導体基板（単結晶珪素基板）、符号８は反転し
やすい領域に形成されたｐ型チャネルストッパ領域であ
る。
【０００４】しかし、この種の素子分離構造は、ｐ型ウ
エル領域５、ｎ型ウエル領域４の夫々の境界近傍におい
て、異なる導電型のキャリア密度が相互に相殺され、キ
ャリア密度が低くなる（ウエル領域の不純物濃度が低く
なる）。つまり、ｐ型ウエル領域５のｎ+ 型半導体領域
１１とｎ型ウエル領域４のｐ+ 型半導体領域１２との間
の絶縁分離耐圧が、充分に確保できない。絶縁分離耐圧
を充分に確保するには、ｐ型ウエル領域５の複数の隣接
するｎ+ 型半導体領域１１間、又はｎ型ウエル領域４の
複数の隣接するｐ+ 型半導体領域１２間を基準離隔寸法
とすれば、この基準離隔寸法の数倍の距離が必要とな
る。
エル領域５、ｎ型ウエル領域４の夫々の境界近傍におい
て、異なる導電型のキャリア密度が相互に相殺され、キ
ャリア密度が低くなる（ウエル領域の不純物濃度が低く
なる）。つまり、ｐ型ウエル領域５のｎ+ 型半導体領域
１１とｎ型ウエル領域４のｐ+ 型半導体領域１２との間
の絶縁分離耐圧が、充分に確保できない。絶縁分離耐圧
を充分に確保するには、ｐ型ウエル領域５の複数の隣接
するｎ+ 型半導体領域１１間、又はｎ型ウエル領域４の
複数の隣接するｐ+ 型半導体領域１２間を基準離隔寸法
とすれば、この基準離隔寸法の数倍の距離が必要とな
る。
【０００５】また、ｐ型ウエル領域５のｎ+ 型半導体領
域１１とｎ型ウエル領域４のｐ+ 型半導体領域１２との
間の離隔寸法が充分確保されていない場合、横方向の寄
生バイポーラトランジスタのベース幅が小さくなり、エ
ミッタ接地電流増幅率ｈPEが増大するので、ラッチアッ
プ耐性が劣化する。
域１１とｎ型ウエル領域４のｐ+ 型半導体領域１２との
間の離隔寸法が充分確保されていない場合、横方向の寄
生バイポーラトランジスタのベース幅が小さくなり、エ
ミッタ接地電流増幅率ｈPEが増大するので、ラッチアッ
プ耐性が劣化する。
【０００６】
【発明が解決しようとする課題】上記課題を解決できる
技術として、半導体基板１の主面において、ｐ型ウエル
領域５とｎ型ウエル領域４との間の境界部分に素子分離
用溝を形成する、素子分離技術が知られている。前記素
子分離用溝は半導体基板１の主面から深さ方向にエッチ
ングによって形成され、この素子分離用溝は絶縁物が埋
込まれる。この素子分離用溝を形成する素子分離技術
は、従来の半導体基板１の主面の選択酸化技術、所謂Ｌ
ＯＣＯＳ技術に比べて、半導体基板１の深さ方向に絶縁
分離に必要な距離を確保できるので、集積度を損なうこ
となく、絶縁分離耐圧を向上できる特徴がある。
技術として、半導体基板１の主面において、ｐ型ウエル
領域５とｎ型ウエル領域４との間の境界部分に素子分離
用溝を形成する、素子分離技術が知られている。前記素
子分離用溝は半導体基板１の主面から深さ方向にエッチ
ングによって形成され、この素子分離用溝は絶縁物が埋
込まれる。この素子分離用溝を形成する素子分離技術
は、従来の半導体基板１の主面の選択酸化技術、所謂Ｌ
ＯＣＯＳ技術に比べて、半導体基板１の深さ方向に絶縁
分離に必要な距離を確保できるので、集積度を損なうこ
となく、絶縁分離耐圧を向上できる特徴がある。
【０００７】しかしながら、前述の素子分離用溝を形成
する素子分離技術は、素子分離溝を形成する工程及び素
子分離溝内に絶縁物を埋込む工程が単純に増加し、半導
体集積回路装置の製造工程数が増加する。
する素子分離技術は、素子分離溝を形成する工程及び素
子分離溝内に絶縁物を埋込む工程が単純に増加し、半導
体集積回路装置の製造工程数が増加する。
【０００８】また、前述の素子分離用溝を形成する素子
分離技術は、技術的にも困難さを伴う。例えば、半導体
基板１の主面に素子分離用溝を形成した後にこの素子分
離用溝の側壁に不純物（チャネルストッパ領域）を導入
する技術、幅の異なる素子分離用溝に絶縁物を均一に埋
込む技術は夫々困難さを伴う。また、応力集中や電解集
中の緩和を目的として、素子分離用溝の開口角部若しく
は底面角部に行う面取り技術（丸め技術）は、同様に困
難さを伴う。
分離技術は、技術的にも困難さを伴う。例えば、半導体
基板１の主面に素子分離用溝を形成した後にこの素子分
離用溝の側壁に不純物（チャネルストッパ領域）を導入
する技術、幅の異なる素子分離用溝に絶縁物を均一に埋
込む技術は夫々困難さを伴う。また、応力集中や電解集
中の緩和を目的として、素子分離用溝の開口角部若しく
は底面角部に行う面取り技術（丸め技術）は、同様に困
難さを伴う。
【０００９】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、半導体基板、ウエ
ル領域の夫々の間、又は複数のウエル領域の夫々の間に
素子分離用溝を形成する半導体集積回路装置の製造方法
において、製造工程数を削減できる技術の提供を目的と
する。
とを課題としてなされたものであり、半導体基板、ウエ
ル領域の夫々の間、又は複数のウエル領域の夫々の間に
素子分離用溝を形成する半導体集積回路装置の製造方法
において、製造工程数を削減できる技術の提供を目的と
する。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するために、半導体集積回路装置の製造方法におい
て、下記工程（１）乃至工程（３）を具備したことを特
徴とする。
決するために、半導体集積回路装置の製造方法におい
て、下記工程（１）乃至工程（３）を具備したことを特
徴とする。
【００１１】（１）第１導電型半導体基板の主面の第１
領域に、前記半導体基板の主面から深さ方向に形成され
た、アライメントターゲット用第１溝を形成するととも
に、前記半導体基板の主面において、前記第１領域と異
なる第２領域、この第２領域に隣接する第３領域の夫々
の間の境界部分に、前記第１溝に比べて溝幅が小さい素
子分離用第２溝を形成する工程、（２）前記半導体基板
の主面全面に熱酸化処理によって熱酸化膜を形成し、少
なくとも前記第２溝の内部に前記熱酸化膜を埋込む工
程、（３）前記半導体基板の主面の第２領域に、前記半
導体基板と反対導電型の第２導電型第１半導体領域を形
成する、又はこの第１半導体領域を形成するとともに、
前記半導体基板の主面の第３領域に、前記半導体基板と
同一導電型の第１導電型第２半導体領域を形成する工
程。
領域に、前記半導体基板の主面から深さ方向に形成され
た、アライメントターゲット用第１溝を形成するととも
に、前記半導体基板の主面において、前記第１領域と異
なる第２領域、この第２領域に隣接する第３領域の夫々
の間の境界部分に、前記第１溝に比べて溝幅が小さい素
子分離用第２溝を形成する工程、（２）前記半導体基板
の主面全面に熱酸化処理によって熱酸化膜を形成し、少
なくとも前記第２溝の内部に前記熱酸化膜を埋込む工
程、（３）前記半導体基板の主面の第２領域に、前記半
導体基板と反対導電型の第２導電型第１半導体領域を形
成する、又はこの第１半導体領域を形成するとともに、
前記半導体基板の主面の第３領域に、前記半導体基板と
同一導電型の第１導電型第２半導体領域を形成する工
程。
【００１２】また、本発明は、前記アライメントターゲ
ット用第１溝を形成する工程が、前記半導体基板のスク
ライブ領域に第１溝を形成する工程であり、前記第２半
導体領域、又は第２半導体領域及び第３半導体領域を形
成する工程が、前記半導体基板の集積回路形成領域にウ
エル領域を形成する工程であり、前記素子分離用第２溝
を形成する工程が、前記半導体基板、ウエル領域の夫々
に形成される各々の素子間、又は前記複数のウエル領域
の夫々に形成される各々素子間を電気的に分離する溝を
形成する工程である、ことを特徴とする。
ット用第１溝を形成する工程が、前記半導体基板のスク
ライブ領域に第１溝を形成する工程であり、前記第２半
導体領域、又は第２半導体領域及び第３半導体領域を形
成する工程が、前記半導体基板の集積回路形成領域にウ
エル領域を形成する工程であり、前記素子分離用第２溝
を形成する工程が、前記半導体基板、ウエル領域の夫々
に形成される各々の素子間、又は前記複数のウエル領域
の夫々に形成される各々素子間を電気的に分離する溝を
形成する工程である、ことを特徴とする。
【００１３】また、本発明は、前記熱酸化処理が、前記
アライメントターゲット用第１溝及び素子分離用第２溝
の形成に伴う、半導体基板の主面のダメージ層を除去す
る処理を含む、ことを特徴とする。
アライメントターゲット用第１溝及び素子分離用第２溝
の形成に伴う、半導体基板の主面のダメージ層を除去す
る処理を含む、ことを特徴とする。
【００１４】
【作用】本発明は、前記半導体集積回路装置の製造方法
において、フォトリソグラフィ技術におけるマスク合わ
せの際に使用する、アライメントターゲット用第１溝を
形成する工程を利用し、この工程と同一工程で素子分離
用第２溝を形成するので、この素子分離用第２溝を形成
する工程に相当する分、製造工程数を削減できる。ま
た、本発明は、前記半導体集積回路装置の製造方法にお
いて、前記アライメントターゲット用第１溝及び素子分
離用第２溝の形成に伴う、半導体基板の主面のダメージ
層を除去する熱酸化処理を利用し、この工程と同一工程
で素子分離用第２溝の内部に熱酸化膜を埋込んだので、
この素子分離用第２溝の内部に熱酸化膜を埋込む工程に
相当する分、製造工程数を削減できる。
において、フォトリソグラフィ技術におけるマスク合わ
せの際に使用する、アライメントターゲット用第１溝を
形成する工程を利用し、この工程と同一工程で素子分離
用第２溝を形成するので、この素子分離用第２溝を形成
する工程に相当する分、製造工程数を削減できる。ま
た、本発明は、前記半導体集積回路装置の製造方法にお
いて、前記アライメントターゲット用第１溝及び素子分
離用第２溝の形成に伴う、半導体基板の主面のダメージ
層を除去する熱酸化処理を利用し、この工程と同一工程
で素子分離用第２溝の内部に熱酸化膜を埋込んだので、
この素子分離用第２溝の内部に熱酸化膜を埋込む工程に
相当する分、製造工程数を削減できる。
【００１５】
【実施例】以下、本発明の好適な実施例について、図面
に基づき説明する。
に基づき説明する。
【００１６】本発明の一実施例である半導体集積回路装
置の製造方法について、図１乃至図７（各製造工程毎に
示す要部断面図）に示す。
置の製造方法について、図１乃至図７（各製造工程毎に
示す要部断面図）に示す。
【００１７】まず、単結晶珪素からなるｐ型（又はｎ
型）半導体基板（半導体ウエーハ）１を準備する。
型）半導体基板（半導体ウエーハ）１を準備する。
【００１８】次に、図１に示すように、半導体基板１の
主面において、スクライブ領域（図１中、左側）にアラ
イメントターゲット用溝２Ｓを形成する。そして、この
アライメントターゲット用溝２Ｓを形成する工程と同一
工程において、集積回路形成領域のウエル領域間の境界
部分に相当する領域（図１中、右側中央）に素子分離溝
２Ｗを形成する。
主面において、スクライブ領域（図１中、左側）にアラ
イメントターゲット用溝２Ｓを形成する。そして、この
アライメントターゲット用溝２Ｓを形成する工程と同一
工程において、集積回路形成領域のウエル領域間の境界
部分に相当する領域（図１中、右側中央）に素子分離溝
２Ｗを形成する。
【００１９】前記アライメントターゲット用溝２Ｓは、
フォトリソグラフィー技術において、製造マスクの位置
合わせ用の目印として使用される。また、アライメント
ターゲット用溝２Ｓは集積回路形成領域での素子の形成
に影響を及ぼすことがないスクライブ領域に形成されて
いる。したがって、スクライブ（ダイシング）工程以後
はこのスクライブ領域が排除されるので、原則的にアラ
イメントターゲット用溝２Ｓは存在しない。
フォトリソグラフィー技術において、製造マスクの位置
合わせ用の目印として使用される。また、アライメント
ターゲット用溝２Ｓは集積回路形成領域での素子の形成
に影響を及ぼすことがないスクライブ領域に形成されて
いる。したがって、スクライブ（ダイシング）工程以後
はこのスクライブ領域が排除されるので、原則的にアラ
イメントターゲット用溝２Ｓは存在しない。
【００２０】前記素子分離用溝２Ｗは、後工程で形成さ
れるｐ型ウエル領域に形成される素子とｎ型ウエル領域
に形成される素子との間を絶縁分離し、かつこの絶縁分
離能力を高めるために使用される。素子分離用溝２Ｗ
は、基本的にはアライメントターゲット用溝２Ｓを形成
する工程と同一工程で形成されるので、製造工程数を増
加することなく形成できる。
れるｐ型ウエル領域に形成される素子とｎ型ウエル領域
に形成される素子との間を絶縁分離し、かつこの絶縁分
離能力を高めるために使用される。素子分離用溝２Ｗ
は、基本的にはアライメントターゲット用溝２Ｓを形成
する工程と同一工程で形成されるので、製造工程数を増
加することなく形成できる。
【００２１】前記アライメントターゲット用溝２Ｓ、素
子分離用溝２Ｗの夫々は、フォトリソグラフィ技術で形
成したエッチングマスクを使用し、異方性エッチングに
より形成する。アライメントターゲット用溝２Ｓは、例
えばアライメントしやすいように、２．０μｍの溝幅で
形成し、半導体基板１の主面から０．５μｍの深さで形
成する。素子分離用溝２Ｗは、例えば素子分離面積を減
少するために０．５μｍの溝幅で形成し、半導体基板１
の主面から０．５μｍの深さで形成する。
子分離用溝２Ｗの夫々は、フォトリソグラフィ技術で形
成したエッチングマスクを使用し、異方性エッチングに
より形成する。アライメントターゲット用溝２Ｓは、例
えばアライメントしやすいように、２．０μｍの溝幅で
形成し、半導体基板１の主面から０．５μｍの深さで形
成する。素子分離用溝２Ｗは、例えば素子分離面積を減
少するために０．５μｍの溝幅で形成し、半導体基板１
の主面から０．５μｍの深さで形成する。
【００２２】次に、前記異方性エッチングに基づいて発
生する表面層のダメージ層を除去する目的で、半導体基
板１の主面全面に熱酸化処理工程を施し、図２に示すよ
うに、酸化珪素膜３を形成する。この酸化珪素膜３は、
例えば５００ｎｍの膜厚で形成される。この膜厚におけ
る酸化珪素膜３は、素子分離用溝２Ｗの内部がほとんど
埋込まれ、かつ素子分離用溝２Ｗ上の表面が平坦に形成
される。また、酸化珪素膜３は、アライメントターゲッ
ト用溝２Ｓの内部が埋込まれずに、アライメントターゲ
ット用溝２Ｓ上の表面が平坦に形成される。
生する表面層のダメージ層を除去する目的で、半導体基
板１の主面全面に熱酸化処理工程を施し、図２に示すよ
うに、酸化珪素膜３を形成する。この酸化珪素膜３は、
例えば５００ｎｍの膜厚で形成される。この膜厚におけ
る酸化珪素膜３は、素子分離用溝２Ｗの内部がほとんど
埋込まれ、かつ素子分離用溝２Ｗ上の表面が平坦に形成
される。また、酸化珪素膜３は、アライメントターゲッ
ト用溝２Ｓの内部が埋込まれずに、アライメントターゲ
ット用溝２Ｓ上の表面が平坦に形成される。
【００２３】次に、前記酸化珪素膜３の表面の全面に等
方性エッチングを行い、所謂エッチバック処理を行い、
オーバーエッチング量を加算し、前記酸化珪素膜３の膜
厚に層とする膜厚分のエッチングを行う（図３参照）。
このエッチバック処理によって、前記素子分離用溝２Ｗ
の内部には酸化珪素膜３を選択的に残置できる。それ以
外の半導体基板１の主面上、アライメントターゲット用
溝２Ｓの内部の夫々の酸化珪素膜３は除去される。前記
エッチングは例えばＨＦで行われる。また、素子分離用
溝２Ｗの内部に埋込まれた酸化珪素膜３の表面を平坦に
するにはオーバーエッチング量を少なくする。
方性エッチングを行い、所謂エッチバック処理を行い、
オーバーエッチング量を加算し、前記酸化珪素膜３の膜
厚に層とする膜厚分のエッチングを行う（図３参照）。
このエッチバック処理によって、前記素子分離用溝２Ｗ
の内部には酸化珪素膜３を選択的に残置できる。それ以
外の半導体基板１の主面上、アライメントターゲット用
溝２Ｓの内部の夫々の酸化珪素膜３は除去される。前記
エッチングは例えばＨＦで行われる。また、素子分離用
溝２Ｗの内部に埋込まれた酸化珪素膜３の表面を平坦に
するにはオーバーエッチング量を少なくする。
【００２４】前記素子分離用溝２Ｗの内部に埋込まれる
酸化珪素膜３はダメージ層を除去するための酸化珪素膜
３を形成する工程と同一工程で形成されるので、製造工
程を増加することなく、素子分離用溝２Ｗの内部に酸化
珪素膜３を埋込める。
酸化珪素膜３はダメージ層を除去するための酸化珪素膜
３を形成する工程と同一工程で形成されるので、製造工
程を増加することなく、素子分離用溝２Ｗの内部に酸化
珪素膜３を埋込める。
【００２５】次に、半導体基板１の主面全面に熱酸化処
理を施し、図３に示すように、符号は付けないが、半導
体基板１の主面上に酸化珪素膜を形成する。この酸化珪
素膜は、イオン打込みの際のダメージの緩和、重金属汚
染の防止等を目的として、例えば５０ｎｍの膜厚で形成
される。
理を施し、図３に示すように、符号は付けないが、半導
体基板１の主面上に酸化珪素膜を形成する。この酸化珪
素膜は、イオン打込みの際のダメージの緩和、重金属汚
染の防止等を目的として、例えば５０ｎｍの膜厚で形成
される。
【００２６】次に、図４に示すように、半導体基板１の
主面において、ｎ型ウエル領域の形成領域にｎ型不純物
（例えばＰ+ ）４Ｎを選択的に導入するとともに、ｐ型
ウエル領域の形成領域にｐ型不純物（例えばＢ+ ）５Ｐ
を導入する。ｎ型不純物４Ｎ、ｐ型不純物５Ｐの夫々の
導入に際しては、各々、フォトリソグラフィ技術で形成
した導入用マスクを使用する。ｎ型不純物４Ｎは、例え
ば、１．５×１０13atoms/cm2 のドーズ量において、１
３０ＫｅＶのエネルギで導入される。ｐ型不純物５Ｐ
は、例えば、１．２×１０13atoms/cm2 のドーズ量にお
いて、４０ＫｅＶのエネルギで導入される。なお、スク
ライブ領域は、本実施例において、基本的にウエル領域
形成のための不純物が導入されない。
主面において、ｎ型ウエル領域の形成領域にｎ型不純物
（例えばＰ+ ）４Ｎを選択的に導入するとともに、ｐ型
ウエル領域の形成領域にｐ型不純物（例えばＢ+ ）５Ｐ
を導入する。ｎ型不純物４Ｎ、ｐ型不純物５Ｐの夫々の
導入に際しては、各々、フォトリソグラフィ技術で形成
した導入用マスクを使用する。ｎ型不純物４Ｎは、例え
ば、１．５×１０13atoms/cm2 のドーズ量において、１
３０ＫｅＶのエネルギで導入される。ｐ型不純物５Ｐ
は、例えば、１．２×１０13atoms/cm2 のドーズ量にお
いて、４０ＫｅＶのエネルギで導入される。なお、スク
ライブ領域は、本実施例において、基本的にウエル領域
形成のための不純物が導入されない。
【００２７】次に、半導体基板１に熱拡散処理を施し、
前記ｎ型不純物４Ｎに引伸し拡散を施してｎ型ウエル領
域４を形成するとともに、ｐ型不純物５Ｐに引伸し拡散
を施してｐ型ウエル領域５を形成する。熱拡散処理は、
例えば１１００℃で２０時間程度行う。前記ｎ型ウエル
領域４、ｐ型ウエル領域５の夫々が形成されると、所謂
ツインウエル構造が形成される（図５参照）。
前記ｎ型不純物４Ｎに引伸し拡散を施してｎ型ウエル領
域４を形成するとともに、ｐ型不純物５Ｐに引伸し拡散
を施してｐ型ウエル領域５を形成する。熱拡散処理は、
例えば１１００℃で２０時間程度行う。前記ｎ型ウエル
領域４、ｐ型ウエル領域５の夫々が形成されると、所謂
ツインウエル構造が形成される（図５参照）。
【００２８】次に、半導体基板１の主面上に残っている
酸化珪素膜を除去し、新たに熱酸化処理によって酸化珪
素膜１９を形成する。この酸化珪素膜１９は例えば２０
ｎｍの膜厚で形成する。
酸化珪素膜を除去し、新たに熱酸化処理によって酸化珪
素膜１９を形成する。この酸化珪素膜１９は例えば２０
ｎｍの膜厚で形成する。
【００２９】次に、前記酸化珪素膜１９の表面上の全面
に窒化珪素膜２０を形成し、素子形成領域の窒化珪素膜
２０、スクライブ領域の窒化珪素膜２０を除いて、前記
窒化珪素膜２０を除去する。窒化珪素膜２０は、例え
ば、ＣＶＤ法で堆積され、１５ｎｍの膜厚で形成され
る。この窒化珪素膜２０は、フォトリソグラフィ技術で
形成されるエッチングマスクを使用し、異方性エッチン
グでパターンニングされる。前記残置された窒化珪素膜
２０は耐酸化マスクとして使用される（図５参照）。
に窒化珪素膜２０を形成し、素子形成領域の窒化珪素膜
２０、スクライブ領域の窒化珪素膜２０を除いて、前記
窒化珪素膜２０を除去する。窒化珪素膜２０は、例え
ば、ＣＶＤ法で堆積され、１５ｎｍの膜厚で形成され
る。この窒化珪素膜２０は、フォトリソグラフィ技術で
形成されるエッチングマスクを使用し、異方性エッチン
グでパターンニングされる。前記残置された窒化珪素膜
２０は耐酸化マスクとして使用される（図５参照）。
【００３０】前記素子分離用溝２Ｗは、その内部に酸化
珪素膜３を埋込む際、半導体基板１の表面が酸化され食
われるので、溝幅は約１μｍ程度に形成される。また、
特にｐ型ウエル領域は、後に形成されるフィールド絶縁
膜に沿って反転層（リークパス）が発生しやすいので、
チャネルストッパ領域の形成が必須となる。したがっ
て、耐酸化マスクとしての窒化珪素膜２０は、チャネル
ストッパ領域の形成のために例えば０．５μｍの寸法
（窒化珪素膜２０の端から素子分離用溝２Ｗの開口端ま
での片側の寸法に０．５μｍ）を確保すると、窒化珪素
膜２０はウエル領域の境界部分において約２．０μｍに
設定される。
珪素膜３を埋込む際、半導体基板１の表面が酸化され食
われるので、溝幅は約１μｍ程度に形成される。また、
特にｐ型ウエル領域は、後に形成されるフィールド絶縁
膜に沿って反転層（リークパス）が発生しやすいので、
チャネルストッパ領域の形成が必須となる。したがっ
て、耐酸化マスクとしての窒化珪素膜２０は、チャネル
ストッパ領域の形成のために例えば０．５μｍの寸法
（窒化珪素膜２０の端から素子分離用溝２Ｗの開口端ま
での片側の寸法に０．５μｍ）を確保すると、窒化珪素
膜２０はウエル領域の境界部分において約２．０μｍに
設定される。
【００３１】次に、図５に示すように、ｐ型ウエル領域
５の主面において、チャネルストッパ領域の形成領域に
ｐ型不純物（例えば、Ｂ+ ）８Ｐを導入する。ｐ型不純
物８Ｐは、前記窒化珪素膜２０及び図５に破線で示すフ
ォトリソグラフィ技術で形成した導入マスク２１を使用
し、導入される。ｐ型不純物８Ｐは、例えば３．０×１
０13atoms/cm2 のドーズ量において、３０ＫｅＶのエネ
ルギで導入される。
５の主面において、チャネルストッパ領域の形成領域に
ｐ型不純物（例えば、Ｂ+ ）８Ｐを導入する。ｐ型不純
物８Ｐは、前記窒化珪素膜２０及び図５に破線で示すフ
ォトリソグラフィ技術で形成した導入マスク２１を使用
し、導入される。ｐ型不純物８Ｐは、例えば３．０×１
０13atoms/cm2 のドーズ量において、３０ＫｅＶのエネ
ルギで導入される。
【００３２】次に、前記導入マスク２１を除去した後、
前記窒化珪素膜２０を耐酸化マスクとして使用し、熱酸
化処理を行い、フィールド絶縁膜（酸化珪素膜）６を形
成する。このフィールド絶縁膜６は、例えば５００ｎｍ
の膜厚で形成する。また、この熱酸化処理は同時に熱を
伴うので、前記ｐ型不純物８Ｐに引伸ばし拡散が施さ
れ、ｐ型チャネルストッパ領域８が形成される（図６参
照）。
前記窒化珪素膜２０を耐酸化マスクとして使用し、熱酸
化処理を行い、フィールド絶縁膜（酸化珪素膜）６を形
成する。このフィールド絶縁膜６は、例えば５００ｎｍ
の膜厚で形成する。また、この熱酸化処理は同時に熱を
伴うので、前記ｐ型不純物８Ｐに引伸ばし拡散が施さ
れ、ｐ型チャネルストッパ領域８が形成される（図６参
照）。
【００３３】このｐ型チャネルストッパ領域８を形成す
ることにより、素子分離構造が完成する。前記ｎ型ウエ
ル領域４、ｐ型ウエル領域５の夫々の間の境界部分に
は、素子分離用溝２Ｗ、その内部に埋込まれた酸化珪素
膜３、フィールド絶縁膜６及びｐ型チャネルストッパ領
域８で形成される素子分離構造が構成される。この酸化
珪素膜３及びフィールド絶縁膜６はウエル間分離絶縁膜
７を構成する。前記ｎ型ウエル領域４に形成される複数
の素子間には、フィールド絶縁膜６で形成される素子分
離構造が構成される。また、ｐ型ウエル領域５に形成さ
れる複数の素子間には、フィールド絶縁膜６及びｐ型チ
ャネルストッパ領域８で形成される素子分離構造が構成
される。
ることにより、素子分離構造が完成する。前記ｎ型ウエ
ル領域４、ｐ型ウエル領域５の夫々の間の境界部分に
は、素子分離用溝２Ｗ、その内部に埋込まれた酸化珪素
膜３、フィールド絶縁膜６及びｐ型チャネルストッパ領
域８で形成される素子分離構造が構成される。この酸化
珪素膜３及びフィールド絶縁膜６はウエル間分離絶縁膜
７を構成する。前記ｎ型ウエル領域４に形成される複数
の素子間には、フィールド絶縁膜６で形成される素子分
離構造が構成される。また、ｐ型ウエル領域５に形成さ
れる複数の素子間には、フィールド絶縁膜６及びｐ型チ
ャネルストッパ領域８で形成される素子分離構造が構成
される。
【００３４】そして、図６に示すように、耐酸化マスク
として使用した窒化珪素膜２０を除去する。
として使用した窒化珪素膜２０を除去する。
【００３５】次に、通常にＣＭＯＳプログラムにしたが
い、図７に示すようにｎチャネルＭＯＳＦＥＴＱｎ、ｐ
チャネルＭＯＳＦＥＴＱｐ、層間絶縁膜１３、接続孔１
４、配線（例えばＡｌ−Ｃｕ合金）１５の夫々を順次形
成する。
い、図７に示すようにｎチャネルＭＯＳＦＥＴＱｎ、ｐ
チャネルＭＯＳＦＥＴＱｐ、層間絶縁膜１３、接続孔１
４、配線（例えばＡｌ−Ｃｕ合金）１５の夫々を順次形
成する。
【００３６】前記ｎチャネルＭＯＳＦＥＴＱｎは、ゲー
ト絶縁膜９、ゲート電極１０、低濃度のｎ型半導体領
域、サイドウォールスペーサ、高濃度のｎ型半導体領域
１１の夫々を順次形成することにより形成される。ｐチ
ャネルＭＯＳＦＥＴＱｐは、ゲート絶縁膜９、ゲート電
極１０、低濃度のｐ型半導体領域、サイドウォールスペ
ーサ、高濃度のｐ型半導体領域１２の夫々を順次形成す
ることにより形成される。本実施例において、ｎチャネ
ルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐの夫
々はいずれもＬＤＤ（Ｌightly Ｄoped Ｄrain）構造
で構成される。
ト絶縁膜９、ゲート電極１０、低濃度のｎ型半導体領
域、サイドウォールスペーサ、高濃度のｎ型半導体領域
１１の夫々を順次形成することにより形成される。ｐチ
ャネルＭＯＳＦＥＴＱｐは、ゲート絶縁膜９、ゲート電
極１０、低濃度のｐ型半導体領域、サイドウォールスペ
ーサ、高濃度のｐ型半導体領域１２の夫々を順次形成す
ることにより形成される。本実施例において、ｎチャネ
ルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐの夫
々はいずれもＬＤＤ（Ｌightly Ｄoped Ｄrain）構造
で構成される。
【００３７】そして、前記配線１５が形成される（実際
には最終保護膜が形成される）と、半導体基板１はスク
ライブ領域においてスクライブ処理がなされ、半導体チ
ップとして形成される。
には最終保護膜が形成される）と、半導体基板１はスク
ライブ領域においてスクライブ処理がなされ、半導体チ
ップとして形成される。
【００３８】なお、本発明は、前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において、種
々変更できる。
ものではなく、その要旨を逸脱しない範囲において、種
々変更できる。
【００３９】例えば、本発明は、シングルウエル構造を
有する半導体集積回路装置に適用できる。つまり、本発
明は、素子が形成されるウエル領域と同様に素子が形成
される半導体基板との間の境界部分に素子分離用溝が形
成される。
有する半導体集積回路装置に適用できる。つまり、本発
明は、素子が形成されるウエル領域と同様に素子が形成
される半導体基板との間の境界部分に素子分離用溝が形
成される。
【００４０】また、本発明は、ＣＭＯＳに限定されず、
ｎチャネル若しくはｐチャネルＭＯＳＦＥＴ、或いはＣ
ＭＯＳ及びバイポーラトランジスタを有する半導体集積
回路装置に適用できる。
ｎチャネル若しくはｐチャネルＭＯＳＦＥＴ、或いはＣ
ＭＯＳ及びバイポーラトランジスタを有する半導体集積
回路装置に適用できる。
【００４１】
【発明の効果】以上説明したように、本発明は、半導体
集積回路装置の製造方法において、フォトリソグラフィ
技術におけるマスク合わせの際に使用する、アライメン
トターゲット用第１溝を形成する工程を利用し、この工
程と同一工程で素子分離用第２溝を形成するので、この
素子分離用第２溝を形成する工程に相当する分、製造工
程数を削減できる。
集積回路装置の製造方法において、フォトリソグラフィ
技術におけるマスク合わせの際に使用する、アライメン
トターゲット用第１溝を形成する工程を利用し、この工
程と同一工程で素子分離用第２溝を形成するので、この
素子分離用第２溝を形成する工程に相当する分、製造工
程数を削減できる。
【００４２】また、本発明は、半導体集積回路装置の製
造方法において、アライメントターゲット用第１溝及び
素子分離用第２溝の形成に伴う、半導体基板の主面のダ
メージ層を除去する熱酸化処理を利用し、この工程と同
一工程で素子分離用第２溝の内部に熱酸化膜を埋込んだ
ので、この素子分離用第２溝の内部に熱酸化膜を埋込む
工程に相当する分、製造工程数を削減できる。
造方法において、アライメントターゲット用第１溝及び
素子分離用第２溝の形成に伴う、半導体基板の主面のダ
メージ層を除去する熱酸化処理を利用し、この工程と同
一工程で素子分離用第２溝の内部に熱酸化膜を埋込んだ
ので、この素子分離用第２溝の内部に熱酸化膜を埋込む
工程に相当する分、製造工程数を削減できる。
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す第１工程における要部断面図である。
製造方法を示す第１工程における要部断面図である。
【図２】第２工程における要部断面図である。
【図３】第３工程における要部断面図である。
【図４】第４工程における要部断面図である。
【図５】第５工程における要部断面図である。
【図６】第６工程における要部断面図である。
【図７】第７工程における要部断面図である。
【図８】従来の半導体集積回路装置の要部断面図であ
る。
る。
１ 半導体基板 ２Ｓ，２Ｗ 溝 ３，１９ 酸化珪素膜 ４，５ ウエル領域 ６ フィールド絶縁膜 ７ ウエル間分離絶縁膜 ８ チャネルストッパ領域 ９ ゲート絶縁膜 １０ ゲート電極 １１，１２ 半導体領域 ２０ 窒化珪素膜 Ｑ ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｂ Ａ
Claims (3)
- 【請求項１】 下記工程（１）乃至工程（３）を具備し
たことを特徴とする半導体集積回路装置の製造方法。 （１）第１導電型半導体基板の主面の第１領域に、前記
半導体基板の主面から深さ方向に形成された、アライメ
ントターゲット用第１溝を形成するとともに、前記半導
体基板の主面において、前記第１領域と異なる第２領
域、この第２領域に隣接する第３領域の夫々の間の境界
部分に、前記第１溝に比べて溝幅が小さい素子分離用第
２溝を形成する工程。 （２）前記半導体基板の主面全面に熱酸化処理によって
熱酸化膜を形成し、少なくとも前記第２溝の内部に前記
熱酸化膜を埋込む工程。 （３）前記半導体基板の主面の第２領域に、前記半導体
基板と反対導電型の第２導電型第１半導体領域を形成す
る、又はこの第１半導体領域を形成するとともに、前記
半導体基板の主面の第３領域に、前記半導体基板と同一
導電型の第１導電型第２半導体領域を形成する工程。 - 【請求項２】 前記請求項１に記載される、アライメン
トターゲット用第１溝を形成する工程は、前記半導体基
板のスクライブ領域に第１溝を形成する工程であり、前
記第２半導体領域、又は第２半導体領域及び第３半導体
領域を形成する工程は、前記半導体基板の集積回路形成
領域にウエル領域を形成する工程であり、前記素子分離
用第２溝を形成する工程は、前記半導体基板、ウエル領
域の夫々に形成される各々の素子間、又は前記複数のウ
エル領域の夫々に形成される各々素子間を電気的に分離
する溝を形成する工程であることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項３】 前記請求項１又は請求項２に記載され
る、熱酸化処理は、前記アライメントターゲット用第１
溝及び素子分離用第２溝の形成に伴う、半導体基板の主
面のダメージ層を除去する処理を含むことを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6067211A JPH07283302A (ja) | 1994-04-05 | 1994-04-05 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6067211A JPH07283302A (ja) | 1994-04-05 | 1994-04-05 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283302A true JPH07283302A (ja) | 1995-10-27 |
Family
ID=13338357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6067211A Pending JPH07283302A (ja) | 1994-04-05 | 1994-04-05 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283302A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127737A (en) * | 1997-04-11 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| WO2006018974A1 (ja) * | 2004-08-17 | 2006-02-23 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| KR100671805B1 (ko) * | 2001-04-13 | 2007-01-19 | 후지쯔 가부시끼가이샤 | 반도체 장치와 그 제조 방법 |
| JP2007027681A (ja) * | 2005-07-19 | 2007-02-01 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2007103472A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| JP2007288213A (ja) * | 2007-06-25 | 2007-11-01 | Fuji Electric Device Technology Co Ltd | 半導体基板の製造方法 |
| JP2009130242A (ja) * | 2007-11-27 | 2009-06-11 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
-
1994
- 1994-04-05 JP JP6067211A patent/JPH07283302A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127737A (en) * | 1997-04-11 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| KR100671805B1 (ko) * | 2001-04-13 | 2007-01-19 | 후지쯔 가부시끼가이샤 | 반도체 장치와 그 제조 방법 |
| WO2006018974A1 (ja) * | 2004-08-17 | 2006-02-23 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| US8013416B2 (en) | 2004-08-17 | 2011-09-06 | Rohm Co., Ltd. | Semiconductor device |
| US8394695B2 (en) | 2004-08-17 | 2013-03-12 | Rohm Co., Ltd. | Semiconductor device production method |
| JP2007027681A (ja) * | 2005-07-19 | 2007-02-01 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2007103472A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| JP2007288213A (ja) * | 2007-06-25 | 2007-11-01 | Fuji Electric Device Technology Co Ltd | 半導体基板の製造方法 |
| JP2009130242A (ja) * | 2007-11-27 | 2009-06-11 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
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