JPH0794961A - 高周波増幅モジュール - Google Patents
高周波増幅モジュールInfo
- Publication number
- JPH0794961A JPH0794961A JP5237610A JP23761093A JPH0794961A JP H0794961 A JPH0794961 A JP H0794961A JP 5237610 A JP5237610 A JP 5237610A JP 23761093 A JP23761093 A JP 23761093A JP H0794961 A JPH0794961 A JP H0794961A
- Authority
- JP
- Japan
- Prior art keywords
- gate bias
- gate
- fet
- bias
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 この発明は、各段のＦＥＴに対してそれぞれ
独立してゲートバイアス電圧を設定することにより各段
ごとにアイドル電流の最適化を図り、効率ならびに歩留
りの向上を達成し得る高周波増幅モジュールを提供する
ことを目的とする。 【構成】 この発明は、バイアス電源間に直列接続され
たバイアス抵抗ｂ1 〜ｂn ，ｃ1 〜ｃn の直列接続点か
ら１つの取り出し抵抗ａ1 〜ａn を介して増幅回路のＦ
ＥＴＴｒ１〜Ｔｒｎのゲート端子に、バイアス抵抗ｂ1
〜ｂn ，ｃ1 〜ｃn の分圧により設定されるゲートバイ
アス電圧を供給するゲートバイアス回路が、バイアス電
源を共通として独立に複数設けられて構成される。
独立してゲートバイアス電圧を設定することにより各段
ごとにアイドル電流の最適化を図り、効率ならびに歩留
りの向上を達成し得る高周波増幅モジュールを提供する
ことを目的とする。 【構成】 この発明は、バイアス電源間に直列接続され
たバイアス抵抗ｂ1 〜ｂn ，ｃ1 〜ｃn の直列接続点か
ら１つの取り出し抵抗ａ1 〜ａn を介して増幅回路のＦ
ＥＴＴｒ１〜Ｔｒｎのゲート端子に、バイアス抵抗ｂ1
〜ｂn ，ｃ1 〜ｃn の分圧により設定されるゲートバイ
アス電圧を供給するゲートバイアス回路が、バイアス電
源を共通として独立に複数設けられて構成される。
Description
【０００１】
【産業上の利用分野】この発明は、ＦＥＴを能動素子と
して使用した高周波増幅モジュールに関し、特に、自動
車電話や携帯電話等の無線通信装置に使用される高周波
増幅モジュールに関する。
して使用した高周波増幅モジュールに関し、特に、自動
車電話や携帯電話等の無線通信装置に使用される高周波
増幅モジュールに関する。
【０００２】
【従来の技術】ＦＥＴ（電界効果トランジスタ）を能動
素子として使用した従来の高周波増幅モジュールとして
は、例えば図５に示す構成のものがある。
素子として使用した従来の高周波増幅モジュールとして
は、例えば図５に示す構成のものがある。
【０００３】図５に示すモジュールは、複数段の回路か
らなり、入力回路１０１及び段間回路１０２、出力回路
１０３の高周波マッチング回路と、段間回路１０２のＦ
ＥＴＴｒ．１及び出力回路１０３のＦＥＴＴｒ．２のゲ
ート端子にゲートバイアス電圧を供給するゲートバイア
ス回路を有している。ゲートバイアス回路は、ゲートバ
イアス電源端子ＶAPC と接地電位間に直列接続された抵
抗１０６，１０７の分圧により得られるゲートバイアス
電圧を、両抵抗１０６，１０７の直列接続点に接続され
た取り出し抵抗１０８又は１０９を介して対応するＦＥ
ＴＴｒ．１、Ｔｒ．２にゲートバイアス電圧を供給して
いる。
らなり、入力回路１０１及び段間回路１０２、出力回路
１０３の高周波マッチング回路と、段間回路１０２のＦ
ＥＴＴｒ．１及び出力回路１０３のＦＥＴＴｒ．２のゲ
ート端子にゲートバイアス電圧を供給するゲートバイア
ス回路を有している。ゲートバイアス回路は、ゲートバ
イアス電源端子ＶAPC と接地電位間に直列接続された抵
抗１０６，１０７の分圧により得られるゲートバイアス
電圧を、両抵抗１０６，１０７の直列接続点に接続され
た取り出し抵抗１０８又は１０９を介して対応するＦＥ
ＴＴｒ．１、Ｔｒ．２にゲートバイアス電圧を供給して
いる。
【０００４】また、このようなモジュールにあっては、
小型集積化の観点から簡素な構成にすることが望まし
く、そのため、ゲートバイアス回路に対するゲートバイ
アス電源端子ＶAPC と段間回路１０２及び出力回路１０
３に対するドレイン電源端子ＶDDはそれぞれ共通端子に
されている。
小型集積化の観点から簡素な構成にすることが望まし
く、そのため、ゲートバイアス回路に対するゲートバイ
アス電源端子ＶAPC と段間回路１０２及び出力回路１０
３に対するドレイン電源端子ＶDDはそれぞれ共通端子に
されている。
【０００５】このような高周波増幅モジュールにあって
は、図５に示すように、各段のＦＥＴＴｒ．１，Ｔｒ．
２に接続されている取り出し抵抗１０８，１０９にはほ
とんど電流が流れず、直列接続された抵抗１０６，１０
７の分圧によって得られる電圧かゲートバイアス電圧と
してそれぞれのＦＥＴＴｒ．１，Ｔｒ．２のゲート端子
に与えられる構成であるため、それぞれのＦＥＴＴｒ．
１，Ｔｒ．２には全く同一のゲートバイアス電圧が与え
られていた。
は、図５に示すように、各段のＦＥＴＴｒ．１，Ｔｒ．
２に接続されている取り出し抵抗１０８，１０９にはほ
とんど電流が流れず、直列接続された抵抗１０６，１０
７の分圧によって得られる電圧かゲートバイアス電圧と
してそれぞれのＦＥＴＴｒ．１，Ｔｒ．２のゲート端子
に与えられる構成であるため、それぞれのＦＥＴＴｒ．
１，Ｔｒ．２には全く同一のゲートバイアス電圧が与え
られていた。
【０００６】一方、モジュールを構成するＦＥＴは、得
ようとする出力に応じてトランジスタサイズを大きくす
る、すなわちゲート幅を大きくする必要がある。このた
め、出力側になるほどＦＥＴのゲート幅が大きくなるの
が一般的であった。
ようとする出力に応じてトランジスタサイズを大きくす
る、すなわちゲート幅を大きくする必要がある。このた
め、出力側になるほどＦＥＴのゲート幅が大きくなるの
が一般的であった。
【０００７】しかしながら、図５に示すモジュールにあ
っては、各段のＦＥＴに同一のゲートバイアス電圧が供
給される構成となっているため、各段のＦＥＴに流れる
アイドル電流（ドレイン電流）は、各々のＦＥＴのゲー
ト幅に応じて流れることになり、出力側のＦＥＴほど多
くのアイドル電流が流れていた。アイドル電流か多いと
いうことは、ＦＥＴのアイドル電流と出力及び効率との
関係を示す図３から明らかなように、効率の低下をもた
らしていた。
っては、各段のＦＥＴに同一のゲートバイアス電圧が供
給される構成となっているため、各段のＦＥＴに流れる
アイドル電流（ドレイン電流）は、各々のＦＥＴのゲー
ト幅に応じて流れることになり、出力側のＦＥＴほど多
くのアイドル電流が流れていた。アイドル電流か多いと
いうことは、ＦＥＴのアイドル電流と出力及び効率との
関係を示す図３から明らかなように、効率の低下をもた
らしていた。
【０００８】また、アイドル電流のバラツキは、素子イ
ンピーダンスのバラツキを招き、回路のミスマッチング
や出力低下等の特性を悪化させる原因となり、歩留りの
低下をもたらしていた。
ンピーダンスのバラツキを招き、回路のミスマッチング
や出力低下等の特性を悪化させる原因となり、歩留りの
低下をもたらしていた。
【０００９】
【発明が解決しようとする課題】以上説明したように、
図５に示すようなゲートバイアス電圧を共通とする従来
の高周波増幅モジュールにあっては、それぞれのＦＥＴ
のサイズに応じてゲートバイアス電圧が設定されていな
いため、それぞれのＦＥＴにおけるアイドル電流が最適
化されていなかった。これにより、効率の悪化や歩留り
の低下を招いていた。
図５に示すようなゲートバイアス電圧を共通とする従来
の高周波増幅モジュールにあっては、それぞれのＦＥＴ
のサイズに応じてゲートバイアス電圧が設定されていな
いため、それぞれのＦＥＴにおけるアイドル電流が最適
化されていなかった。これにより、効率の悪化や歩留り
の低下を招いていた。
【００１０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、それぞれのＦ
ＥＴに対してそれぞれ独立してゲートバイアス電圧を設
定することによりアイドル電流の最適化を図り、効率な
らびに歩留りの向上を達成し得る高周波増幅モジュール
を提供することにある。
たものであり、その目的とするところは、それぞれのＦ
ＥＴに対してそれぞれ独立してゲートバイアス電圧を設
定することによりアイドル電流の最適化を図り、効率な
らびに歩留りの向上を達成し得る高周波増幅モジュール
を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、ドレイン端子を共通端子と
して取り出す複数のＦＥＴ（電界効果トランジスタ）を
有する複数段の回路と、バイアス電源間に直列接続され
たバイアス抵抗の直列接続点から１つの取り出し抵抗を
介して回路のＦＥＴのゲート端子に、バイアス抵抗の分
圧により設定されるゲートバイアス電圧を供給するゲー
トバイアス回路を有し、ゲートバイアス回路が、バイア
ス電源を共通として独立に複数設けられて構成される。
に、請求項１記載の発明は、ドレイン端子を共通端子と
して取り出す複数のＦＥＴ（電界効果トランジスタ）を
有する複数段の回路と、バイアス電源間に直列接続され
たバイアス抵抗の直列接続点から１つの取り出し抵抗を
介して回路のＦＥＴのゲート端子に、バイアス抵抗の分
圧により設定されるゲートバイアス電圧を供給するゲー
トバイアス回路を有し、ゲートバイアス回路が、バイア
ス電源を共通として独立に複数設けられて構成される。
【００１２】請求項２記載の発明は、前記それぞれのゲ
ートバイアス回路は、ＦＥＴのしきい値電圧以下の電圧
をゲートバイアス電圧の初期値として、前記バイアス抵
抗の一方の抵抗値を調整することによりゲートバイアス
電圧を設定するように構成される。
ートバイアス回路は、ＦＥＴのしきい値電圧以下の電圧
をゲートバイアス電圧の初期値として、前記バイアス抵
抗の一方の抵抗値を調整することによりゲートバイアス
電圧を設定するように構成される。
【００１３】
【作用】上記構成において、この発明は、共通のバイア
ス電源に直結されたそれぞれ独立したゲートバイアス回
路により、それぞれ対応したＦＥＴのゲート端子にゲー
トバイアス電圧をそれぞれ独立して供給するようにして
いる。
ス電源に直結されたそれぞれ独立したゲートバイアス回
路により、それぞれ対応したＦＥＴのゲート端子にゲー
トバイアス電圧をそれぞれ独立して供給するようにして
いる。
【００１４】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１５】図１はこの発明の一実施例に係わる高周波
増幅モジュールにおけるゲートバイアス回路の回路構成
を示す図である。
増幅モジュールにおけるゲートバイアス回路の回路構成
を示す図である。
【００１６】図１において、ゲートバイアス回路は、ｎ
段の増幅モジュールのそれぞれのＦＥＴＴｒ．１〜Ｔ
ｒ．ｎにゲートバイアス電圧を供給する回路であり、ゲ
ートバイアス電源端子ＶAPC に対して並列にｎ組設けら
れている。それぞれのゲートバイアス回路は、ゲートバ
イアス電源端子ＶAPC と接地電位との間に直列に接続さ
れた抵抗ｂ1 〜ｂn と抵抗Ｃ1 〜Ｃn によって、ゲート
バイアス電源電圧を分圧してゲートバイアス電圧を設定
し、設定したゲートバイアス電圧を直列接続点から取り
出し抵抗ａ1 〜ａn を介してそれぞれ対応するＦＥＴＴ
ｒ．１〜Ｔｒ．ｎのゲート端子に供給する。
段の増幅モジュールのそれぞれのＦＥＴＴｒ．１〜Ｔ
ｒ．ｎにゲートバイアス電圧を供給する回路であり、ゲ
ートバイアス電源端子ＶAPC に対して並列にｎ組設けら
れている。それぞれのゲートバイアス回路は、ゲートバ
イアス電源端子ＶAPC と接地電位との間に直列に接続さ
れた抵抗ｂ1 〜ｂn と抵抗Ｃ1 〜Ｃn によって、ゲート
バイアス電源電圧を分圧してゲートバイアス電圧を設定
し、設定したゲートバイアス電圧を直列接続点から取り
出し抵抗ａ1 〜ａn を介してそれぞれ対応するＦＥＴＴ
ｒ．１〜Ｔｒ．ｎのゲート端子に供給する。
【００１７】次に、このようなゲートバイアス回路を２
段増幅の高周波増幅モジュールに適用した実施例を、図
２を参照して説明する。
段増幅の高周波増幅モジュールに適用した実施例を、図
２を参照して説明する。
【００１８】図２において、高周波増幅モジュールは、
入力回路１、段間回路２、出力回路３及び、ＦＥＴＴ
ｒ．１とＦＥＴＴｒ．２のゲート端子にバイアス電圧を
供給する抵抗ａ1 ，ａ2 ，ｂ1 ，ｂ2 ，ｃ1 ，ｃ2 から
なるゲートバイアス回路を有し、入力端子ＩＮ、出力端
子ＯＵＴ、各段共通のドレイン電源端子ＶDD及びゲート
バイアス電源端子ＶAPC からなる４端子の最も簡素な構
成のモジュールである。
入力回路１、段間回路２、出力回路３及び、ＦＥＴＴ
ｒ．１とＦＥＴＴｒ．２のゲート端子にバイアス電圧を
供給する抵抗ａ1 ，ａ2 ，ｂ1 ，ｂ2 ，ｃ1 ，ｃ2 から
なるゲートバイアス回路を有し、入力端子ＩＮ、出力端
子ＯＵＴ、各段共通のドレイン電源端子ＶDD及びゲート
バイアス電源端子ＶAPC からなる４端子の最も簡素な構
成のモジュールである。
【００１９】このような高周波増幅モジュールにおい
て、ゲートバイアス回路のそれぞれの抵抗ａ1 ，ａ2 ，
ｂ1 ，ｂ2 ，ｃ1 ，ｃ2 は厚膜（印刷）抵抗で構成され
ており、ゲートバイアス電源端子ＶAPC と接地電位との
間に直列接続された抵抗ｂ1 ，ｂ2 と抵抗ｃ1 ，ｃ2 の
うち抵抗ｃ1 ，ｃ2 を例えば５，６ＫΩとして固定値と
し、抵抗ｂ1 ，ｂ2 の抵抗値を調整して、それぞれのＦ
ＥＴＴｒ．１，Ｔｒ．２のゲートバイアス電圧を設定
し、設定したゲートバイアス電圧を取り出し抵抗ａ1 ，
ａ2 を介して、それぞれ対応するＦＥＴＴｒ．１，Ｔ
ｒ．２のゲート端子に供給している。
て、ゲートバイアス回路のそれぞれの抵抗ａ1 ，ａ2 ，
ｂ1 ，ｂ2 ，ｃ1 ，ｃ2 は厚膜（印刷）抵抗で構成され
ており、ゲートバイアス電源端子ＶAPC と接地電位との
間に直列接続された抵抗ｂ1 ，ｂ2 と抵抗ｃ1 ，ｃ2 の
うち抵抗ｃ1 ，ｃ2 を例えば５，６ＫΩとして固定値と
し、抵抗ｂ1 ，ｂ2 の抵抗値を調整して、それぞれのＦ
ＥＴＴｒ．１，Ｔｒ．２のゲートバイアス電圧を設定
し、設定したゲートバイアス電圧を取り出し抵抗ａ1 ，
ａ2 を介して、それぞれ対応するＦＥＴＴｒ．１，Ｔ
ｒ．２のゲート端子に供給している。
【００２０】なお、ＦＥＴＴｒ．１，Ｔｒ．２のゲート
端子に直流電流はほとんど流れないため、取りし出し抵
抗ａ1 ，ａ2 での電圧降下はなく、直列接続された抵抗
ｂ1，ｂ2 ，ｃ1 ，ｃ2 によって設定されたゲートバイ
アス電圧がそれぞれ対応するＦＥＴＴｒ．１，Ｔｒ．２
のゲート端子に供給されることになる。また、入力側の
高周波回路が直流で電位が定まっていない場合には、取
り出し抵抗ａ1 ，ａ2は素子のの入力インピーダンスの
約５０〜１００倍程度の値（約１００Ω）に設定するこ
とが望ましい。
端子に直流電流はほとんど流れないため、取りし出し抵
抗ａ1 ，ａ2 での電圧降下はなく、直列接続された抵抗
ｂ1，ｂ2 ，ｃ1 ，ｃ2 によって設定されたゲートバイ
アス電圧がそれぞれ対応するＦＥＴＴｒ．１，Ｔｒ．２
のゲート端子に供給されることになる。また、入力側の
高周波回路が直流で電位が定まっていない場合には、取
り出し抵抗ａ1 ，ａ2は素子のの入力インピーダンスの
約５０〜１００倍程度の値（約１００Ω）に設定するこ
とが望ましい。
【００２１】次に、このようなゲートバイアス回路にお
けるゲートバイアス電圧の調整方法について説明する。
けるゲートバイアス電圧の調整方法について説明する。
【００２２】まず、それぞれのＦＥＴＴｒ．１〜Ｔｒ．
２のゲート端子に印加されるゲートバイアス電圧の初期
値をＦＥＴのしきい値電圧以下に設定し、それぞれのＦ
ＥＴＴｒ．１，Ｔｒ．２にドレイン電流がほとんど流れ
ないようにする。図２に示す構成において、それぞれの
ＦＥＴＴｒ．１〜Ｔｒ．２のしきい値電圧を１．５Ｖと
し、ゲートバイアス電源端子ＶAPC に与えられる電源電
圧を３．０Ｖとし、ゲートバイアス電圧を１．５Ｖとし
た。すなわち、抵抗ｃ1 ，ｃ2 の抵抗値が５．６ＫΩに
設定されているため、抵抗ｂ1 ，ｂ2 の抵抗値を５，６
ＫΩに設定する。
２のゲート端子に印加されるゲートバイアス電圧の初期
値をＦＥＴのしきい値電圧以下に設定し、それぞれのＦ
ＥＴＴｒ．１，Ｔｒ．２にドレイン電流がほとんど流れ
ないようにする。図２に示す構成において、それぞれの
ＦＥＴＴｒ．１〜Ｔｒ．２のしきい値電圧を１．５Ｖと
し、ゲートバイアス電源端子ＶAPC に与えられる電源電
圧を３．０Ｖとし、ゲートバイアス電圧を１．５Ｖとし
た。すなわち、抵抗ｃ1 ，ｃ2 の抵抗値が５．６ＫΩに
設定されているため、抵抗ｂ1 ，ｂ2 の抵抗値を５，６
ＫΩに設定する。
【００２３】次に、回路全体のドレイン電流（総合ドレ
イン電流）を検出しながら、抵抗ｂ1 の抵抗値をレーザ
トリミング法により増加させて、抵抗ｂ1 と抵抗ｃ1 の
直列接続点の電位、すなわちゲートバイアス電圧を上昇
させる。ゲートバイアス電圧の上昇とともに総合ドレイ
ン電流、すなわちＦＥＴＴｒ．１のドレイン電流（アイ
ドル電流）は増加し、このアイドル電流が所望の値とな
るように抵抗ｂ1 の抵抗値を調整してＦＥＴＴｒ．１の
ゲートバイアス電圧を設定する。
イン電流）を検出しながら、抵抗ｂ1 の抵抗値をレーザ
トリミング法により増加させて、抵抗ｂ1 と抵抗ｃ1 の
直列接続点の電位、すなわちゲートバイアス電圧を上昇
させる。ゲートバイアス電圧の上昇とともに総合ドレイ
ン電流、すなわちＦＥＴＴｒ．１のドレイン電流（アイ
ドル電流）は増加し、このアイドル電流が所望の値とな
るように抵抗ｂ1 の抵抗値を調整してＦＥＴＴｒ．１の
ゲートバイアス電圧を設定する。
【００２４】次に、上述したと同様に、抵抗ｂ2 の抵抗
値をレーザトリミング法により増加させてＦＥＴＴｒ．
２のゲートバイアス電圧を上昇させる。この時に、各段
のゲートバイアス回路は独立しているので、相互に干渉
することはない。ＦＥＴＴｒ．２のゲートバイアス電圧
の上昇とともに、ＦＥＴＴｒ．２のドレイン電流は増加
して、総合ドレイン電流も増加する。
値をレーザトリミング法により増加させてＦＥＴＴｒ．
２のゲートバイアス電圧を上昇させる。この時に、各段
のゲートバイアス回路は独立しているので、相互に干渉
することはない。ＦＥＴＴｒ．２のゲートバイアス電圧
の上昇とともに、ＦＥＴＴｒ．２のドレイン電流は増加
して、総合ドレイン電流も増加する。
【００２５】ここで、総合ドレイン電流にはＦＥＴＴ
ｒ．１のアイドル電流が含まれているが、アイドル電流
の値は上述した設定の段階で既値であるため、総合ドレ
イル電流からこの既値のＦＥＴＴｒ．１のアイドル電流
を差し引くことにより、ＦＥＴＴｒ．２のドレイン電流
（アイドル電流）は容易に求められる。このようにし
て、総合ドレイン電流、すなわちＦＥＴＴｒ．２のアイ
ドル電流を所望の値となるように抵抗ｂ1 の抵抗値を調
整してＦＥＴＴｒ．２のゲートバイアス電圧を設定す
る。
ｒ．１のアイドル電流が含まれているが、アイドル電流
の値は上述した設定の段階で既値であるため、総合ドレ
イル電流からこの既値のＦＥＴＴｒ．１のアイドル電流
を差し引くことにより、ＦＥＴＴｒ．２のドレイン電流
（アイドル電流）は容易に求められる。このようにし
て、総合ドレイン電流、すなわちＦＥＴＴｒ．２のアイ
ドル電流を所望の値となるように抵抗ｂ1 の抵抗値を調
整してＦＥＴＴｒ．２のゲートバイアス電圧を設定す
る。
【００２６】このようにして、各段のゲートバイアス電
圧を設定することによりアイドル電流を設定するわけで
あるが、ＦＥＴのアイドル電流は図３に示す特性を有し
ているため、出力が比較的に小さい前段のＦＥＴでは利
得を得るためにアイドル電流を比較的多く設定し、一
方、後段のＦＥＴでは効率を得るためにアイドル電流を
比較的少なく設定することが望ましい。
圧を設定することによりアイドル電流を設定するわけで
あるが、ＦＥＴのアイドル電流は図３に示す特性を有し
ているため、出力が比較的に小さい前段のＦＥＴでは利
得を得るためにアイドル電流を比較的多く設定し、一
方、後段のＦＥＴでは効率を得るためにアイドル電流を
比較的少なく設定することが望ましい。
【００２７】したがって、この実施例では、例えば前段
のアイドル電流を１５０ｍＡ程度、後段のアイドル電流
を１５０ｍＡ程度に設定して、前後段ともに同じ値とし
た。これは、前段のＦＥＴＴｒ．１は後段のＦＥＴＴ
ｒ．２に比べて、ゲート幅、すなわちトランジスタサイ
スが小さいため、前段のアイドル電流を後段のアイドル
電流と同等としても、単位ゲート当りのアイドル電流は
前段が後段よりも大きくなる。
のアイドル電流を１５０ｍＡ程度、後段のアイドル電流
を１５０ｍＡ程度に設定して、前後段ともに同じ値とし
た。これは、前段のＦＥＴＴｒ．１は後段のＦＥＴＴ
ｒ．２に比べて、ゲート幅、すなわちトランジスタサイ
スが小さいため、前段のアイドル電流を後段のアイドル
電流と同等としても、単位ゲート当りのアイドル電流は
前段が後段よりも大きくなる。
【００２８】また、後段のＦＥＴのゲート幅は前段のＦ
ＥＴのゲート幅に比べて大きく利得が大きいため、アイ
ドル電流を多くすると、直流バイアスでの自励発振が生
じ易くなり、これを防止するためにもアイドル電流を少
なくすることは有効である。さらに、高周波利得にマー
ジンがとれる場合には、大きな出力を得るＦＥＴのアイ
ドル電流は５０ｍＡ以下とすることが望ましい。
ＥＴのゲート幅に比べて大きく利得が大きいため、アイ
ドル電流を多くすると、直流バイアスでの自励発振が生
じ易くなり、これを防止するためにもアイドル電流を少
なくすることは有効である。さらに、高周波利得にマー
ジンがとれる場合には、大きな出力を得るＦＥＴのアイ
ドル電流は５０ｍＡ以下とすることが望ましい。
【００２９】なお、この発明は上記実施例に限定される
ことはなく、例えば図４に示すように、高周波信号を遮
断するためのコンデンサ４を設けるようにしてもよい。
ことはなく、例えば図４に示すように、高周波信号を遮
断するためのコンデンサ４を設けるようにしてもよい。
【００３０】このように、上記実施例においては、各段
のＦＥＴのゲートバイアス電圧をそれぞれ独立して設定
できるため、各段のＦＥＴのアイドル電流をそれぞれの
ＦＥＴのトランジスタサイズに応じて最適値に設定する
ことが可能となる。これにより、回路全体の総合効率が
向上するとともに、素子インピーダンスが安定して回路
マッチングが良好となり出力も向上することになる。こ
の結果、歩留りも向上することになる。
のＦＥＴのゲートバイアス電圧をそれぞれ独立して設定
できるため、各段のＦＥＴのアイドル電流をそれぞれの
ＦＥＴのトランジスタサイズに応じて最適値に設定する
ことが可能となる。これにより、回路全体の総合効率が
向上するとともに、素子インピーダンスが安定して回路
マッチングが良好となり出力も向上することになる。こ
の結果、歩留りも向上することになる。
【００３１】また、各段のＦＥＴにゲートバイアス電圧
を供給するそれぞれのゲートバイアス回路は、ゲートバ
イアス電源端子ＶAPC に直結されているため、最少限の
抵抗及びコンデンサを介してゲートバイアス電圧がＦＥ
Ｔのゲート端子に供給され、過渡特性が良好となる。さ
らに、高周波信号遮断用のコンデンサを小さくすること
により、スイッチングスピードが向上し、デジタルモジ
ュール化が可能となる。
を供給するそれぞれのゲートバイアス回路は、ゲートバ
イアス電源端子ＶAPC に直結されているため、最少限の
抵抗及びコンデンサを介してゲートバイアス電圧がＦＥ
Ｔのゲート端子に供給され、過渡特性が良好となる。さ
らに、高周波信号遮断用のコンデンサを小さくすること
により、スイッチングスピードが向上し、デジタルモジ
ュール化が可能となる。
【００３２】また、図４において、各段のＦＥＴのゲー
ト端子に接続された取り出し抵抗ａ1 ，ａ2 は、その一
方端が高周波遮断用のコンデンサによって高周波的に接
地されているため、抵抗値５０〜１００Ωとすることで
素子の安定係数Ｋを１以上とすることが可能となる。
ト端子に接続された取り出し抵抗ａ1 ，ａ2 は、その一
方端が高周波遮断用のコンデンサによって高周波的に接
地されているため、抵抗値５０〜１００Ωとすることで
素子の安定係数Ｋを１以上とすることが可能となる。
【００３３】
【発明の効果】以上説明したように、この発明によれ
ば、共通のバイアス電源に直結されてそれぞれ独立した
ゲートバイアス回路において、ゲートバイアス電源電圧
の抵抗分割により得られるそれぞれのゲートバイアス電
圧を、それぞれ対応したＦＥＴのゲート端子にそれぞれ
独立に供給するようにしたので、簡単な構成で、それぞ
れの増幅段ごとに最適なアイドル電流を設定することが
できるようになる。これにより、モジュールの効率が向
上するとともに回路マッチングが良好となり、歩留まり
を向上させることができる。
ば、共通のバイアス電源に直結されてそれぞれ独立した
ゲートバイアス回路において、ゲートバイアス電源電圧
の抵抗分割により得られるそれぞれのゲートバイアス電
圧を、それぞれ対応したＦＥＴのゲート端子にそれぞれ
独立に供給するようにしたので、簡単な構成で、それぞ
れの増幅段ごとに最適なアイドル電流を設定することが
できるようになる。これにより、モジュールの効率が向
上するとともに回路マッチングが良好となり、歩留まり
を向上させることができる。
【図１】この発明の一実施例に係わる高周波増幅モジュ
ールのゲートバイアス回路の構成を示す図である。
ールのゲートバイアス回路の構成を示す図である。
【図２】図１に示すゲートバイアス回路を用いたこの発
明の一実施例に係わる高周波増幅モジュールの構成を示
す図である。
明の一実施例に係わる高周波増幅モジュールの構成を示
す図である。
【図３】ＦＥＴにおけるアイドル電流と効率及び出力の
関係を示す図である。
関係を示す図である。
【図４】この発明の他の実施例に係わる高周波増幅モジ
ュールの構成を示す図である。
ュールの構成を示す図である。
【図５】従来のゲートバイアス回路を用いた高周波増幅
モジュールの構成を示す図である。
モジュールの構成を示す図である。
１，１０１ 入力回路 ２，１０２ 段間回路 ３，１０３ 出力回路 ４ コンデンサ ａ1 ，ａn ，ｂ1 ，ｂn ，ｃ1 ，ｃn ，１０６〜１０９
抵抗 Ｔｒ１，Ｔｒ２ ＦＥＴ
抵抗 Ｔｒ１，Ｔｒ２ ＦＥＴ
Claims (2)
- 【請求項１】 ドレイン端子を共通端子として取り出す
複数のＦＥＴ（電界効果トランジスタ）を有する複数段
の高周波回路と、 バイアス電源間に直列接続されたバイアス抵抗の直列接
続点から１つの取り出し抵抗を介して高周波回路のＦＥ
Ｔのゲート端子に、バイアス抵抗の分圧により設定され
るゲートバイアス電圧を供給するゲートバイアス回路を
有し、 ゲートバイアス回路が、バイアス電源を共通として独立
に複数設けられてなることを特徴とする高周波増幅モジ
ュール。 - 【請求項２】 前記それぞれのゲートバイアス回路は、
ＦＥＴのしきい値電圧以下の電圧をゲートバイアス電圧
の初期値として、前記バイアス抵抗の一方の抵抗値を調
整することによりゲートバイアス電圧を設定することを
特徴とする請求項１記載の高周波増幅モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237610A JPH0794961A (ja) | 1993-09-24 | 1993-09-24 | 高周波増幅モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237610A JPH0794961A (ja) | 1993-09-24 | 1993-09-24 | 高周波増幅モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794961A true JPH0794961A (ja) | 1995-04-07 |
Family
ID=17017871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237610A Pending JPH0794961A (ja) | 1993-09-24 | 1993-09-24 | 高周波増幅モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794961A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0878904A3 (en) * | 1997-05-16 | 2001-08-08 | Matsushita Electric Industrial Co., Ltd. | A power amplifier with an idle current trimmed and a method of trimming the power amplifier |
| JP2001217654A (ja) * | 2000-01-28 | 2001-08-10 | Sony Corp | 信号処理回路およびバイアス調整回路 |
| JP2005535191A (ja) * | 2002-08-01 | 2005-11-17 | テレフォンアクチーボラゲット エル エム エリクソン（パブル） | 電力増幅用回路 |
| JP2014110575A (ja) * | 2012-12-04 | 2014-06-12 | Mitsubishi Electric Corp | 歪み補償回路および増幅器モジュール |
-
1993
- 1993-09-24 JP JP5237610A patent/JPH0794961A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0878904A3 (en) * | 1997-05-16 | 2001-08-08 | Matsushita Electric Industrial Co., Ltd. | A power amplifier with an idle current trimmed and a method of trimming the power amplifier |
| JP2001217654A (ja) * | 2000-01-28 | 2001-08-10 | Sony Corp | 信号処理回路およびバイアス調整回路 |
| JP2005535191A (ja) * | 2002-08-01 | 2005-11-17 | テレフォンアクチーボラゲット エル エム エリクソン（パブル） | 電力増幅用回路 |
| JP2014110575A (ja) * | 2012-12-04 | 2014-06-12 | Mitsubishi Electric Corp | 歪み補償回路および増幅器モジュール |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3631426B2 (ja) | 高出力増幅器 | |
| US6778016B2 (en) | Simple self-biased cascode amplifier circuit | |
| US5808515A (en) | Semiconductor amplifying circuit having improved bias circuit for supplying a bias voltage to an amplifying FET | |
| JP4287190B2 (ja) | 高周波増幅回路 | |
| CN100477495C (zh) | 用于功率放大器的电容耦合动态偏置升压电路 | |
| JP5479284B2 (ja) | 電子回路 | |
| JP3131931B2 (ja) | 高周波高出力増幅装置 | |
| US7439805B1 (en) | Enhancement-depletion Darlington device | |
| KR100830812B1 (ko) | 고주파 증폭기 회로 | |
| CA1158727A (en) | Driver circuit having reduced cross-over distortion | |
| JPH0794961A (ja) | 高周波増幅モジュール | |
| JP3470797B2 (ja) | バッファ回路 | |
| EP1014567A2 (en) | Improvements in or relating to an operational amplifier | |
| US6188283B1 (en) | Amplifier and semiconductor device therefor | |
| US7049891B2 (en) | Amplifier bias enhancement technique | |
| JP3250693B2 (ja) | 出力切替増幅装置 | |
| US20240048110A1 (en) | Biasing of travelling wave amplifiers | |
| JP2015019328A (ja) | 増幅回路 | |
| JPH05199045A (ja) | 増幅回路 | |
| JP3589437B2 (ja) | 電力増幅器 | |
| JP2520809B2 (ja) | Ｆｅｔバイアス回路 | |
| JP3031291B2 (ja) | 能動バイパス回路 | |
| JPH0339403B2 (ja) | ||
| JPH0846446A (ja) | ゲートバイアス回路 | |
| JP2001094361A (ja) | 高周波増幅回路 |