JPH0794992B2 - ファジィ制御用センサ - Google Patents
ファジィ制御用センサInfo
- Publication number
- JPH0794992B2 JPH0794992B2 JP20401091A JP20401091A JPH0794992B2 JP H0794992 B2 JPH0794992 B2 JP H0794992B2 JP 20401091 A JP20401091 A JP 20401091A JP 20401091 A JP20401091 A JP 20401091A JP H0794992 B2 JPH0794992 B2 JP H0794992B2
- Authority
- JP
- Japan
- Prior art keywords
- sensor
- fuzzy control
- inv
- processing unit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Details Of Measuring And Other Instruments (AREA)
- Testing Or Calibration Of Command Recording Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、列車等の自動運転制
御、ＯＡ（オフィスオートメーション）機器の制御、家
庭電気製品の制御など幅広い分野で採用されているファ
ジィ制御に用いるセンサとして好適なファジィ制御用セ
ンサに関する。
御、ＯＡ（オフィスオートメーション）機器の制御、家
庭電気製品の制御など幅広い分野で採用されているファ
ジィ制御に用いるセンサとして好適なファジィ制御用セ
ンサに関する。
【０００２】
【従来の技術】ファジィ推論を応用したいわゆるファジ
ィ制御は、列車の自動運転システム、ＯＡ機器等に利用
される音声認識および画像認識等のシステム、カメラお
よび洗濯機等の家庭電気製品など幅広い分野で用いられ
つつある。
ィ制御は、列車の自動運転システム、ＯＡ機器等に利用
される音声認識および画像認識等のシステム、カメラお
よび洗濯機等の家庭電気製品など幅広い分野で用いられ
つつある。
【０００３】一般に、ファジィ制御を行うためには、制
御対象の状態を認識するために必要な情報を検出するセ
ンサの出力信号を増幅し、Ａ／Ｄ（アナログ−ディジタ
ル）変換した後、マイクロコンピュータなどでファジィ
推論演算を行っていた。
御対象の状態を認識するために必要な情報を検出するセ
ンサの出力信号を増幅し、Ａ／Ｄ（アナログ−ディジタ
ル）変換した後、マイクロコンピュータなどでファジィ
推論演算を行っていた。
【０００４】図６に一般的なファジィ制御の一例におけ
る制御の流れを示す。ファジィ制御は、基本的には制御
対象の環境状態に応じて制御量を決定する方法の一種で
ある。図６の例では、外部の環境状態として例えば光強
度と温度のような２種類の環境状態のセンサ信号を用い
ている。ステップＳ１およびＳ２で入力される第１およ
び第２のセンサ信号に基づいて、それぞれステップＳ３
およびＳ４でメンバシップ値が計算され、ステップＳ５
でこれらメンバシップ値に所定の演算ルールが適用され
て演算が行われる。ステップＳ５の演算結果に対してス
テップＳ６で制御出力用のメンバシップ関数によりＭＩ
Ｎ−ＭＡＸ演算および重心点の計算によるデファジィ化
が行われ、その結果に基づいてステップＳ７で制御量が
決定されて出力される。ステップＳ３〜Ｓ６の部分がい
わゆるファジィ制御である。
る制御の流れを示す。ファジィ制御は、基本的には制御
対象の環境状態に応じて制御量を決定する方法の一種で
ある。図６の例では、外部の環境状態として例えば光強
度と温度のような２種類の環境状態のセンサ信号を用い
ている。ステップＳ１およびＳ２で入力される第１およ
び第２のセンサ信号に基づいて、それぞれステップＳ３
およびＳ４でメンバシップ値が計算され、ステップＳ５
でこれらメンバシップ値に所定の演算ルールが適用され
て演算が行われる。ステップＳ５の演算結果に対してス
テップＳ６で制御出力用のメンバシップ関数によりＭＩ
Ｎ−ＭＡＸ演算および重心点の計算によるデファジィ化
が行われ、その結果に基づいてステップＳ７で制御量が
決定されて出力される。ステップＳ３〜Ｓ６の部分がい
わゆるファジィ制御である。
【０００５】従来のファジィ制御応用システムでは、図
６のステップＳ１〜Ｓ４においてセンサ信号からメンバ
シップ関数の値を求めるために、図７に示すように、セ
ンサ信号１をアナログ信号増幅部２で増幅し、増幅され
た信号をＡ／Ｄ（アナログ−ディジタル）変換部３でデ
ィジタル値に変換し、ＣＰＵ（中央処理装置）４に与え
て、ＣＰＵ４による演算によりメンバシップ関数値を求
めていた。ＣＰＵ４は処理に際して必要に応じてデータ
をメモリ５に格納する。
６のステップＳ１〜Ｓ４においてセンサ信号からメンバ
シップ関数の値を求めるために、図７に示すように、セ
ンサ信号１をアナログ信号増幅部２で増幅し、増幅され
た信号をＡ／Ｄ（アナログ−ディジタル）変換部３でデ
ィジタル値に変換し、ＣＰＵ（中央処理装置）４に与え
て、ＣＰＵ４による演算によりメンバシップ関数値を求
めていた。ＣＰＵ４は処理に際して必要に応じてデータ
をメモリ５に格納する。
【０００６】
【発明が解決しようとする課題】上述した従来のファジ
ィ制御応用システムでは、メンバシップ関数値を求める
のに、ＣＰＵによる複雑な演算を行っており、ＣＰＵに
対する負荷が大きいためシステムが高価であるという欠
点を持っていた。
ィ制御応用システムでは、メンバシップ関数値を求める
のに、ＣＰＵによる複雑な演算を行っており、ＣＰＵに
対する負荷が大きいためシステムが高価であるという欠
点を持っていた。
【０００７】また、近年、ファジィ制御用の汎用プロセ
ッサが開発されているが、このようなプロセッサの場合
も図６のステップＳ３〜Ｓ６の部分の処理をすべてプロ
セッサで行っているため、プロセッサに係る負担が大き
く、プロセッサ自体の大規模化および大容量化を招いて
いた。
ッサが開発されているが、このようなプロセッサの場合
も図６のステップＳ３〜Ｓ６の部分の処理をすべてプロ
セッサで行っているため、プロセッサに係る負担が大き
く、プロセッサ自体の大規模化および大容量化を招いて
いた。
【０００８】本発明は、このような事情に鑑みてなされ
たもので、センサ自体からメンバシップ値に相当する情
報を直接得ることができるようにして、システムにおけ
る演算処理部の負担を軽減して、容易に且つ安価にシス
テムを構築することを可能とするファジィ制御用センサ
を提供することを目的としている。
たもので、センサ自体からメンバシップ値に相当する情
報を直接得ることができるようにして、システムにおけ
る演算処理部の負担を軽減して、容易に且つ安価にシス
テムを構築することを可能とするファジィ制御用センサ
を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明に係るファジイ制
御用センサは、制御のために必要な情報を検出するため
のセンサ本体部と、このセンサ本体部に電気的に結合さ
れて一体的に設けられ、センサ本体部で検出された情報
が所要のメンバシップ関数に変換された信号を出力する
信号処理部とを具備し、前記信号処理部は、前記センサ
本体部の出力が共通ゲートに入力されるＣＭＯＳインバ
ータと、このＣＭＯＳインバータの貫通電流を電圧変換
してメンバシップ関数値として出力する負荷抵抗とを有
することを特徴としている。
御用センサは、制御のために必要な情報を検出するため
のセンサ本体部と、このセンサ本体部に電気的に結合さ
れて一体的に設けられ、センサ本体部で検出された情報
が所要のメンバシップ関数に変換された信号を出力する
信号処理部とを具備し、前記信号処理部は、前記センサ
本体部の出力が共通ゲートに入力されるＣＭＯＳインバ
ータと、このＣＭＯＳインバータの貫通電流を電圧変換
してメンバシップ関数値として出力する負荷抵抗とを有
することを特徴としている。
【００１０】 本発明のファジイ制御用センサにおいて
は、センサ自体の出力をＣＭＯＳインバータに入力し
て、その貫通電流特性を利用することにより、入出力電
圧特性が釣り鐘型曲線で表されるメンバシップ関数の値
を直接得ることができるようにしているので、システム
における演算処理部の負担を軽減することができ、容易
に且つ安価にシステムを構築することが可能となる。
は、センサ自体の出力をＣＭＯＳインバータに入力し
て、その貫通電流特性を利用することにより、入出力電
圧特性が釣り鐘型曲線で表されるメンバシップ関数の値
を直接得ることができるようにしているので、システム
における演算処理部の負担を軽減することができ、容易
に且つ安価にシステムを構築することが可能となる。
【００１１】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。図１は本発明の一実施例に係るファジィ制御用
センサの構成を示している。この実施例では、センサ部
として、例えば、ピエゾ抵抗効果型半導体圧力センサを
用いている。
明する。図１は本発明の一実施例に係るファジィ制御用
センサの構成を示している。この実施例では、センサ部
として、例えば、ピエゾ抵抗効果型半導体圧力センサを
用いている。
【００１２】図１において、ピエゾ抵抗効果型のセンサ
部は、ハーフブリッジ接続されたゲージ抵抗素子からな
る可変抵抗Ｒ1 およびＲ2 で構成されている。これらゲ
ージ抵抗素子からなる可変抵抗Ｒ1 およびＲ2 の抵抗値
は検出対象となる圧力によって変化する。このセンサ部
の信号に基づいてメンバシップ関数値を出力する信号処
理部は、センサ部の検出信号が共通に与えられるように
並列的に接続された３つのＣＭＯＳインバータＩＮＶ
1 、ＩＮＶ2 およびＩＮＶ3 で構成されている。これら
各ＣＭＯＳインバータＩＮＶ1 、ＩＮＶ2 およびＩＮＶ
3 は、それぞれＰ−ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦ
ＥＴ）とＮ−ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）
とで構成されている。これらセンサ部および信号処理部
は共に電源ＶDDを動作電源とする。
部は、ハーフブリッジ接続されたゲージ抵抗素子からな
る可変抵抗Ｒ1 およびＲ2 で構成されている。これらゲ
ージ抵抗素子からなる可変抵抗Ｒ1 およびＲ2 の抵抗値
は検出対象となる圧力によって変化する。このセンサ部
の信号に基づいてメンバシップ関数値を出力する信号処
理部は、センサ部の検出信号が共通に与えられるように
並列的に接続された３つのＣＭＯＳインバータＩＮＶ
1 、ＩＮＶ2 およびＩＮＶ3 で構成されている。これら
各ＣＭＯＳインバータＩＮＶ1 、ＩＮＶ2 およびＩＮＶ
3 は、それぞれＰ−ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦ
ＥＴ）とＮ−ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）
とで構成されている。これらセンサ部および信号処理部
は共に電源ＶDDを動作電源とする。
【００１３】信号処理部の入力点ＶINにセンサ部の出力
信号が与えられる。ＣＭＯＳインバータＩＮＶ1 、ＩＮ
Ｖ2 およびＩＮＶ3 の論理閾値電圧は、図２に示す入力
ＶINに対する出力電圧ＶOUT （この場合の出力電圧Ｖ
OUT は、インバータとしての出力点の電圧であり、ＣＭ
ＯＳインバータＩＮＶ1 、ＩＮＶ2 およびＩＮＶ3 それ
ぞれのＮ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴのドレイン
同士の接続点の電圧である。）の伝達特性のように、そ
れぞれＶTH1 、ＶTH2 およびＶTH3 であり、これらＣＭ
ＯＳインバータＩＮＶ1 〜ＩＮＶ3 は、図２のようにＶ
TH1 ＜ＶTH2 ＜ＶTH3 となるように設計する。
信号が与えられる。ＣＭＯＳインバータＩＮＶ1 、ＩＮ
Ｖ2 およびＩＮＶ3 の論理閾値電圧は、図２に示す入力
ＶINに対する出力電圧ＶOUT （この場合の出力電圧Ｖ
OUT は、インバータとしての出力点の電圧であり、ＣＭ
ＯＳインバータＩＮＶ1 、ＩＮＶ2 およびＩＮＶ3 それ
ぞれのＮ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴのドレイン
同士の接続点の電圧である。）の伝達特性のように、そ
れぞれＶTH1 、ＶTH2 およびＶTH3 であり、これらＣＭ
ＯＳインバータＩＮＶ1 〜ＩＮＶ3 は、図２のようにＶ
TH1 ＜ＶTH2 ＜ＶTH3 となるように設計する。
【００１４】このように論理閾値電圧を設定するには、
例えば、ＣＭＯＳインバータＩＮＶ1 〜ＩＮＶ3 の各々
を構成するＰ−ＭＯＳＦＥＴのＷ／Ｌ（Ｗはチャネル
幅、Ｌはチャネル長）をＮ−ＭＯＳＦＥＴのＷ／Ｌより
高くすると、論理閾値電圧が高くなることを利用する。
そこで、例えば、ＣＭＯＳインバータＩＮＶ1 〜ＩＮＶ
3 のＰ−ＭＯＳＦＥＴのチャネル幅Ｗのみを異ならせれ
ば、チャネル幅Ｗの大きいインバータほど、その閾値電
圧を高くすることができる。すなわち、図１の例では、
インバータＩＮＶ1 、ＩＮＶ2 、ＩＮＶ3 の順にそれぞ
れのＰ−ＭＯＳＦＥＴのチャネル幅Ｗが大きくなるよう
に設計する。
例えば、ＣＭＯＳインバータＩＮＶ1 〜ＩＮＶ3 の各々
を構成するＰ−ＭＯＳＦＥＴのＷ／Ｌ（Ｗはチャネル
幅、Ｌはチャネル長）をＮ−ＭＯＳＦＥＴのＷ／Ｌより
高くすると、論理閾値電圧が高くなることを利用する。
そこで、例えば、ＣＭＯＳインバータＩＮＶ1 〜ＩＮＶ
3 のＰ−ＭＯＳＦＥＴのチャネル幅Ｗのみを異ならせれ
ば、チャネル幅Ｗの大きいインバータほど、その閾値電
圧を高くすることができる。すなわち、図１の例では、
インバータＩＮＶ1 、ＩＮＶ2 、ＩＮＶ3 の順にそれぞ
れのＰ−ＭＯＳＦＥＴのチャネル幅Ｗが大きくなるよう
に設計する。
【００１５】ところで、ＣＭＯＳインバータのＰ−ＭＯ
ＳＦＥＴおよびＮ−ＭＯＳＦＥＴを直列に流れる電流
は、ＣＭＯＳインバータの入力電圧がその論理閾値電圧
に等しいときに最大となる。
ＳＦＥＴおよびＮ−ＭＯＳＦＥＴを直列に流れる電流
は、ＣＭＯＳインバータの入力電圧がその論理閾値電圧
に等しいときに最大となる。
【００１６】そこで、図１のようにＣＭＯＳインバータ
ＩＮＶ1 〜ＩＮＶ3 の各々にそれぞれ負荷抵抗ＲL を接
続する。このようにすると、入力電圧ＶINに対して、Ｃ
ＭＯＳインバータＩＮＶ1 〜ＩＮＶ3 に流れる電流によ
り出力端子Ｔ1 〜Ｔ3 に生ずる出力電圧Ｖ1 〜Ｖ3 は、
各ＣＭＯＳインバータＩＮＶ1 〜ＩＮＶ3 にそれぞれ接
続された負荷抵抗ＲL の端子電圧であり、図３のように
なる。
ＩＮＶ1 〜ＩＮＶ3 の各々にそれぞれ負荷抵抗ＲL を接
続する。このようにすると、入力電圧ＶINに対して、Ｃ
ＭＯＳインバータＩＮＶ1 〜ＩＮＶ3 に流れる電流によ
り出力端子Ｔ1 〜Ｔ3 に生ずる出力電圧Ｖ1 〜Ｖ3 は、
各ＣＭＯＳインバータＩＮＶ1 〜ＩＮＶ3 にそれぞれ接
続された負荷抵抗ＲL の端子電圧であり、図３のように
なる。
【００１７】この図３に示される出力電圧Ｖ1 〜Ｖ3 の
特性はメンバシップ関数として簡便に利用することがで
きる。例えば、出力電圧Ｖ1 〜Ｖ3 の値のうち適切なも
のを選択して用いてもよく、出力電圧Ｖ1 〜Ｖ3 の各々
を独立に用いて互いに異なる３つのメンバシップ関数の
値を同時に得るようにしてもよく、出力電圧Ｖ1〜Ｖ3
を代数加算あるいは最大値検出等により適宜組み合わせ
て使用してもよい。これらは、センサ部による検出対象
および制御システムに応じて適切なものを適宜選択する
ことができる。
特性はメンバシップ関数として簡便に利用することがで
きる。例えば、出力電圧Ｖ1 〜Ｖ3 の値のうち適切なも
のを選択して用いてもよく、出力電圧Ｖ1 〜Ｖ3 の各々
を独立に用いて互いに異なる３つのメンバシップ関数の
値を同時に得るようにしてもよく、出力電圧Ｖ1〜Ｖ3
を代数加算あるいは最大値検出等により適宜組み合わせ
て使用してもよい。これらは、センサ部による検出対象
および制御システムに応じて適切なものを適宜選択する
ことができる。
【００１８】このようにして、センサ部で得られるセン
サ信号が、信号処理部でメンバシップ値に変換され、出
力端子Ｔ1 〜Ｔ3 にセンサ信号の出力に応じたメンバシ
ップ関数の値を得ることができる。すなわち、センサ部
のセンサ信号に基づいて、単純な回路素子からなる信号
処理部によりメンバシップ関数を生成させ出力させるこ
とができる。
サ信号が、信号処理部でメンバシップ値に変換され、出
力端子Ｔ1 〜Ｔ3 にセンサ信号の出力に応じたメンバシ
ップ関数の値を得ることができる。すなわち、センサ部
のセンサ信号に基づいて、単純な回路素子からなる信号
処理部によりメンバシップ関数を生成させ出力させるこ
とができる。
【００１９】したがって、図６に示したステップＳ１お
よびＳ３またはＳ２およびＳ４の部分をセンサ自体に組
み込むことができ、このようなセンサを用いれば、その
後の演算処理としては、図６のステップＳ５〜Ｓ７の処
理を行えばよく、ファジィ制御システムを構築するのに
大幅な小型化とコストダウンが可能となる。
よびＳ３またはＳ２およびＳ４の部分をセンサ自体に組
み込むことができ、このようなセンサを用いれば、その
後の演算処理としては、図６のステップＳ５〜Ｓ７の処
理を行えばよく、ファジィ制御システムを構築するのに
大幅な小型化とコストダウンが可能となる。
【００２０】なお、本発明は上述し且つ図面に示した実
施例にのみ限定されることなく、その要旨を変更しない
範囲内で種々変形して実施することができる。例えば、
上述では、センサ部として、ピエゾ抵抗効果型半導体圧
力センサを用いた場合について説明したが、その他の光
センサまたは温度センサ等の半導体センサあるいは半導
体センサ以外のセンサをセンサ部として用いてもよく、
その場合も上記実施例に示したＣＭＯＳインバータのよ
うな簡単な回路構成の信号処理部であれば、容易にセン
サ部と一体的に構成することができ、同一パッケージ内
に組み込むことも容易である。
施例にのみ限定されることなく、その要旨を変更しない
範囲内で種々変形して実施することができる。例えば、
上述では、センサ部として、ピエゾ抵抗効果型半導体圧
力センサを用いた場合について説明したが、その他の光
センサまたは温度センサ等の半導体センサあるいは半導
体センサ以外のセンサをセンサ部として用いてもよく、
その場合も上記実施例に示したＣＭＯＳインバータのよ
うな簡単な回路構成の信号処理部であれば、容易にセン
サ部と一体的に構成することができ、同一パッケージ内
に組み込むことも容易である。
【００２１】また、上述の実施例のように、センサ部が
半導体センサであれば、センサ部と信号処理部を同一チ
ップ上に形成し、１チップ化することも容易である。
半導体センサであれば、センサ部と信号処理部を同一チ
ップ上に形成し、１チップ化することも容易である。
【００２２】図４および図５は、図１に示した回路を１
チップ化したファジィ制御用センサの構成を模式的に示
しており、図４は平面図、図５は図４のＡ−Ａ′線に沿
う断面図である。
チップ化したファジィ制御用センサの構成を模式的に示
しており、図４は平面図、図５は図４のＡ−Ａ′線に沿
う断面図である。
【００２３】図において、シリコン等の半導体基板１１
上に、センサ部を構成するピエゾ抵抗効果型半導体圧力
センサのゲージ抵抗部１２および１３（図１の可変抵抗
Ｒ1およびＲ2 に相当する）が設けられる。これらゲー
ジ抵抗部１２および１３は、圧力等の応力に起因する歪
み変形による抵抗値の変化を利用して応力を検出するも
のであるので、半導体基板１１の中央部に応力を機械的
な歪み変形に変換するダイヤフラムを兼ねて薄い肉厚に
形成された部分に設けられる。半導体基板１１の周縁部
は上述したダイヤフラムとして機能する部分を支持する
ため、厚い肉厚に形成されており、この部分に、この場
合３つのインバータ部１４，１５および１６（図１のＣ
ＭＯＳインバータＩＮＶ1、ＩＮＶ2 およびＩＮＶ3 に
相当する）が設けられる。単体で用いられる通常のピエ
ゾ抵抗効果型半導体圧力センサに比して、これら３つの
インバータ部１４，１５および１６を設けるために必要
な半導体基板１１の面積の増加は非常にわずかであるの
で、半導体基板１１自体の利用効率も非常に高い。な
お、明確には図示していないが、ゲージ抵抗部１２、１
３、インバータ部１４、１５および１６間は、導電層あ
るいはボンディングワイヤ等を用いる通常の半導体技術
によって適宜接続する。
上に、センサ部を構成するピエゾ抵抗効果型半導体圧力
センサのゲージ抵抗部１２および１３（図１の可変抵抗
Ｒ1およびＲ2 に相当する）が設けられる。これらゲー
ジ抵抗部１２および１３は、圧力等の応力に起因する歪
み変形による抵抗値の変化を利用して応力を検出するも
のであるので、半導体基板１１の中央部に応力を機械的
な歪み変形に変換するダイヤフラムを兼ねて薄い肉厚に
形成された部分に設けられる。半導体基板１１の周縁部
は上述したダイヤフラムとして機能する部分を支持する
ため、厚い肉厚に形成されており、この部分に、この場
合３つのインバータ部１４，１５および１６（図１のＣ
ＭＯＳインバータＩＮＶ1、ＩＮＶ2 およびＩＮＶ3 に
相当する）が設けられる。単体で用いられる通常のピエ
ゾ抵抗効果型半導体圧力センサに比して、これら３つの
インバータ部１４，１５および１６を設けるために必要
な半導体基板１１の面積の増加は非常にわずかであるの
で、半導体基板１１自体の利用効率も非常に高い。な
お、明確には図示していないが、ゲージ抵抗部１２、１
３、インバータ部１４、１５および１６間は、導電層あ
るいはボンディングワイヤ等を用いる通常の半導体技術
によって適宜接続する。
【００２４】また、ゲージ抵抗部１２および１３と、イ
ンバータ部１４，１５および１６とを半導体基板１１上
に形成するに際しては、共通のプロセスを用いて同時に
形成し得る部分も含まれることが多いので、一連のプロ
セスで効率よく形成することができる。
ンバータ部１４，１５および１６とを半導体基板１１上
に形成するに際しては、共通のプロセスを用いて同時に
形成し得る部分も含まれることが多いので、一連のプロ
セスで効率よく形成することができる。
【００２５】なお、信号処理部としても４個以上のＣＭ
ＯＳインバータを並列的に設けてもよく、その場合も、
各ＣＭＯＳインバータの出力のうち適切なものを選択し
て用いてもよく、各ＣＭＯＳインバータの出力を独立に
用いて互いに異なる所要個数のメンバシップ関数の値を
同時に得るようにしてもよく、ＣＭＯＳインバータの出
力を代数演算あるいは論理演算等により適宜組み合わせ
て使用してもよい。これら出力の使用形態は、検出対象
および制御システムに応じて適切なものを適宜選択す
る。
ＯＳインバータを並列的に設けてもよく、その場合も、
各ＣＭＯＳインバータの出力のうち適切なものを選択し
て用いてもよく、各ＣＭＯＳインバータの出力を独立に
用いて互いに異なる所要個数のメンバシップ関数の値を
同時に得るようにしてもよく、ＣＭＯＳインバータの出
力を代数演算あるいは論理演算等により適宜組み合わせ
て使用してもよい。これら出力の使用形態は、検出対象
および制御システムに応じて適切なものを適宜選択す
る。
【００２６】また、信号処理部としては、メンバシップ
関数として利用することができる出力が得られる回路で
あれば、ＣＭＯＳインバータ以外の回路を用いてもよ
い。
関数として利用することができる出力が得られる回路で
あれば、ＣＭＯＳインバータ以外の回路を用いてもよ
い。
【００２７】
【発明の効果】以上述べたように、本発明によれば、セ
ンサ自体からメンバシップ値に相当する情報を直接得る
ことができるようにして、システムにおける演算処理部
の負担を軽減し、容易に且つ安価にシステムを構築する
ことを可能とするファジィ制御用センサを提供すること
ができる。
ンサ自体からメンバシップ値に相当する情報を直接得る
ことができるようにして、システムにおける演算処理部
の負担を軽減し、容易に且つ安価にシステムを構築する
ことを可能とするファジィ制御用センサを提供すること
ができる。
【図１】 本発明の一実施例に係るファジィ制御用セン
サの構成を示す回路構成図である。
サの構成を示す回路構成図である。
【図２】 図１の実施例を説明するためのＣＭＯＳイン
バータの特性を示す図である。
バータの特性を示す図である。
【図３】 図１の実施例を説明するための信号処理部の
入出力特性を示す図である。
入出力特性を示す図である。
【図４】 本発明に係るファジィ制御用センサを１チッ
プ化した実施例の構成を説明するための模式的平面図で
ある。
プ化した実施例の構成を説明するための模式的平面図で
ある。
【図５】 図４のＡ−Ａ′線に沿う模式的断面図であ
る。
る。
【図６】 一般的なファジィ制御の一例における制御の
流れを説明するための図である。
流れを説明するための図である。
【図７】 従来のファジィ制御応用システムの一例の一
部の構成を示すブロック図である。
部の構成を示すブロック図である。
Ｒ1 ，Ｒ2 …可変抵抗（ゲージ抵抗素子）、ＩＮＶ1
〜ＩＮＶ3 …ＣＭＯＳインバータ、ＶIN…信号処理部の
入力点、Ｔ1 〜Ｔ3 …出力端子、１１…半導体基板、１
２，１３…ゲージ抵抗部、１４〜１６…インバータ部。
〜ＩＮＶ3 …ＣＭＯＳインバータ、ＶIN…信号処理部の
入力点、Ｔ1 〜Ｔ3 …出力端子、１１…半導体基板、１
２，１３…ゲージ抵抗部、１４〜１６…インバータ部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−158633（ＪＰ，Ａ) 特開 平３−254217（ＪＰ，Ａ) 特開 昭58−221421（ＪＰ，Ａ) 特開 昭53−66267（ＪＰ，Ａ) 特公 平７−27595（ＪＰ，Ｂ２)
Claims (2)
- 【請求項１】 制御のために必要な情報を検出するため
のセンサ本体部と、このセンサ本体部に電気的に結合さ
れて一体的に設けられ、センサ本体部で検出された情報
が所要のメンバシップ関数に変換された信号を出力する
信号処理部とを具備し、前記信号処理部は、前記センサ
本体部の出力が共通ゲートに入力されるＣＭＯＳインバ
ータと、このＣＭＯＳインバータの貫通電流を電圧変換
してメンバシップ関数値として出力する負荷抵抗とを有
することを特徴とするファジイ制御用センサ。 - 【請求項２】 センサ本体部は、半導体センサを含み、
且つ信号処理部は、少なくともその一部が前記半導体セ
ンサと共通の半導体基板上に形成されていることを特徴
とする請求項１に記載のファジィ制御用センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20401091A JPH0794992B2 (ja) | 1991-07-18 | 1991-07-18 | ファジィ制御用センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20401091A JPH0794992B2 (ja) | 1991-07-18 | 1991-07-18 | ファジィ制御用センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0527058A JPH0527058A (ja) | 1993-02-05 |
| JPH0794992B2 true JPH0794992B2 (ja) | 1995-10-11 |
Family
ID=16483279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20401091A Expired - Fee Related JPH0794992B2 (ja) | 1991-07-18 | 1991-07-18 | ファジィ制御用センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794992B2 (ja) |
-
1991
- 1991-07-18 JP JP20401091A patent/JPH0794992B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0527058A (ja) | 1993-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5376819A (en) | Integrated circuit having an on chip thermal circuit requiring only one dedicated integrated circuit pin and method of operation | |
| JPH0794992B2 (ja) | ファジィ制御用センサ | |
| JP3311498B2 (ja) | 半導体装置 | |
| US3922569A (en) | Potential detector | |
| JPS6260851B2 (ja) | ||
| JPH05129598A (ja) | パワーデバイスの過熱検出回路 | |
| US5155398A (en) | Control circuit for high power switching transistor | |
| JP2000224482A (ja) | 共用読出し構造を有するアクティブイメージセンサ | |
| JP3237256B2 (ja) | 加速度検出回路 | |
| JPS5899033A (ja) | 集積回路装置 | |
| JPH02260712A (ja) | スイッチ回路 | |
| JP4108774B2 (ja) | ピーク検出回路 | |
| JPH0792482B2 (ja) | 半導体センサ | |
| JP2013239876A (ja) | 電荷増幅回路 | |
| JPH05203682A (ja) | 半導体センサ | |
| JP2628931B2 (ja) | 圧力センサ | |
| JPH05327465A (ja) | 半導体集積回路 | |
| JP3107014B2 (ja) | モード選択回路 | |
| JP2637849B2 (ja) | マイクロコンピュータ | |
| JP2705085B2 (ja) | デコーダのテスト回路 | |
| JPH11149464A (ja) | マイクロコンピュータ | |
| JPS61115113A (ja) | 温度補償回路 | |
| JPS63221715A (ja) | Ａ／ｄ変換装置 | |
| JPS60229299A (ja) | 半導体記憶装置 | |
| JPH0644390A (ja) | ファジーシステムのメンバーシップ値出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |