JPH0795021A - 半導体集積回路の遅延回路 - Google Patents
半導体集積回路の遅延回路Info
- Publication number
- JPH0795021A JPH0795021A JP5232888A JP23288893A JPH0795021A JP H0795021 A JPH0795021 A JP H0795021A JP 5232888 A JP5232888 A JP 5232888A JP 23288893 A JP23288893 A JP 23288893A JP H0795021 A JPH0795021 A JP H0795021A
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- Japan
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- circuit
- semiconductor integrated
- integrated circuit
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- power supply
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Abstract
(57)【要約】
【目的】 より少ないトランジスタ数および所要面積
で、所望の遅延値を得ることができる半導体集積回路の
遅延回路を提供すること。 【構成】 半導体集積回路内に設けられ、複数段接続さ
れた反転増幅器により、入力信号を所定時間遅延させて
出力する遅延回路において、前記反転増幅器の動作電源
電圧を、半導体集積回路の電源電圧よりも低いものとす
る電源電圧制御手段を有する。
で、所望の遅延値を得ることができる半導体集積回路の
遅延回路を提供すること。 【構成】 半導体集積回路内に設けられ、複数段接続さ
れた反転増幅器により、入力信号を所定時間遅延させて
出力する遅延回路において、前記反転増幅器の動作電源
電圧を、半導体集積回路の電源電圧よりも低いものとす
る電源電圧制御手段を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、信号のタイミング調整を行うために用いる遅延回
路を備えた半導体集積回路に関する。
特に、信号のタイミング調整を行うために用いる遅延回
路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路に設けら
れる遅延回路は、多段に接続された反転増幅器により構
成され、入力信号を通すことにより、所定の遅延量の出
力信号を得るものであった。
れる遅延回路は、多段に接続された反転増幅器により構
成され、入力信号を通すことにより、所定の遅延量の出
力信号を得るものであった。
【０００３】図３および図４は、上記のような従来の遅
延回路の構成を示す回路図である。
延回路の構成を示す回路図である。
【０００４】入力端子３１，４１に入力される入力信号
は多数段接続された反転増幅器３４，４４を経由して出
力端子３７，４７から遅延された出力信号として出力さ
れる。
は多数段接続された反転増幅器３４，４４を経由して出
力端子３７，４７から遅延された出力信号として出力さ
れる。
【０００５】図３および図４において、半導体集積回路
に外部から供給されている電源電圧を＋５Ｖと接地電位
としている。図３および図４の回路において、多数段接
続された反転増幅器３４，４４は、これらの電源電圧の
供給を受けて動作している。
に外部から供給されている電源電圧を＋５Ｖと接地電位
としている。図３および図４の回路において、多数段接
続された反転増幅器３４，４４は、これらの電源電圧の
供給を受けて動作している。
【０００６】上記の反転増幅器３４，４４の接続段数を
選択することによって所望の遅延値を得ることができ
る。
選択することによって所望の遅延値を得ることができ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路に設けられる遅延回路では、遅
延値が反転増幅器の接続段数を選択することによっての
み決定される構成であるため、例えばトランジスタサイ
ズが固定であるゲートアレイタイプの半導体集積回路の
場合、長い遅延値を得るためには多くのトランジスタが
必要になるという問題点がある。
た従来の半導体集積回路に設けられる遅延回路では、遅
延値が反転増幅器の接続段数を選択することによっての
み決定される構成であるため、例えばトランジスタサイ
ズが固定であるゲートアレイタイプの半導体集積回路の
場合、長い遅延値を得るためには多くのトランジスタが
必要になるという問題点がある。
【０００８】また、ゲートアレイタイプ以外の半導体集
積回路においても集積回路内における遅延回路の所要面
積が大きく、半導体集積回路の高集積化の障害となる。
積回路においても集積回路内における遅延回路の所要面
積が大きく、半導体集積回路の高集積化の障害となる。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、従来技術に比して、より少ないトランジス
タ数および所要面積で、所望の遅延値を得ることができ
る半導体集積回路の遅延回路を提供することを目的とす
る。
のであって、従来技術に比して、より少ないトランジス
タ数および所要面積で、所望の遅延値を得ることができ
る半導体集積回路の遅延回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
の遅延回路は、半導体集積回路内に設けられ、複数段接
続された反転増幅器により、入力信号を所定時間遅延さ
せて出力する遅延回路において、前記反転増幅器の動作
電源電圧を、半導体集積回路の電源電圧よりも低いもの
とする電源電圧制御手段を有することを特徴とする。
の遅延回路は、半導体集積回路内に設けられ、複数段接
続された反転増幅器により、入力信号を所定時間遅延さ
せて出力する遅延回路において、前記反転増幅器の動作
電源電圧を、半導体集積回路の電源電圧よりも低いもの
とする電源電圧制御手段を有することを特徴とする。
【００１１】この場合、電源電圧制御手段が、半導体集
積回路の正電圧を所定量降圧して複数の反転増幅器のそ
れぞれに供給する降圧回路であってもよい。
積回路の正電圧を所定量降圧して複数の反転増幅器のそ
れぞれに供給する降圧回路であってもよい。
【００１２】また、電源電圧制御手段が、半導体集積回
路の負電圧を所定量昇圧して複数の反転増幅器のそれぞ
れに供給する昇圧回路であってもよい。
路の負電圧を所定量昇圧して複数の反転増幅器のそれぞ
れに供給する昇圧回路であってもよい。
【００１３】さらに、電源電圧制御手段が、半導体集積
回路の正電圧を所定量降圧して複数の反転増幅器のそれ
ぞれに供給する降圧回路と、半導体集積回路の負電圧を
所定量昇圧して複数の反転増幅器のそれぞれに供給する
昇圧回路により構成されていてもよい。
回路の正電圧を所定量降圧して複数の反転増幅器のそれ
ぞれに供給する降圧回路と、半導体集積回路の負電圧を
所定量昇圧して複数の反転増幅器のそれぞれに供給する
昇圧回路により構成されていてもよい。
【００１４】
【作用】一般にＭＯＳ回路において動作電源電圧が低く
なるとその動作速度は低下する。
なるとその動作速度は低下する。
【００１５】そのため、本発明によれば従来技術に比し
て、より少ないトランジスタ数、所要面積で所望の遅延
値を得ることができる。
て、より少ないトランジスタ数、所要面積で所望の遅延
値を得ることができる。
【００１６】
【実施例】以下、添付の図面に基づいて本発明の実施例
について説明する。
について説明する。
【００１７】図１は本発明の第１の実施例に係る遅延回
路の回路図である。
路の回路図である。
【００１８】図１に示す回路では図３および図４に示し
た従来例と同様に、入力端子１１に入力される入力信号
は、多数段接続された反転増幅器１４を経由して出力端
子１７から遅延された信号として出力される。
た従来例と同様に、入力端子１１に入力される入力信号
は、多数段接続された反転増幅器１４を経由して出力端
子１７から遅延された信号として出力される。
【００１９】図１において、半導体集積回路に外部から
供給されている電源電圧を＋５Ｖおよび接地電位として
いる。降圧回路を構成する降圧用のＮ型トランジスタ１
５は、＋５Ｖの電源線（不図示）と降圧電源線１６との
間に設けられ、＋５Ｖから所定量低い電圧を発生し、降
圧電源線１６に供給している。
供給されている電源電圧を＋５Ｖおよび接地電位として
いる。降圧回路を構成する降圧用のＮ型トランジスタ１
５は、＋５Ｖの電源線（不図示）と降圧電源線１６との
間に設けられ、＋５Ｖから所定量低い電圧を発生し、降
圧電源線１６に供給している。
【００２０】多数段接続された反転増幅器１４のそれぞ
れは、降圧電源線１６により正電圧の供給を受けるもの
で、図３および図４にそれぞれ示した従来の反転増幅器
３４，４４に比して低い電源電圧が供給されている。そ
のため、本実施例の反転増幅器１４の動作速度は、図３
および図４の従来例に示した反転増幅器３４，４４と比
較して、低いものとなり、より少ないトランジスタ数、
所要面積で所望の遅延値を得ることが可能となる。
れは、降圧電源線１６により正電圧の供給を受けるもの
で、図３および図４にそれぞれ示した従来の反転増幅器
３４，４４に比して低い電源電圧が供給されている。そ
のため、本実施例の反転増幅器１４の動作速度は、図３
および図４の従来例に示した反転増幅器３４，４４と比
較して、低いものとなり、より少ないトランジスタ数、
所要面積で所望の遅延値を得ることが可能となる。
【００２１】図２は本発明の第２の実施例に係る遅延回
路の回路図である。
路の回路図である。
【００２２】図２に示す回路では図１に示した実施例と
同様に、入力端子２１に入力される入力信号は、多数段
接続された反転増幅器２４を経由して出力端子２７から
遅延された信号として出力される。
同様に、入力端子２１に入力される入力信号は、多数段
接続された反転増幅器２４を経由して出力端子２７から
遅延された信号として出力される。
【００２３】図１においても、半導体集積回路に外部か
ら供給されている電源電圧を＋５Ｖおよび接地電位とし
ている。本実施例においては、図１に示した実施例と同
様に、降圧用のＮ型トランジスタ２５が、＋５Ｖの電源
線（不図示）と降圧電源線２６との間に設けられるとと
もに、昇圧回路を構成する昇圧用のＰ型トランジスタ２
８が昇圧電源線２９と接地との間に設けられている。降
圧用トランジスタ２５および昇圧用トランジスタ２９に
より、降圧電源線２６および昇圧電源線２９のそれぞれ
には、＋５Ｖから所定量低い電圧、接地電位より所定量
高い電圧が供給されている。
ら供給されている電源電圧を＋５Ｖおよび接地電位とし
ている。本実施例においては、図１に示した実施例と同
様に、降圧用のＮ型トランジスタ２５が、＋５Ｖの電源
線（不図示）と降圧電源線２６との間に設けられるとと
もに、昇圧回路を構成する昇圧用のＰ型トランジスタ２
８が昇圧電源線２９と接地との間に設けられている。降
圧用トランジスタ２５および昇圧用トランジスタ２９に
より、降圧電源線２６および昇圧電源線２９のそれぞれ
には、＋５Ｖから所定量低い電圧、接地電位より所定量
高い電圧が供給されている。
【００２４】多数段接続された反転増幅器２４のそれぞ
れは、降圧電源線２６および昇圧電源線２９により正電
圧および負電圧の供給を受けるもので、図１に示した実
施例の反転増幅器１４よりもさらに低い電源電圧が供給
されている。そのため、本実施例の反転増幅器１４の動
作速度は、図１の実施例に示した反転増幅器１４と比較
して、さらに低いものとなり、より少ないトランジスタ
数、所要面積で所望の遅延値を得ることが可能となって
いる。
れは、降圧電源線２６および昇圧電源線２９により正電
圧および負電圧の供給を受けるもので、図１に示した実
施例の反転増幅器１４よりもさらに低い電源電圧が供給
されている。そのため、本実施例の反転増幅器１４の動
作速度は、図１の実施例に示した反転増幅器１４と比較
して、さらに低いものとなり、より少ないトランジスタ
数、所要面積で所望の遅延値を得ることが可能となって
いる。
【００２５】以上述ベたように、本発明によれば従来技
術に比して、より少ないトランジスタ数、面積で、所望
の遅延値を実現することが可能であり半導体集積回路の
レイアウト性を向上させることができる。以下では簡単
な例を用いて、具体的な効果について述ベる。
術に比して、より少ないトランジスタ数、面積で、所望
の遅延値を実現することが可能であり半導体集積回路の
レイアウト性を向上させることができる。以下では簡単
な例を用いて、具体的な効果について述ベる。
【００２６】一般に反転増幅器の応答時間は、出力立ち
上がりの時をｔr、出カ立ち下がりの時をｔfとすると、
ｔr、ｔfのそれぞれは、下記の式（１）、 （２）で表
される。
上がりの時をｔr、出カ立ち下がりの時をｔfとすると、
ｔr、ｔfのそれぞれは、下記の式（１）、 （２）で表
される。
【００２７】 ｔr＝Ａ十ｋ（Ｃ・Ｖdd）／Ｉｏｎｐ・・・・・・（１） ｔf＝Ｂ＋ｋ（Ｃ・Ｖdd）／Ｉｏｎｎ・・・・・・（２） 但し、この場合、Ａ、Ｂ、ｋιは定数（＞０）、Ｃは負
荷容量、Ｖddは電源電圧である。
荷容量、Ｖddは電源電圧である。
【００２８】また、ＩｏｎｐはＰ型ＭＯＳトランジスタ
のオン電流の絶対値であり、ＩｏｎｎはＮ型ＭＯＳトラ
ンジスタのオン電流の絶対値である。
のオン電流の絶対値であり、ＩｏｎｎはＮ型ＭＯＳトラ
ンジスタのオン電流の絶対値である。
【００２９】ところが、一般にＶｄｄの増加に対して、
Ｉｏｎｐ、ＩｏｎｎはＶddの２乗のオーダーで増加する
ため、Ｖddが小さくなった場合には式（１）、（２）の
第２項の分母の影響の方が分子の影響よりも大きく、結
果としてｔr，ｔfはともに大きくなる。
Ｉｏｎｐ、ＩｏｎｎはＶddの２乗のオーダーで増加する
ため、Ｖddが小さくなった場合には式（１）、（２）の
第２項の分母の影響の方が分子の影響よりも大きく、結
果としてｔr，ｔfはともに大きくなる。
【００３０】例えば図１に示した実施例、図３および図
４にそれぞれ示した従来例の回路において、ある同一プ
ロセスでの反転増幅器１４，３４，４４の一段当たりの
遅延値をそれぞれ求めると、 図１に示した反転増幅回路１４で約０．３８ｎｓ 図３に示した反転増幅回路３４で約０．５１ｎｓ 図４に示した反転増幅回路４４で約０．２２ｎＳとな
る。
４にそれぞれ示した従来例の回路において、ある同一プ
ロセスでの反転増幅器１４，３４，４４の一段当たりの
遅延値をそれぞれ求めると、 図１に示した反転増幅回路１４で約０．３８ｎｓ 図３に示した反転増幅回路３４で約０．５１ｎｓ 図４に示した反転増幅回路４４で約０．２２ｎＳとな
る。
【００３１】上記結果から同一遅延値を実現するために
必要な（同サイズの）トランジスタ数の比は、図１に示
した反転増幅回路１４：図３に示した反転増幅回路３
４：図４に示した反転増幅回路４４＝１：１．４７：
１．７０となる。
必要な（同サイズの）トランジスタ数の比は、図１に示
した反転増幅回路１４：図３に示した反転増幅回路３
４：図４に示した反転増幅回路４４＝１：１．４７：
１．７０となる。
【００３２】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００３３】所定の遅延値を、より少ないトランジスタ
数、所要面積で得ることができる効果がある。これによ
り、半導体集積回路をより高集積化することができる効
果がある。
数、所要面積で得ることができる効果がある。これによ
り、半導体集積回路をより高集積化することができる効
果がある。
【図１】本発明の第１の実施例に係る遅延回路の回路図
である。
である。
【図２】本発明の第２の実施例に係る遅延回路の回路図
である。
である。
【図３】従来の遅延回路の回路図である。
【図４】従来の遅延回路の回路図である。
１１，２１ 入力端子、 １４，２４ 反転増幅器 １５，２５ 降圧用トランジスタ、 １６，２６ 降圧電源線、 １７，２７ 出力端子、 ２８ 昇圧用トランジスタ、 ２９ 昇圧電源線
Claims (4)
- 【請求項１】 半導体集積回路内に設けられ、複数段接
続された反転増幅器により、入力信号を所定時間遅延さ
せて出力する遅延回路において、 前記反転増幅器の動作電源電圧を、半導体集積回路の電
源電圧よりも低いものとする電源電圧制御手段を有する
ことを特徴とする半導体集積回路の遅延回路。 - 【請求項２】 請求項１記載の半導体集積回路の遅延回
路において、 電源電圧制御手段が、半導体集積回路の正電圧を所定量
降圧して複数の反転増幅器のそれぞれに供給する降圧回
路であることを特徴とする半導体集積回路の遅延回路。 - 【請求項３】 請求項１記載の半導体集積回路の遅延回
路において、 電源電圧制御手段が、半導体集積回路の負電圧を所定量
昇圧して複数の反転増幅器のそれぞれに供給する昇圧回
路であることを特徴とする半導体集積回路の遅延回路。 - 【請求項４】 請求項１記載の半導体集積回路の遅延回
路において、 電源電圧制御手段が、半導体集積回路の正電圧を所定量
降圧して複数の反転増幅器のそれぞれに供給する降圧回
路と、半導体集積回路の負電圧を所定量昇圧して複数の
反転増幅器のそれぞれに供給する昇圧回路により構成さ
れていることを特徴とする半導体集積回路の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232888A JPH0795021A (ja) | 1993-09-20 | 1993-09-20 | 半導体集積回路の遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232888A JPH0795021A (ja) | 1993-09-20 | 1993-09-20 | 半導体集積回路の遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795021A true JPH0795021A (ja) | 1995-04-07 |
Family
ID=16946419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5232888A Pending JPH0795021A (ja) | 1993-09-20 | 1993-09-20 | 半導体集積回路の遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795021A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7601470B2 (en) | 2003-11-18 | 2009-10-13 | Lg Display Co., Ltd. | Color filter substrate including processing key and method for fabricating the substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022468A (ja) * | 1983-07-19 | 1985-02-04 | Fujitsu Ltd | コンバ−タ電源回路 |
-
1993
- 1993-09-20 JP JP5232888A patent/JPH0795021A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022468A (ja) * | 1983-07-19 | 1985-02-04 | Fujitsu Ltd | コンバ−タ電源回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7601470B2 (en) | 2003-11-18 | 2009-10-13 | Lg Display Co., Ltd. | Color filter substrate including processing key and method for fabricating the substrate |
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