JPH0795249A - 三値伝送装置 - Google Patents
三値伝送装置Info
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- JPH0795249A JPH0795249A JP25915193A JP25915193A JPH0795249A JP H0795249 A JPH0795249 A JP H0795249A JP 25915193 A JP25915193 A JP 25915193A JP 25915193 A JP25915193 A JP 25915193A JP H0795249 A JPH0795249 A JP H0795249A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 94
- 238000006243 chemical reaction Methods 0.000 claims abstract description 47
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 伝送路を増やすことなく、伝送できるデータ
量を増やし、伝送時間を短縮する。 【構成】 送信側回路１の２進数−３進数変換部３は入
力された二値データを三値データに変換する。インバー
タ回路１１とナンド回路１２とノア回路１３とＰ型ＭＯ
Ｓトランジスタ１４とＮ型ＭＯＳトランジスタ１５とは
２進数−３進数変換部３からの三値データに対応して低
レベル状態、高レベル状態、高インピーダンス状態を伝
送路１００上に出力する。受信側回路２のコンパレータ
回路２５，２６はノード２７，２８の電位が中間電圧１
／２ＶDDよりも高いか否かを検出する。３進数−２進数
変換部４はコンパレータ回路２５，２６の識別結果を二
値データに変換して出力する。
量を増やし、伝送時間を短縮する。 【構成】 送信側回路１の２進数−３進数変換部３は入
力された二値データを三値データに変換する。インバー
タ回路１１とナンド回路１２とノア回路１３とＰ型ＭＯ
Ｓトランジスタ１４とＮ型ＭＯＳトランジスタ１５とは
２進数−３進数変換部３からの三値データに対応して低
レベル状態、高レベル状態、高インピーダンス状態を伝
送路１００上に出力する。受信側回路２のコンパレータ
回路２５，２６はノード２７，２８の電位が中間電圧１
／２ＶDDよりも高いか否かを検出する。３進数−２進数
変換部４はコンパレータ回路２５，２６の識別結果を二
値データに変換して出力する。
Description
【０００１】
【産業上の利用分野】本発明は三値伝送装置に関し、特
にディジタルデータの伝送方式に関する。
にディジタルデータの伝送方式に関する。
【０００２】
【従来の技術】従来、ディジタルデータ伝送方式におい
ては、図６に示すように、送信側回路７のドライバ回路
７１から伝送路２００上に送出されたディジタルデータ
を受信側回路８のレシーバ回路８１で受信している。
ては、図６に示すように、送信側回路７のドライバ回路
７１から伝送路２００上に送出されたディジタルデータ
を受信側回路８のレシーバ回路８１で受信している。
【０００３】このとき、送信側回路７及び受信側回路８
には夫々クロック信号１０１が入力されており、このク
ロック信号１０１によって送信側回路７及び受信側回路
８は同期して動作している。
には夫々クロック信号１０１が入力されており、このク
ロック信号１０１によって送信側回路７及び受信側回路
８は同期して動作している。
【０００４】今、送信側回路７の中でクロック信号１０
１に同期して高レベルもしくは低レベルのいずれかの二
値データが信号線ＩＮに入力されると、ドライバ回路７
１からはクロック信号１０１に同期した二値データが伝
送路２００に送り出される。
１に同期して高レベルもしくは低レベルのいずれかの二
値データが信号線ＩＮに入力されると、ドライバ回路７
１からはクロック信号１０１に同期した二値データが伝
送路２００に送り出される。
【０００５】この二値データ（データ１〜データ４，…
…）は伝送路２００を通って送信側回路７から受信側回
路８へと伝送される。
…）は伝送路２００を通って送信側回路７から受信側回
路８へと伝送される。
【０００６】二値データを受信した受信側回路８ではレ
シーバ回路８１の入力端子に伝送路２００から二値デー
タが入力され、その二値データがレシーバ回路８１の出
力端子から信号線ＯＵＴへと出力される。
シーバ回路８１の入力端子に伝送路２００から二値デー
タが入力され、その二値データがレシーバ回路８１の出
力端子から信号線ＯＵＴへと出力される。
【０００７】従来のディジタルデータ伝送方式では上述
したようにして、１クロック当り高レベルもしくは低レ
ベルのいずれかの二値データが１個ずつ、伝送路２００
を介して送信側回路７から受信側回路８へと伝送され
る。
したようにして、１クロック当り高レベルもしくは低レ
ベルのいずれかの二値データが１個ずつ、伝送路２００
を介して送信側回路７から受信側回路８へと伝送され
る。
【０００８】
【発明が解決しようとする課題】上述した従来のディジ
タルデータ転送方式では、伝送路上を伝送されるデータ
が高レベルもしくは低レベルのいずれかの二値データで
あるため、単位クロック当りに送信できるデータ量が１
ビットとなっている。よって、単位クロック当りに伝送
できるデータ量を増やすためには伝送路を増やさなけれ
ばならないという欠点がある。
タルデータ転送方式では、伝送路上を伝送されるデータ
が高レベルもしくは低レベルのいずれかの二値データで
あるため、単位クロック当りに送信できるデータ量が１
ビットとなっている。よって、単位クロック当りに伝送
できるデータ量を増やすためには伝送路を増やさなけれ
ばならないという欠点がある。
【０００９】そこで、本発明の目的は上記欠点を除去
し、伝送路を増やすことなく、伝送できるデータ量を増
やすことができ、伝送時間を短縮することができる三値
伝送装置を提供することにある。
し、伝送路を増やすことなく、伝送できるデータ量を増
やすことができ、伝送時間を短縮することができる三値
伝送装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明による三値伝送装
置は、二値の入力信号を三値信号に変換する変換手段
と、前記三値信号に応じて高レベル状態と低レベル状態
と高インピーダンス状態とのうち一つを出力する出力手
段とを送信側に備えている。
置は、二値の入力信号を三値信号に変換する変換手段
と、前記三値信号に応じて高レベル状態と低レベル状態
と高インピーダンス状態とのうち一つを出力する出力手
段とを送信側に備えている。
【００１１】本発明による他の三値伝送装置は、伝送路
の高レベル状態を示す高レベル電源電圧と前記伝送路の
低レベル状態を示す低レベル電源電圧との中間電圧を基
に前記伝送路の状態が前記高レベル状態と前記低レベル
状態と高インピーダンス状態とのうちどの状態にあるの
かを識別する識別手段と、前記識別手段の識別結果を二
値の出力信号に変換する手段とを受信側に備えている。
の高レベル状態を示す高レベル電源電圧と前記伝送路の
低レベル状態を示す低レベル電源電圧との中間電圧を基
に前記伝送路の状態が前記高レベル状態と前記低レベル
状態と高インピーダンス状態とのうちどの状態にあるの
かを識別する識別手段と、前記識別手段の識別結果を二
値の出力信号に変換する手段とを受信側に備えている。
【００１２】本発明による別の三値伝送装置は、送信側
に設けられ、二値の入力信号を三値信号に変換する変換
手段と、前記送信側に設けられ、前記三値信号に応じて
高レベル状態と低レベル状態と高インピーダンス状態と
のうち一つを出力する出力手段と、受信側に設けられ、
前記高レベル状態を示す高レベル電源電圧と前記低レベ
ル状態を示す低レベル電源電圧との中間電圧を基に前記
出力手段からの出力信号が前記高レベル状態と前記低レ
ベル状態と前記高インピーダンス状態とのうちどの状態
にあるのかを識別する識別手段と、前記受信側に設けら
れ、前記識別手段の識別結果を二値の出力信号に変換す
る手段とを備えている。
に設けられ、二値の入力信号を三値信号に変換する変換
手段と、前記送信側に設けられ、前記三値信号に応じて
高レベル状態と低レベル状態と高インピーダンス状態と
のうち一つを出力する出力手段と、受信側に設けられ、
前記高レベル状態を示す高レベル電源電圧と前記低レベ
ル状態を示す低レベル電源電圧との中間電圧を基に前記
出力手段からの出力信号が前記高レベル状態と前記低レ
ベル状態と前記高インピーダンス状態とのうちどの状態
にあるのかを識別する識別手段と、前記受信側に設けら
れ、前記識別手段の識別結果を二値の出力信号に変換す
る手段とを備えている。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、送信側回路１と受信側回路
２とは伝送路１００によって接続されている。また、送
信側回路１及び受信側回路２には夫々クロック信号１０
１が入力されており、このクロック信号１０１によって
送信側回路１及び受信側回路２は同期して動作してい
る。
ック図である。図において、送信側回路１と受信側回路
２とは伝送路１００によって接続されている。また、送
信側回路１及び受信側回路２には夫々クロック信号１０
１が入力されており、このクロック信号１０１によって
送信側回路１及び受信側回路２は同期して動作してい
る。
【００１５】送信側回路１において、２進数−３進数変
換部（以下、変換部とする）３は二値データである入力
信号１１０を、三値データを示す制御信号１１１，１１
２に変換する。
換部（以下、変換部とする）３は二値データである入力
信号１１０を、三値データを示す制御信号１１１，１１
２に変換する。
【００１６】変換部３は制御信号１１１をナンド（ＮＡ
ＮＤ）回路１２及びノア（ＮＯＲ）回路１３に夫々出力
し、制御信号１１２をインバータ（ＩＮＶ）回路１１と
ナンド回路１２とノア回路１３とに夫々出力する。
ＮＤ）回路１２及びノア（ＮＯＲ）回路１３に夫々出力
し、制御信号１１２をインバータ（ＩＮＶ）回路１１と
ナンド回路１２とノア回路１３とに夫々出力する。
【００１７】インバータ回路１１は制御信号１１２を反
転し、反転出力１１３をナンド回路１２に出力する。
転し、反転出力１１３をナンド回路１２に出力する。
【００１８】ナンド回路１２は制御信号１１１と反転出
力１１３とのナンドをとり、その結果を出力信号１１４
としてＰ型ＭＯＳトランジスタ１４のゲートに出力す
る。
力１１３とのナンドをとり、その結果を出力信号１１４
としてＰ型ＭＯＳトランジスタ１４のゲートに出力す
る。
【００１９】ノア回路１３は制御信号１１１，１１２の
ノアをとり、その結果を出力信号１１５としてＮ型ＭＯ
Ｓトランジスタ１５のゲートに出力する。
ノアをとり、その結果を出力信号１１５としてＮ型ＭＯ
Ｓトランジスタ１５のゲートに出力する。
【００２０】Ｐ型ＭＯＳトランジスタ１４はゲート入力
がナンド回路１２からの出力信号１１４に、ソース入力
が高レベル電源ＶDDに、ドレイン出力が伝送路１００に
夫々接続されている。
がナンド回路１２からの出力信号１１４に、ソース入力
が高レベル電源ＶDDに、ドレイン出力が伝送路１００に
夫々接続されている。
【００２１】Ｎ型ＭＯＳトランジスタ１５はゲート入力
がノア回路１３からの出力信号１１５に、ソース入力が
低レベル電源ＧＮＤに、ドレイン出力が伝送路１００に
夫々接続されている。
がノア回路１３からの出力信号１１５に、ソース入力が
低レベル電源ＧＮＤに、ドレイン出力が伝送路１００に
夫々接続されている。
【００２２】送信側回路１においては変換部３が３進数
の「０」を出力するために制御信号１１１，１１２を夫
々低レベルにすると、インバータ回路１１からの反転出
力１１３とナンド回路１２からの出力信号１１４とノア
回路１３からの出力信号１１５とが夫々高レベルにな
る。
の「０」を出力するために制御信号１１１，１１２を夫
々低レベルにすると、インバータ回路１１からの反転出
力１１３とナンド回路１２からの出力信号１１４とノア
回路１３からの出力信号１１５とが夫々高レベルにな
る。
【００２３】これによって、Ｐ型ＭＯＳトランジスタ１
４がオフ状態となり、Ｎ型ＭＯＳトランジスタ１５がオ
ン状態となるので、伝送路１００上には低レベル状態が
出力される。
４がオフ状態となり、Ｎ型ＭＯＳトランジスタ１５がオ
ン状態となるので、伝送路１００上には低レベル状態が
出力される。
【００２４】また、変換部３が３進数の「１」を出力す
るために制御信号１１１を高レベルとし、制御信号１１
２を低レベルにすると、インバータ回路１１からの反転
出力１１３が高レベルになり、ナンド回路１２からの出
力信号１１４とノア回路１３からの出力信号１１５とが
夫々低レベルになる。
るために制御信号１１１を高レベルとし、制御信号１１
２を低レベルにすると、インバータ回路１１からの反転
出力１１３が高レベルになり、ナンド回路１２からの出
力信号１１４とノア回路１３からの出力信号１１５とが
夫々低レベルになる。
【００２５】これによって、Ｐ型ＭＯＳトランジスタ１
４がオン状態となり、Ｎ型ＭＯＳトランジスタ１５がオ
フ状態となるので、伝送路１００上には高レベル状態が
出力される。
４がオン状態となり、Ｎ型ＭＯＳトランジスタ１５がオ
フ状態となるので、伝送路１００上には高レベル状態が
出力される。
【００２６】さらに、変換部３が３進数の「２」を出力
するために制御信号１１２を高レベルにすると、インバ
ータ回路１１からの反転出力１１３が低レベルになり、
ナンド回路１２からの出力信号１１４が高レベルにな
り、ノア回路１３からの出力信号１１５が低レベルにな
る。
するために制御信号１１２を高レベルにすると、インバ
ータ回路１１からの反転出力１１３が低レベルになり、
ナンド回路１２からの出力信号１１４が高レベルにな
り、ノア回路１３からの出力信号１１５が低レベルにな
る。
【００２７】これによって、Ｐ型ＭＯＳトランジスタ１
４がオフ状態となり、Ｎ型ＭＯＳトランジスタ１５もオ
フ状態となるので、変換部３からの制御信号１１１のレ
ベル値に関係なく、伝送路１００上には高インピーダン
ス状態が出力される。
４がオフ状態となり、Ｎ型ＭＯＳトランジスタ１５もオ
フ状態となるので、変換部３からの制御信号１１１のレ
ベル値に関係なく、伝送路１００上には高インピーダン
ス状態が出力される。
【００２８】したがって、変換部３から出力される制御
信号１１１，１１２によって示される三値データは低レ
ベル状態、高レベル状態、高インピーダンス状態のうち
対応する状態で伝送路１００上に出力される。
信号１１１，１１２によって示される三値データは低レ
ベル状態、高レベル状態、高インピーダンス状態のうち
対応する状態で伝送路１００上に出力される。
【００２９】受信側回路２において、抵抗素子２１は高
レベル電源ＶDDとノード２７との間に挿入され、抵抗素
子２２はノード２７と伝送路１００との間に挿入されて
いる。また、抵抗素子２３は伝送路１００とノード２８
との間に挿入され、抵抗素子２４はノード２８と低レベ
ル電源ＧＮＤとの間に挿入されている。
レベル電源ＶDDとノード２７との間に挿入され、抵抗素
子２２はノード２７と伝送路１００との間に挿入されて
いる。また、抵抗素子２３は伝送路１００とノード２８
との間に挿入され、抵抗素子２４はノード２８と低レベ
ル電源ＧＮＤとの間に挿入されている。
【００３０】コンパレータ回路２５は正転入力端子にノ
ード２７が接続され、反転入力端子に高レベル電源ＶDD
と低レベル電源ＧＮＤとの中間電圧１／２ＶDDが接続さ
れている。すなわち、コンパレータ回路２５はノード２
７の電位が中間電圧１／２ＶDDよりも高いか否かを検出
する。
ード２７が接続され、反転入力端子に高レベル電源ＶDD
と低レベル電源ＧＮＤとの中間電圧１／２ＶDDが接続さ
れている。すなわち、コンパレータ回路２５はノード２
７の電位が中間電圧１／２ＶDDよりも高いか否かを検出
する。
【００３１】コンパレータ回路２６は正転入力端子にノ
ード２８が接続され、反転入力端子に高レベル電源ＶDD
と低レベル電源ＧＮＤとの中間電圧１／２ＶDDが接続さ
れている。すなわち、コンパレータ回路２６はノード２
８の電位が中間電圧１／２ＶDDよりも高いか否かを検出
する。
ード２８が接続され、反転入力端子に高レベル電源ＶDD
と低レベル電源ＧＮＤとの中間電圧１／２ＶDDが接続さ
れている。すなわち、コンパレータ回路２６はノード２
８の電位が中間電圧１／２ＶDDよりも高いか否かを検出
する。
【００３２】但し、抵抗素子２１〜２４の抵抗値を夫々
Ｒ２１〜Ｒ２４とすると、 Ｒ２１＝Ｒ２４＞Ｒ２２＝Ｒ２３ となるように、抵抗素子２１〜２４各々の抵抗値が設計
されている。
Ｒ２１〜Ｒ２４とすると、 Ｒ２１＝Ｒ２４＞Ｒ２２＝Ｒ２３ となるように、抵抗素子２１〜２４各々の抵抗値が設計
されている。
【００３３】３進数−２進数変換部（以下、変換部とす
る）４は伝送路１００上における状態がコンパレータ回
路２５，２６で識別された結果、つまりコンパレータ回
路２５，２６からの出力信号１２１，１２２を基に、伝
送路１００上の状態で表される三値データを二値データ
に変換し、出力信号１２０として出力する。
る）４は伝送路１００上における状態がコンパレータ回
路２５，２６で識別された結果、つまりコンパレータ回
路２５，２６からの出力信号１２１，１２２を基に、伝
送路１００上の状態で表される三値データを二値データ
に変換し、出力信号１２０として出力する。
【００３４】受信側回路２においては伝送路１００の状
態が高レベル状態になると、ノード２７の電位が高レベ
ル状態となる。このとき、ノード２８の電位は、 （伝送路１００の電位−低レベル電位）・Ｒ２４／（Ｒ
２３＋Ｒ２４） となる。
態が高レベル状態になると、ノード２７の電位が高レベ
ル状態となる。このとき、ノード２８の電位は、 （伝送路１００の電位−低レベル電位）・Ｒ２４／（Ｒ
２３＋Ｒ２４） となる。
【００３５】この式に先に設定したＲ２３，Ｒ２４を代
入すると、ノード２８の電位は１／２ＶDDよりも高くな
る。したがって、コンパレータ回路２５，２６からの出
力信号１２１，１２２には夫々高レベルが出力される。
入すると、ノード２８の電位は１／２ＶDDよりも高くな
る。したがって、コンパレータ回路２５，２６からの出
力信号１２１，１２２には夫々高レベルが出力される。
【００３６】また、伝送路１００の状態が低レベル状態
になると、ノード２８の電位が低レベル状態となる。こ
のとき、ノード２７の電位は、 （高レベル電位−伝送路１００の電位）・Ｒ２２／（Ｒ
２１＋Ｒ２２） となる。
になると、ノード２８の電位が低レベル状態となる。こ
のとき、ノード２７の電位は、 （高レベル電位−伝送路１００の電位）・Ｒ２２／（Ｒ
２１＋Ｒ２２） となる。
【００３７】この式に先に設定したＲ２１，Ｒ２２を代
入すると、ノード２７の電位は１／２ＶDDよりも低くな
る。したがって、コンパレータ回路２５，２６からの出
力信号１２１，１２２には夫々低レベルが出力される。
入すると、ノード２７の電位は１／２ＶDDよりも低くな
る。したがって、コンパレータ回路２５，２６からの出
力信号１２１，１２２には夫々低レベルが出力される。
【００３８】さらに、伝送路１００の状態が高インピー
ダンス状態になると、ノード２７の電位は、 ＶDD・（Ｒ２２＋Ｒ２３＋Ｒ２４）／（Ｒ２１＋Ｒ２２＋Ｒ２３＋Ｒ２４） となる。
ダンス状態になると、ノード２７の電位は、 ＶDD・（Ｒ２２＋Ｒ２３＋Ｒ２４）／（Ｒ２１＋Ｒ２２＋Ｒ２３＋Ｒ２４） となる。
【００３９】この式に先に設定したＲ２１〜Ｒ２４を代
入すると、ノード２７の電位は１／２ＶDDよりも高くな
る。このとき、ノード２８の電位は、 ＶDD・Ｒ２４／（Ｒ２１＋Ｒ２２＋Ｒ２３＋Ｒ２４） となる。
入すると、ノード２７の電位は１／２ＶDDよりも高くな
る。このとき、ノード２８の電位は、 ＶDD・Ｒ２４／（Ｒ２１＋Ｒ２２＋Ｒ２３＋Ｒ２４） となる。
【００４０】この式に先に設定したＲ２１〜Ｒ２４を代
入すると、ノード２８の電位は１／２ＶDDよりも低くな
る。したがって、コンパレータ回路２５からの出力信号
１２１には高レベルが出力され、コンパレータ回路２６
からの出力信号１２２には低レベルが出力される。
入すると、ノード２８の電位は１／２ＶDDよりも低くな
る。したがって、コンパレータ回路２５からの出力信号
１２１には高レベルが出力され、コンパレータ回路２６
からの出力信号１２２には低レベルが出力される。
【００４１】よって、変換部４は伝送路１００上におけ
る状態がコンパレータ回路２５，２６で識別された結
果、つまりコンパレータ回路２５，２６からの出力信号
１２１，１２２を基に、伝送路１００の状態を対応する
二値データに変換し、出力信号１２０として出力する。
これによって、１クロックでのデータ転送で、伝送路１
００による低レベル状態、高レベル状態、高インピーダ
ンス状態の三値の転送が可能となる。
る状態がコンパレータ回路２５，２６で識別された結
果、つまりコンパレータ回路２５，２６からの出力信号
１２１，１２２を基に、伝送路１００の状態を対応する
二値データに変換し、出力信号１２０として出力する。
これによって、１クロックでのデータ転送で、伝送路１
００による低レベル状態、高レベル状態、高インピーダ
ンス状態の三値の転送が可能となる。
【００４２】例えば、２３８（十進数）という数を転送
する場合、従来のディジタルデータ伝送方式では、２３
８を２進数の“１１１０１１１０”で表し、これを一桁
ずつ伝送しているため、転送に要するクロック数は８で
ある。
する場合、従来のディジタルデータ伝送方式では、２３
８を２進数の“１１１０１１１０”で表し、これを一桁
ずつ伝送しているため、転送に要するクロック数は８で
ある。
【００４３】これに対して、本発明の一実施例では入力
信号１１０に“１１１０１１１０”が入力されると、こ
の“１１１０１１１０”が変換部３で３進数の「２２２
１１」に変換され、低レベル状態、高レベル状態、高イ
ンピーダンス状態の３つの状態で伝送路１００上に出力
される。
信号１１０に“１１１０１１１０”が入力されると、こ
の“１１１０１１１０”が変換部３で３進数の「２２２
１１」に変換され、低レベル状態、高レベル状態、高イ
ンピーダンス状態の３つの状態で伝送路１００上に出力
される。
【００４４】伝送路１００上の状態はコンパレータ回路
２５，２６で識別され、それに応じて変換部４で２進数
の“１１１０１１１０”に変換されて出力信号１２０と
して出力される。
２５，２６で識別され、それに応じて変換部４で２進数
の“１１１０１１１０”に変換されて出力信号１２０と
して出力される。
【００４５】よって、本発明の一実施例では２進数の
“１１１０１１１０”を３進数の「２２２１１」に変換
し、これを一桁ずつ伝送するので、転送に要するクロッ
ク数は５となり、転送時間を従来よりも短縮することが
できる。
“１１１０１１１０”を３進数の「２２２１１」に変換
し、これを一桁ずつ伝送するので、転送に要するクロッ
ク数は５となり、転送時間を従来よりも短縮することが
できる。
【００４６】図２は図１の変換部３の構成を示すブロッ
ク図である。図において、変換部３の変換器３ａは二値
データでかつパラレルデータである入力信号１１０が入
力されると、その二値データを三値データに変換し、こ
の三値データを示す信号を端子ａ１〜ａ６，ｂ１〜ｂ６
からパラレルシリアル変換回路３ｂ，３ｃに夫々出力す
る。
ク図である。図において、変換部３の変換器３ａは二値
データでかつパラレルデータである入力信号１１０が入
力されると、その二値データを三値データに変換し、こ
の三値データを示す信号を端子ａ１〜ａ６，ｂ１〜ｂ６
からパラレルシリアル変換回路３ｂ，３ｃに夫々出力す
る。
【００４７】この場合、端子ａ１，ｂ１からの信号は１
ビット目の三値データを示し、端子ａ２，ｂ２からの信
号は２ビット目の三値データを示し、端子ａ３，ｂ３か
らの信号は３ビット目の三値データを示し、端子ａ４，
ｂ４からの信号は４ビット目の三値データを示し、端子
ａ５，ｂ５からの信号は５ビット目の三値データを示
し、端子ａ６，ｂ６からの信号は６ビット目の三値デー
タを示している。
ビット目の三値データを示し、端子ａ２，ｂ２からの信
号は２ビット目の三値データを示し、端子ａ３，ｂ３か
らの信号は３ビット目の三値データを示し、端子ａ４，
ｂ４からの信号は４ビット目の三値データを示し、端子
ａ５，ｂ５からの信号は５ビット目の三値データを示
し、端子ａ６，ｂ６からの信号は６ビット目の三値デー
タを示している。
【００４８】パラレルシリアル変換回路３ｂ，３ｃは夫
々変換器３ａの端子ａ１〜ａ６，ｂ１〜ｂ６からの信号
をシリアル変換し、端子ａ１〜ａ６，ｂ１〜ｂ６からの
信号を変換部３からの制御信号１１１，１１２として順
次出力する。
々変換器３ａの端子ａ１〜ａ６，ｂ１〜ｂ６からの信号
をシリアル変換し、端子ａ１〜ａ６，ｂ１〜ｂ６からの
信号を変換部３からの制御信号１１１，１１２として順
次出力する。
【００４９】したがって、パラレルシリアル変換回路３
ｂ，３ｃからは端子ａ１，ｂ１からの信号、端子ａ２，
ｂ２からの信号、端子ａ３，ｂ３からの信号、端子ａ
４，ｂ４からの信号、端子ａ５，ｂ５からの信号、端子
ａ６，ｂ６からの信号の順番で出力される。
ｂ，３ｃからは端子ａ１，ｂ１からの信号、端子ａ２，
ｂ２からの信号、端子ａ３，ｂ３からの信号、端子ａ
４，ｂ４からの信号、端子ａ５，ｂ５からの信号、端子
ａ６，ｂ６からの信号の順番で出力される。
【００５０】尚、変換器３ａは二値データである入力信
号１１０を三値データを示す２つの信号に変換するよう
に構成されたデコーダであり、このデコーダとしてはイ
ンバータやナンドゲートからなる通常のデコーダを使用
することが可能である。
号１１０を三値データを示す２つの信号に変換するよう
に構成されたデコーダであり、このデコーダとしてはイ
ンバータやナンドゲートからなる通常のデコーダを使用
することが可能である。
【００５１】また、入力信号１１０がシリアル信号の場
合には、この入力信号１１０をシリアルパラレル変換回
路でパラレル信号に変換した後に変換器３ａに入力する
ようにすればよい。
合には、この入力信号１１０をシリアルパラレル変換回
路でパラレル信号に変換した後に変換器３ａに入力する
ようにすればよい。
【００５２】図３は図１の変換部４の構成を示すブロッ
ク図である。図において、変換部４のシリアルパラレル
変換回路４ｂ，４ｃはコンパレータ回路２５，２６から
の出力信号１２１，１２２をパラレル信号に変換して変
換器４ａに出力する。
ク図である。図において、変換部４のシリアルパラレル
変換回路４ｂ，４ｃはコンパレータ回路２５，２６から
の出力信号１２１，１２２をパラレル信号に変換して変
換器４ａに出力する。
【００５３】変換器４ａはシリアルパラレル変換回路４
ｂ，４ｃから端子ｃ１〜ｃ６，ｄ１〜ｄ６に夫々入力さ
れた信号を二値データに変換し、この二値データを出力
信号１２０として出力する。
ｂ，４ｃから端子ｃ１〜ｃ６，ｄ１〜ｄ６に夫々入力さ
れた信号を二値データに変換し、この二値データを出力
信号１２０として出力する。
【００５４】尚、変換器４ａは三値データを示すコンパ
レータ回路２５，２６からの２つの出力信号１２１，１
２２を二値データである出力信号１２０に変換するよう
に構成されたデコーダであり、このデコーダとしてはイ
ンバータやナンドゲートからなる通常のデコーダを使用
することが可能である。
レータ回路２５，２６からの２つの出力信号１２１，１
２２を二値データである出力信号１２０に変換するよう
に構成されたデコーダであり、このデコーダとしてはイ
ンバータやナンドゲートからなる通常のデコーダを使用
することが可能である。
【００５５】また、出力信号１２０をシリアル信号とす
る場合には、変換器４ａからの信号をシリアルパラレル
変換回路でシリアル信号に変換した後に出力信号１２０
として出力するようにすればよい。
る場合には、変換器４ａからの信号をシリアルパラレル
変換回路でシリアル信号に変換した後に出力信号１２０
として出力するようにすればよい。
【００５６】図４は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例は変
換部３で変換された三値データを低レベル状態、高レベ
ル状態、高インピーダンス状態の３つの状態で伝送路１
００に出力する回路の構成が異なる以外は図１に示す本
発明の一実施例と同様の構成となっており、同一構成要
素には同一符号を付してある。また、同一構成要素の動
作は本発明一実施例の動作と同様である。
ロック図である。図において、本発明の他の実施例は変
換部３で変換された三値データを低レベル状態、高レベ
ル状態、高インピーダンス状態の３つの状態で伝送路１
００に出力する回路の構成が異なる以外は図１に示す本
発明の一実施例と同様の構成となっており、同一構成要
素には同一符号を付してある。また、同一構成要素の動
作は本発明一実施例の動作と同様である。
【００５７】送信側回路５のインバータ回路５１は変換
部３からの制御信号１１１を反転し、反転出力１５１を
クロックドインバータ回路５２に出力する。インバータ
回路５３は変換部３からの制御信号１１２を反転し、反
転出力１５２をクロックドインバータ回路５２に出力す
る。
部３からの制御信号１１１を反転し、反転出力１５１を
クロックドインバータ回路５２に出力する。インバータ
回路５３は変換部３からの制御信号１１２を反転し、反
転出力１５２をクロックドインバータ回路５２に出力す
る。
【００５８】クロックドインバータ回路５２は入力にイ
ンバータ回路５１の反転出力１５１が接続され、Ｎチャ
ネル側コントロール端子に変換部３からの制御信号１１
２が接続され、Ｐチャネル側コントロール端子にインバ
ータ回路５３の反転出力１５２が接続され、出力に伝送
路１００が接続されている。
ンバータ回路５１の反転出力１５１が接続され、Ｎチャ
ネル側コントロール端子に変換部３からの制御信号１１
２が接続され、Ｐチャネル側コントロール端子にインバ
ータ回路５３の反転出力１５２が接続され、出力に伝送
路１００が接続されている。
【００５９】図５は図４のクロックドインバータ回路５
２の構成を示す回路図である。図において、クロックド
インバータ回路５２はＰ型ＭＯＳトランジスタ５２ａ，
５２ｂと、Ｎ型ＭＯＳトランジスタ５２ｃ，５２ｄとか
ら構成されている。
２の構成を示す回路図である。図において、クロックド
インバータ回路５２はＰ型ＭＯＳトランジスタ５２ａ，
５２ｂと、Ｎ型ＭＯＳトランジスタ５２ｃ，５２ｄとか
ら構成されている。
【００６０】Ｐ型ＭＯＳトランジスタ５２ａはゲート入
力がインバータ回路５１の反転出力１５１に、ソース入
力が高レベル電源ＶDDに、ドレイン出力がＰ型ＭＯＳト
ランジスタ５２ｂのソース入力に夫々接続されている。
力がインバータ回路５１の反転出力１５１に、ソース入
力が高レベル電源ＶDDに、ドレイン出力がＰ型ＭＯＳト
ランジスタ５２ｂのソース入力に夫々接続されている。
【００６１】Ｐ型ＭＯＳトランジスタ５２ｂはゲート入
力がインバータ回路５３の反転出力１５２に、ソース入
力がＰ型ＭＯＳトランジスタ５２ａのドレイン入力に、
ドレイン出力が伝送路１００に夫々接続されている。
力がインバータ回路５３の反転出力１５２に、ソース入
力がＰ型ＭＯＳトランジスタ５２ａのドレイン入力に、
ドレイン出力が伝送路１００に夫々接続されている。
【００６２】Ｎ型ＭＯＳトランジスタ５２ｃはゲート入
力が変換部３からの制御信号１１２に、ソース入力がＮ
型ＭＯＳトランジスタ５２ｄのドレイン入力に、ドレイ
ン出力が伝送路１００に夫々接続されている。
力が変換部３からの制御信号１１２に、ソース入力がＮ
型ＭＯＳトランジスタ５２ｄのドレイン入力に、ドレイ
ン出力が伝送路１００に夫々接続されている。
【００６３】Ｎ型ＭＯＳトランジスタ５２ｄはゲート入
力がインバータ回路５１の反転出力１５１に、ソース入
力が低レベル電源ＧＮＤに、ドレイン出力がＮ型ＭＯＳ
トランジスタ５２ｃのソース入力に夫々接続されてい
る。
力がインバータ回路５１の反転出力１５１に、ソース入
力が低レベル電源ＧＮＤに、ドレイン出力がＮ型ＭＯＳ
トランジスタ５２ｃのソース入力に夫々接続されてい
る。
【００６４】送信側回路５においては変換部３からの制
御信号１１１，１１２が夫々高レベルになると、インバ
ータ回路５１，５３の反転出力１５１，１５２が低レベ
ルになる。
御信号１１１，１１２が夫々高レベルになると、インバ
ータ回路５１，５３の反転出力１５１，１５２が低レベ
ルになる。
【００６５】これによって、クロックドインバータ回路
５２のＰ型ＭＯＳトランジスタ５２ａ，５２ｂ及びＮ型
ＭＯＳトランジスタ５２ｃがオン状態となり、Ｎ型ＭＯ
Ｓトランジスタ５２ｄがオフ状態となるので、伝送路１
００上には高レベル状態が出力される。
５２のＰ型ＭＯＳトランジスタ５２ａ，５２ｂ及びＮ型
ＭＯＳトランジスタ５２ｃがオン状態となり、Ｎ型ＭＯ
Ｓトランジスタ５２ｄがオフ状態となるので、伝送路１
００上には高レベル状態が出力される。
【００６６】また、変換部３からの制御信号１１１が低
レベルになり、制御信号１１２が高レベルになると、イ
ンバータ回路５１の反転出力１５１が高レベルになり、
インバータ回路５３の反転出力１５２が低レベルにな
る。
レベルになり、制御信号１１２が高レベルになると、イ
ンバータ回路５１の反転出力１５１が高レベルになり、
インバータ回路５３の反転出力１５２が低レベルにな
る。
【００６７】これによって、クロックドインバータ回路
５２のＰ型ＭＯＳトランジスタ５２ａがオフ状態とな
り、Ｐ型ＭＯＳトランジスタ５２ｂ及びＮ型ＭＯＳトラ
ンジスタ５２ｃ，５２ｄがオン状態となるので、伝送路
１００上には低レベル状態が出力される。
５２のＰ型ＭＯＳトランジスタ５２ａがオフ状態とな
り、Ｐ型ＭＯＳトランジスタ５２ｂ及びＮ型ＭＯＳトラ
ンジスタ５２ｃ，５２ｄがオン状態となるので、伝送路
１００上には低レベル状態が出力される。
【００６８】さらに、変換部３からの制御信号１１２が
低レベルになると、インバータ回路５３の反転出力１５
２が高レベルになる。これによって、クロックドインバ
ータ回路５２のＰ型ＭＯＳトランジスタ５２ｂ及びＮ型
ＭＯＳトランジスタ５２ｃがともにオフ状態となるの
で、変換部３からの制御信号１１１のレベル値に関係な
く、伝送路１００上には高インピーダンス状態が出力さ
れる。
低レベルになると、インバータ回路５３の反転出力１５
２が高レベルになる。これによって、クロックドインバ
ータ回路５２のＰ型ＭＯＳトランジスタ５２ｂ及びＮ型
ＭＯＳトランジスタ５２ｃがともにオフ状態となるの
で、変換部３からの制御信号１１１のレベル値に関係な
く、伝送路１００上には高インピーダンス状態が出力さ
れる。
【００６９】したがって、変換部３から出力される制御
信号１１１，１１２によって示される三値データは低レ
ベル状態、高レベル状態、高インピーダンス状態のうち
対応する状態で伝送路１００上に出力される。
信号１１１，１１２によって示される三値データは低レ
ベル状態、高レベル状態、高インピーダンス状態のうち
対応する状態で伝送路１００上に出力される。
【００７０】このように、送信側回路１，５の変換部３
で二値信号を三値信号に変換し、この三値信号に応じて
高レベル状態と低レベル状態と高インピーダンス状態と
のうち一つを伝送路１００上に出力するとともに、受信
側回路２のコンパレータ回路２５，２６により伝送路１
００上の状態を識別し、その識別結果を基に変換部４で
伝送路１００上の状態、つまり三値信号を二値信号に変
換することによって、１クロックで伝送できるデータ量
を増やすことができる。よって、データ伝送時間を短縮
することができる。
で二値信号を三値信号に変換し、この三値信号に応じて
高レベル状態と低レベル状態と高インピーダンス状態と
のうち一つを伝送路１００上に出力するとともに、受信
側回路２のコンパレータ回路２５，２６により伝送路１
００上の状態を識別し、その識別結果を基に変換部４で
伝送路１００上の状態、つまり三値信号を二値信号に変
換することによって、１クロックで伝送できるデータ量
を増やすことができる。よって、データ伝送時間を短縮
することができる。
【００７１】また、複数の伝送路を用いて伝送を行う場
合でも、１本の配線で多くの情報を伝送することができ
るため、伝送するデータ量が同じであれば、従来よりも
配線量を減らすことができる。
合でも、１本の配線で多くの情報を伝送することができ
るため、伝送するデータ量が同じであれば、従来よりも
配線量を減らすことができる。
【００７２】尚、本発明の一実施例及び他の実施例では
送信側に変換部３を、受信側に変換部４を設けている
が、低レベル状態、高レベル状態、高インピーダンス状
態を伝送路上に出力する量子化回路等を使用すれば、変
換部３が不要となる。
送信側に変換部３を、受信側に変換部４を設けている
が、低レベル状態、高レベル状態、高インピーダンス状
態を伝送路上に出力する量子化回路等を使用すれば、変
換部３が不要となる。
【００７３】また、受信側のコンパレータ回路２５，２
６の出力信号１２１，１２２をそのまま使用する回路が
受信側にあれば、変換部４が不要となるのは明白であ
り、これらに限定されない。
６の出力信号１２１，１２２をそのまま使用する回路が
受信側にあれば、変換部４が不要となるのは明白であ
り、これらに限定されない。
【００７４】
【発明の効果】以上説明したように本発明によれば、二
値の入力信号を三値信号に変換する変換手段と、その三
値信号に応じて高レベル状態と低レベル状態と高インピ
ーダンス状態とのうち一つを出力する出力手段とを送信
側に設け、高レベル状態を示す高レベル電源電圧と低レ
ベル状態を示す低レベル電源電圧との中間電圧を基に出
力手段からの出力信号が高レベル状態と低レベル状態と
高インピーダンス状態とのうちどの状態にあるのかを識
別する識別手段と、その識別結果を二値の出力信号に変
換する手段とを受信側に設けることによって、伝送路を
増やすことなく、伝送できるデータ量を増やすことがで
き、伝送時間を短縮することができるという効果があ
る。
値の入力信号を三値信号に変換する変換手段と、その三
値信号に応じて高レベル状態と低レベル状態と高インピ
ーダンス状態とのうち一つを出力する出力手段とを送信
側に設け、高レベル状態を示す高レベル電源電圧と低レ
ベル状態を示す低レベル電源電圧との中間電圧を基に出
力手段からの出力信号が高レベル状態と低レベル状態と
高インピーダンス状態とのうちどの状態にあるのかを識
別する識別手段と、その識別結果を二値の出力信号に変
換する手段とを受信側に設けることによって、伝送路を
増やすことなく、伝送できるデータ量を増やすことがで
き、伝送時間を短縮することができるという効果があ
る。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の２進数−３進数変換部の構成を示すブロ
ック図である。
ック図である。
【図３】図１の３進数−２進数変換部の構成を示すブロ
ック図である。
ック図である。
【図４】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図５】図４のクロックドインバータ回路の構成を示す
回路図である。
回路図である。
【図６】従来例の構成を示すブロック図である。
１，５ 送信側回路 ２ 受信側回路 ３ ２進数−３進数変換部 ３ａ 変換器 ３ｂ，３ｃ パラレルシリアル変換回路 ４ ３進数−２進数変換部 ４ａ 変換器 ４ｂ，４ｃ シリアルパラレル変換回路 １１，５１，５３ インバータ回路 １２ ナンド回路 １３ ノア回路 １４，５２ａ，５２ｂ Ｐ型ＭＯＳトランジスタ １５，５２ｃ，５２ｄ Ｎ型ＭＯＳトランジスタ ２５，２６ コンパレータ回路
Claims (7)
- 【請求項１】 二値の入力信号を三値信号に変換する変
換手段と、前記三値信号に応じて高レベル状態と低レベ
ル状態と高インピーダンス状態とのうち一つを出力する
出力手段とを送信側に有することを特徴とする三値伝送
装置。 - 【請求項２】 伝送路の高レベル状態を示す高レベル電
源電圧と前記伝送路の低レベル状態を示す低レベル電源
電圧との中間電圧を基に前記伝送路の状態が前記高レベ
ル状態と前記低レベル状態と高インピーダンス状態との
うちどの状態にあるのかを識別する識別手段と、前記識
別手段の識別結果を二値の出力信号に変換する手段とを
受信側に有することを特徴とする三値伝送装置。 - 【請求項３】 前記識別手段は、前記高レベル電源電圧
側にプルアップされた前記伝送路上の信号と前記中間電
圧とを比較する第１の比較手段と、前記低レベル電源電
圧側にプルダウンされた前記伝送路上の信号と前記中間
電圧とを比較する第２の比較手段と、前記第１及び第２
の比較手段各々の比較結果から前記伝送路上の信号が前
記高レベル状態と前記低レベル状態と前記高インピーダ
ンス状態とのうちどの状態にあるのかを識別する手段と
を含み、この識別結果を前記二値の出力信号に変換する
ようにしたことを特徴とする請求項２記載の三値伝送装
置。 - 【請求項４】 前記第１の比較手段は、高レベル電源と
第１の節点との間に接続された第１の抵抗素子と、入力
となる第２の節点と前記第１の節点との間に接続された
第２の抵抗素子と、前記第１の節点が正転入力端子に接
続されかつ前記中間電圧が反転入力端子に接続された第
１のコンパレータとからなり、 前記第２の比較手段は、前記第２の節点と第３の節点と
の間に接続された第３の抵抗素子と、前記第３の節点と
低レベル電源との間に接続された第４の抵抗素子と、前
記第３の節点が正転入力端子に接続されかつ前記中間電
圧が反転入力端子に接続された第２のコンパレータとか
らなることを特徴とする請求項３記載の三値伝送装置。 - 【請求項５】 送信側に設けられ、二値の入力信号を三
値信号に変換する変換手段と、前記送信側に設けられ、
前記三値信号に応じて高レベル状態と低レベル状態と高
インピーダンス状態とのうち一つを出力する出力手段
と、受信側に設けられ、前記高レベル状態を示す高レベ
ル電源電圧と前記低レベル状態を示す低レベル電源電圧
との中間電圧を基に前記出力手段からの出力信号が前記
高レベル状態と前記低レベル状態と前記高インピーダン
ス状態とのうちどの状態にあるのかを識別する識別手段
と、前記受信側に設けられ、前記識別手段の識別結果を
二値の出力信号に変換する手段とを有することを特徴と
する三値伝送装置。 - 【請求項６】 前記識別手段は、前記高レベル電源電圧
側にプルアップされた前記出力手段からの出力信号と前
記中間電圧とを比較する第１の比較手段と、前記低レベ
ル電源電圧側にプルダウンされた前記出力手段からの出
力信号と前記中間電圧とを比較する第２の比較手段と、
前記第１及び第２の比較手段各々の比較結果から前記出
力手段からの出力信号が前記高レベル状態と前記低レベ
ル状態と前記高インピーダンス状態とのうちどの状態に
あるのかを識別する手段とを含み、この識別結果を前記
二値の出力信号に変換するようにしたことを特徴とする
請求項５記載の三値伝送装置。 - 【請求項７】 前記第１の比較手段は、高レベル電源と
第１の節点との間に接続された第１の抵抗素子と、入力
となる第２の節点と前記第１の節点との間に接続された
第２の抵抗素子と、前記第１の節点が正転入力端子に接
続されかつ前記中間電圧が反転入力端子に接続された第
１のコンパレータとからなり、 前記第２の比較手段は、前記第２の節点と第３の節点と
の間に接続された第３の抵抗素子と、前記第３の節点と
低レベル電源との間に接続された第４の抵抗素子と、前
記第３の節点が正転入力端子に接続されかつ前記中間電
圧が反転入力端子に接続された第２のコンパレータとか
らなることを特徴とする請求項６記載の三値伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25915193A JPH0795249A (ja) | 1993-09-22 | 1993-09-22 | 三値伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25915193A JPH0795249A (ja) | 1993-09-22 | 1993-09-22 | 三値伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795249A true JPH0795249A (ja) | 1995-04-07 |
Family
ID=17330051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25915193A Pending JPH0795249A (ja) | 1993-09-22 | 1993-09-22 | 三値伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795249A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010017252A (ko) * | 1999-08-09 | 2001-03-05 | 이승엽 | 데이터 통신 시스템의 다진수 전송 장치 및 다진수 전송 방법 |
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153840A (en) * | 1980-04-28 | 1981-11-28 | Oki Electric Ind Co Ltd | Ternary level input circuit |
| JPS57106233A (en) * | 1980-12-23 | 1982-07-02 | Toshiba Corp | Ternary input circuit |
| JPS5814642A (ja) * | 1981-07-18 | 1983-01-27 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置 |
| JPS58207717A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 論理集積回路 |
-
1993
- 1993-09-22 JP JP25915193A patent/JPH0795249A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
| JPS56153840A (en) * | 1980-04-28 | 1981-11-28 | Oki Electric Ind Co Ltd | Ternary level input circuit |
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| JPS5814642A (ja) * | 1981-07-18 | 1983-01-27 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置 |
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Cited By (2)
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| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
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