JPH0795329B2

JPH0795329B2 - パルス形成器

Info

Publication number: JPH0795329B2
Application number: JP62239108A
Authority: JP
Inventors: ベルンヴアルト・レスラー; エーベルハルト・ヴオルター
Original assignee: ジーメンス・アクチエンゲゼルシヤフト
Priority date: 1986-09-26
Filing date: 1987-09-25
Publication date: 1995-10-11
Anticipated expiration: 2010-10-11
Also published as: FI874225A0; DE3785137D1; JPH01125682A; NO874060D0; DK499587D0; FI874225A7; EP0265637A2; FI874225L; AU7897187A; CA1276690C; DK499587A; EP0265637A3; EP0265637B1; NO874060L

Description

【発明の詳細な説明】産業上の利用分野本発明は、１つの入力信号列に割当てられており、ステ
ップ状のレベル移行を有する、複数レベルのディジタル
入力信号を階段状のレベル移行を有し、線形オーバラッ
プにより、前記入力信号列に対応する出力信号列を形成
するディジタル出力信号に変換するパルス形成器であっ
て、前記パルス形成器は、複数の出力側を有する制御信
号発生器を有し、前記制御信号発生器は、その出力側に
ディジタル入力信号が発生すると順次に制御信号を時間
的に等間隔で送出し、前記制御信号の合計は１つのディ
ジタル出力信号の接続時間を決め、前記パルス形成器
は、前記制御信号発生器の出力側のうちの一部の出力側
に接続されている加算回路を有し、前記加算回路は、こ
の加算回路と接続されている、前記制御信号発生器の出
力側から取出される制御信号により決まる時間間隔でそ
れぞれ、それぞれの出力側に割当てられ、形成すべきデ
ィジタル出力信号の、決められているステップに相応す
る部分信号を供給し、時間的に順次に発生する部分信号
を加算して前記階段状ディジタル出力信号を形成するパ
ルス形成器に関する。

このようなパルス形成器は例えば２心線を介しての同方
式における、ディジタル信号の２重通信のためのデータ
伝送装置において使用される。このような２重通信にお
いては、送信信号として送出するディジタル信号例えば
３レベルおよび４レベルのディジタル信号（３進信号ま
たは４進信号）をパルス形成器を用いて、アナログ変化
する信号例えばsin²の形の信号に変換する。パルス形成
器の他にこのようなデータ伝送装置においてはエコー補
償器が設けられている。このエコー補償器は、送信信号
の送出により受信信号と一緒に発生するエコー信号を補
償する。例えば３レベルのディジタル信号（＋3,0,−
１）または４レベルのディジタル信号（＋1,−1,＋3,−
３）の伝送の場合に当該エコー補償器において、正のデ
ィジタル信号および負のディジタル信号に相応するエコ
ー信号を、正負の符号を除いて、同一の係数により補償
する場合には、パルス形成器から送出される、変換さ
れ、互いに等しい正のディジタル信号と、負のディジタ
ル信号とは同一の振幅および形を有しなければならな
い。

冒頭に述べた形式のパルス形成器は公知である。（IEEE
Tranactions on Communication Technology 誌、1968
年２月発行、Vol.COM−16,No.1、第81頁ないし第93
頁）。この公知のパルス形成器の場合には、変換すべき
ディジタル信号が通過するシフトレジスタと、加算回路
網として抵抗装置が接続されている。この抵抗装置を介
して加算回路に、その都度にシフトレジスタを通過中の
ディジタル信号にしたがって、加算回路の出力側に階段
状の出力信号を発生する部分電流が供給される。このよ
うなパルス形成器の欠点は、１つの極性を有する、階段
状の出力信号のみを発生することができるすなわちこの
ようなパルス形成器は、階段状に変化する２進信号の形
成のみにしか適していないことにある。このようなパル
ス形成器は、１つの基準値に対称に位置する、少なくと
も２つの値をとることができる、例えば３レベルまたは
４レベルのディジタル信号（３進信号または４進信号）
の形成には適していない。更に、抵抗をシフトレジスタ
に固定接続することで抵抗を、１つの出力信号の、階段
状の立上り縁または下降縁の形成に多数回にわたり使用
することはできない。このようにして、階段状の立上り
縁および下降縁が同一の場合でも、全部のステップの合
計に相応する数の抵抗を使用する必要がある。

更に、FSKモデムとの関連で、正弦波振動を発生するた
めにコンデンサ装置を使用することが公知である（IEEE
Journal of Solid-State Circuits誌,Vol.SC−9,No.6,
1984年12月、第861頁ないし第869頁）。このコンデンサ
装置は４つのコンデンサから成り、これらのコンデンサ
はスイッチを介して制御することができ、前もって与え
られている固定した時点において部分電流を順次に供給
する。これらの部分電流は、これらのコンデンサに後置
接続されている別のコンデンサにより加算される。

発明が解決しようとする問題点本発明の課題は、冒頭に述べた形式のパルス形成器を、
階段状に移行する任意の複数レベルのディジタル出力信
号を形成することができるように構成する方法を提供す
ることにある。

問題を解決するための手段上記問題は、冒頭に述べた回路装置の場合に、特許請求
の範囲第１項記載の特徴部分に記載の構成により解決さ
れる。

発明の効果本発明のパルス形成器の利点は、充放電コンデンサを、
これらの充放電コンデンサとそれぞれ接続されているス
イッチ装置を介して任意の時点に、階段状のディジタル
出力信号の形成に関与させることができることにある。
このようにして例えば、それぞれ同一の立上り縁変化お
よび下降縁変化を有する、階段状のディジタル出力信号
を形成するためには、これらの側縁のうちの１つの側縁
に存在するステップの数に相応する数の充放電コンデン
サを使用するだけでよい。更に、このような充放電コン
デンサを使用して複数のディジタル出力信号例えば３進
信号または４進信号（これらの信号がとることのできる
レベルは、前もって与えられている１つの基準値に対し
て対称に位置する）を形成することができる。この場合
にも常に同一の充放電コンデンサを使用するので互いに
相応し、前記基準値に対称に位置するレベルに対して、
正負の符号を除いて、ディジタル出力信号の形および振
幅が確実に同一である。

本発明のパルス形成器の有利な実施例は実施態様項に記
載されている。例えばこれらの実施態様項には、１つの
基準値に対称に位置する２つの第１の値と、前記基準値
に同様に対称に位置し、第１の値と、決められている整
数倍だけ異なる２つの第２の値とをとることができる、
４ステップのディジタル出力信号を形成するパルス形成
器の有利な実施例が記載されている。これらの実施例の
利点は、僅かなコストの付加的回路により、互いに相応
する、ディジタル出力信号の値に対する、形および振幅
における同一性に対する要求と、互いに異なる値に対す
る、決められている係数に相応する振幅状態に対する要
求とを、実際においては十分な正確さで確実に満足する
ことができることにある。

実施例次に本発明を実施例に基づいて図を用いて詳しく説明す
る。

第１図においては、２心線を介しての同一位置方式にお
ける、ディジタル信号の２重通信用データ伝送装置が示
されている。この２心線を介してデータ伝送装置は例え
ば交換局の伝送装置に接続されている。他方でデータ伝
送装置は４心線を介してデータ端末機器と接続されてい
る。その際にデータ伝送装置はディジタル部とアナログ
部とにより構成されている。ディジタル部は、データ端
末機器から、２心線を介しての伝送のために送信された
２進信号を受信しこれらの２進信号を複数レベルの信号
に変換するとする。このような複数レベルの信号は例え
ばAMI符号または4B−3T−ブロック−符号（３進符号）
または2B1Q−符号（４進符号）にしたがって符号化する
ことができる。このような符号変換においてはディジタ
ル部分は、変換された信号を、データ伝送装置のアナロ
グ部分に割当てられているパルス形成器に供給する。別
の１つの方法においてはディジタル部分は、形成すべ
き、複数レベルのディジタル信号に関する情報のみを、
２進符号化された形でパルス形成器に供給する。このパ
ルス形成器は、（後述するように）このパルス形成器に
供給された信号を、近似的にアナログに変化する、複数
レベルの信号に変換し、これらの変換された信号を引続
いて出力ドライバに供給する。この出力ドライバは、パ
ルス形成器により整形された信号の出力増幅を行なう。
この出力ドライバの出力側に発生し出力増幅された信号
は最終的にハイブリッド回路を介して送信信号として上
記２心線に供給される。

受信信号として上記２心線上に発生した信号はハイブリ
ッド回路を介して受信されアナログ−ディジタル変換器
に供給される。その際にハイブリッド回路は受信信号の
他にアナログ−ディジタル変換器に、エコー信号と呼称
される障害信号を送出する。これらのエコー信号は、送
信信号が送出される際に、伝送路間の減結合が完全でな
いために直接にハイブリッド回路において発生するか２
心線の反射個所において発生する。このようにしてアナ
ログ−ディジタル変換器に実際の受信信号が供給される
だけではなく、これらの受信信号とエコー信号とにより
構成される混合信号も供給される。

アナログ−ディジタル変換器の出力側にディジタル形で
発生する混合信号は、第１図に示されているデータ伝送
装置のディジタル部に供給される。このディジタル部は
エコー補償器を備えている。このエコー補償器は、アナ
ログ−ディジタル変換器からディジタルの形で送出され
る受信信号から、これらの受信信号と一緒に発生するエ
コー信号を除去する。エコー信号を除去された受信信号
は再び複数レベルの信号として送出され引続いてディジ
タル部分において２進信号に符号変換され４心線を介し
て上記データ端末機器に供給される。

次に、第１図に示されているデータ伝送装置のうちのパ
ルス形成器についてのみ詳しく説明する。その際にまず
初めに、例えば３レベルのディジタル信号（３進信号）
の形成に適している、パルス形成器のための１つの実施
例を述べる。第１図に示されている、その他の装置は十
分に公知であるのでそれらの装置の機能の説明は省略す
る。

このパルス形成器の構成について詳しく述べる前にまず
初めに、パルス形成器が満足しなければならない、いく
つかの条件を述べる。前述のように、端末機器から送出
される２進信号は、２心線を介しての伝送のために３レ
ベルの信号に変換されるとする。このような３レベルの
信号は、理論レベル＋１および０および−１を有する送
信パルスを有する。＋１送信パルスおよび−１送信パル
スのためのエコー補償器において、正負の符号を除くと
同一となる係数を使用することができるように、パルス
形成器により形成された＋１送信パルスおよび−１送信
パルスの振幅と形とはできるだけ正確に一致しなければ
ならない。線路束における、スプリアス放射に対する要
件を満足するために一般に、＋１送信パルスおよび−１
送信パルスに対してsin²の形が決められている。これら
の、sin²の形の送信パルスは13/8倍だけ、データ端末機
器から送出される２進信号の歩進距離に比して長く、そ
の結果、例えば１つのビット列＋1,＋1,−1,−１または
＋1,−１を伝送する際にそれぞれ２つの送信パルスのオ
ーバラップする。これらの送信パルスのオーバラップは
パルス形成器において正確に線形に行われなければなら
ない、何故ならばこのようにして、３レベルの信号の各
送信パルスのためのエコー補償を分離して行なうことが
できるからである。

第２図において前述のパルス形成器の構成が詳しく示さ
れている。このパルス形成器は、送信パルスに対して決
められているsin²の形への近似操作をステップ変化方法
により行なう。120kHzの伝送速度で発生すると仮定す
る、個々の送信パルスはその際にその都度に13960kHzの
周期を有する。パルス形成は、第２図においてC1ないし
C6により示されている充放電コンデンサと、プッシュプ
ル演算増幅器GTVの“−”入力側と“＋”出力側との間
に接続されている加算コンデンサCI1との間の電荷移動
により行なわれる。これらの充放電コンデンサのそれぞ
れの充放電コンデンサは、それぞれ４つのスイッチS1な
いしS4を有する回路装置と接続されている。すべての充
放電コンデンサはその際に、それらの充放電コンデンサ
に割当てられているスイッチ装置と、同様の方法で接続
されている。第２図においては、充放電コンデンサC1
が、対応するスイッチ装置に接続されているのが示され
ている。スイッチS1は、充放電コンデンサC1の端子のう
ちの１つの端子を、演算増幅器の“−”入力側に接続さ
れている、加算コンデンサの端子または電圧VCC/2（例
えば0V）と選択的に接続する。スイッチS2は充放電コン
デンサC1の他方の端子に接続されスイッチS3およびS4を
介して選択的にVCC/2または基準電圧源VREFと接続され
る。その際にスイッチS3およびS4に、これらのスイッチ
を制御するために、クロック周波数960kHzを有するクロ
ック信号を供給する。これに対して２つのスイッチS1お
よびS2は結合回路V1を介して、シフトレジスタ装置の決
められたレジスタセルに接続されている。相応の方法
で、残りの充放電コンデンサC2ないしC6も、充放電コン
デンサC6に対して述べたように、それぞれ、それらの充
放電コンデンサC2ないしC6に割当てられている回路装置
に接続されている。充放電コンデンサC6に割当てられて
いる結合回路は第２図においてV6により示されている。

前述のシフトレジスタ装置は、２つの14ビット−シフト
レジスタＡおよびＢにより構成されている。パルス形成
器に120kHzの伝送速度で供給される３レベルの送信出力
は、120kHzクロックの側縁により２進符号化されて２つ
のシフトレジスタＡおよびＢに供給される。上記２進符
号化において成り立つ真理表が第２図の右下方に示され
ている。列Ｔにおいては、３レベルの送信信号に対する
論理レベル＋1,0,−１が示されている。列ＡおよびＢに
おいてはこれに対して、これらの論理レベルに相応し、
シフトレジスタＡおよびＢに供給される２進信号のため
の論理レベルが示されている。真理表にしたがって形成
された２進信号は、双方のシフトレジスタＡおよびＢの
個々のレジスタセルを960kHzの伝送速度で通過する。双
方のシフトレジスタにはその際に960kHzのクロックが供
給される。これらの双方のシフトレジスタの、前もって
与えられているレジスタセルと、上記充放電コンデンサ
C1およびC6に割当てられている結合回路V1ないしV6が接
続されている。

シフトレジスタＡおよびＢと、第２図においてＲにより
示されている別の１つの結合回路が接続されている。こ
の結合回路はスイッチSKを制御しこのスイッチSKは、相
応して制御されると上記加算コンデンサCI1を短絡す
る。

第２図に示されているパルス形成器は上記充放電コンデ
ンサC1ないしC6の他に別の、図示されていない充放電コ
ンデンサC1′ないしC6′を備えている。これらの充放電
コンデンサC1′ないしC6′は充放電コンデンサC1ないし
C6と同様にそれぞれ、４つのスイッチから成る１つの切
換装置と接続されている。これらの切換装置はそれぞ
れ、第２図においてV1′ないしV6′により示されている
結合回路のうちの１つの結合回路を介して双方のシフト
レジスタ装置ＡおよびＢの、決められているレジスタセ
ルに接続されている。充放電コンデンサC1′ないしC6′
はその他の点においては充放電コンデンサC1ないしC6に
相応している。

更に、前述の切換装置を介して充放電コンデンサC1′な
いしC6′と接続することができ加算コンデンサC1に相応
する別の加算コンデンサCI2が設けられている。この加
算コンデンサCI2は、上記プッシュプル演算増幅器GTVの
“＋”入力側と“−”出力側との間に接続されている。
この加算コンデンサCI2に並列にスイッチSK′が接続さ
れている。このスイッチSK′は加算コンデンサCI2を、
前述の結合回路Ｒから制御されて短絡する。

次に、第２図に示されているパルス形成器の機能を充放
電コンデンサC1ないしC6と加算コンデンサCI1とに基づ
いて説明する。前述のようにパルス形成器に、伝送速度
120kHzで送信される、３レベルの送信パルスが供給され
る。これらの、３レベルの送信パルスは、第２図に示さ
れている真理表にしたがって２進符号化されている。こ
れらの、２進化された信号の標本化パルスは120kHzのク
ロックを用いて、２つの14ビット−シフトレジスタＡお
よびＢに供給される。個々の標本化パルスは、シフトレ
ジスタのレジスタセルを960kHzの伝送速度で通過し、そ
の結果、レジスタセルの出力側から連続して、標本化パ
ルスに相応する信号が取出される。これらの信号の発生
により、各標本化パルスひいては各送信パルスに対して
960kHzの13周期が決められる。

上記13周期に相応して送信パルスはそれぞれ、13の周期
を有する階段状信号に変換される。このような階段状信
号は近似的にsin²−変化を有する。その際にパルス形成
は、充放電コンデンサC1ないしC6と加算コンデンサCI1
との間の電荷移動により行われる。充放電電流の方向に
相応してプッシュプル演算増幅器GTVの“＋”出力側か
らの出力電圧は増加したり減少したりする。例えば充放
電コンデンサC1を基準電圧VREFに充電することができ
る。電荷は引続いて加算コンデンサCI1に放電される。
その際にプッシュプル演算増幅器GTVの出力側に電圧ス
テップ変化dVS＝C1/CI1.VREFが発生する。これに対して
充放電コンデンサC1がまず初めに放電され次の段階で、
この充放電コンデンサC1の端子のうちの一方の端子を介
して加算コンデンサCI1と、他方の端子を介して基準電
圧源と接続される場合には充放電コンデンサC1は加算コ
ンデンサにより充電され、その際に、プッシュプル演算
増幅器GTVの出力側にdVS＝−C1/CI1.VREFの電圧ステッ
プ変化が発生する。相応の方法で他の充放電コンデンサ
も加算コンデンサCI1に放電したり、この加算コンデン
サCI1から充電される。

第3a図において、パルス形成器により形成される送信パ
ルスが示されている。例として１つの送信パルス列＋1,
＋1,0,−1,＋１が示されている。第3b図の線図はこれに
対して、この送信パルス列に相応し、プッシュプル演算
増幅器GTVの出力側に発生する、形成された送信パルス
列を示す。前述のように、この送信パルスに割当てられ
ている送信パルスは13/8倍だけ、パルス形成器に供給さ
れる送信パルスに比して幅広い。この場合に第3b図の線
図の横軸に、前述の960kHzの周期をとり縦軸には、プッ
シュプル演算増幅器GTVの出力側に発生する出力電圧が
示されている。第3c図に示されている線図において矢印
により、充放電コンデンサC1ないしC6が送信パルス形成
の際に作動する順序が示されている。正の電圧ステップ
変化は上方に向いている矢印により示され負の電圧ステ
ップ変化は、下方に向いている矢印により示されてい
る。充放電コンデンサC1ないしC6の容量配分は、個々の
電圧段階をsin²−形に整合することにより決められる。

＋１送信パルスの発生の際に第１の960kHzの周期（＋１
送信パルスの、２進符号化された標本化パルスはシフト
レジスタ装置ＡおよびＢの第１のレジスタセルの中に入
力されている）において、充放電コンデンサC1と接続さ
れている回路装置を相応して制御することにより充放電
コンデンサCI1はVREFに充電される。この電荷は加算コ
ンデンサCI1に転送され、充放電コンデンサC1は再び充
電可能状態になる。このようにしてプッシュプル演算増
幅器GTVの出力側に出力電圧VSの、正の変化が発生す
る。第２ないし第６周期（標本化パルスはシフトレジス
タ装置のレジスタセル２ないし６を通過する）におい
て、同様の事象が充放電コンデンサC2ないしC6において
行なわれる。第６周期においてはプッシュプル演算増幅
器GTVの出力側において出力電圧VSの最大値に達する。
第９ないし第14周期において充放電コンデンサC1はまず
初めに放電される。引続いてこの充放電コンデンサC1
は、その端子のうちの一方の端子を介して加算コンデン
サCI1と接続され、他方の端子を介して基準電圧源VREF
と接続されている。このようにして充放電コンデンサC1
は加算コンデンサCI1により充電されそしてプッシュプ
ル演算増幅器GTVにおける出力電圧の負の変化が生ず
る。第10ないし第14周期において、同様の事象が充放電
コンデンサC2ないしC6において行われる。このようにし
て１つの＋１送信パルスの発生に各充放電コンデンサは
２度にわたり、時間的に連続して関与している。

−１送信パルスを発生する際に第１周期において充放電
コンデンサC1は放電され引続いて加算コンデンサCI1か
ら充電される。引続いての周期において同様の事象が充
放電コンデンサC2ないしC6において行われる。＋１送信
パルスに対して加算コンデンサCI1の充電と放電とは逆
になっている。＋１送信パルスおよび−１送信パルスに
おいて同一の基準電圧VREFと同一の充放電コンデンサが
使用されるので、＋１送信パルスおよび−１送信パルス
における形と振幅とは容量状態と無関係であり、オフセ
ットのないプッシュプル増幅器GTVにおいては互いに等
しい。

第3b図から、１つの送信パルス列＋1,＋１と−1,＋１に
おいてそれぞれ第９ないし第13周期においてオーバラッ
プが行われることがわかる。第９周期において例えばパ
ルス列＋1,＋において、個々の送信パルスにおけるのと
同様に充放電コンデンサC6の充電が加算コンデンサCI1
から行われる。同時に充放電コンデンサC1から電荷が加
算コンデンサCI1に転移される。送信パルスがオーバラ
ップする際に個々の送信パルスにおけるのと同一の充放
電コンデンサが関与するのでオーバラップは線形であり
容量許容偏差と無関係である。

１つの送信パルス列において１つの０（個々の送信パル
スにおいては第14周期）や交番列＋1,−１または−1,＋
１が発生すると加算コンデンサは、プッシュプル演算増
幅器GTVにおける出力電圧が公称電圧としては０とな
る、できる限り早い周期に短絡される。スイッチSKにそ
の際に結合回路Ｒから、相応するリセット信号が供給さ
れる。加算コンデンサCI1の放電により、その時点まで
に蓄積された加算誤差は、プッシュプル演算増幅器GTV
の有限増幅またはオフセット電圧により除去される。

これまでは、第3a図〜第3c図に示されている線図に基づ
いて、第２図に示されているパルス形成器の機能を充放
電コンデンサC1ないしC6と加算コンデンサCI1とに基づ
いて説明した。相応する方法で充放電コンデンサC1′な
いしC6′とも送信パルス列の発生に関与する。その際に
プッシュプル演算増幅器V1の“−”出力側に、“＋”出
力側における送信パルスに比して基準電圧（例えばVCC/
2）に関して逆の送信パルスが発生する。

＋１送信パルスおよび−１送信パルスの形および振幅に
作用する出力信号の非線形性を最小にするために一方で
はプッシュプル演算増幅器GTVが設けられている。この
プッシュプル演算増幅器は障害電圧の侵入を低減し信号
／ノイズ比を改善する。他方では補償回路によりプッシ
ュプル演算増幅器GTVのオフセット電圧が低減される。
パルス形成器のリセットフェーズの間に行われるこのオ
フセット補償は同時に、プッシュプル演算増幅器GTVに
おける1/fトランジスタノイズ値を低減する。第４図
は、オフセット補償のために設けられている、演算増幅
器の接続を示す。

プッシュプル演算増幅器GTVは、第２図に示されている
入力側“＋”および“−”（これらの入力側は第４図に
おいてE1およびE2により示されている）の他に２つの補
助入力側E3,E4を備えている。リセットフェーズすなわ
ち、第２図に示されている結合回路Ｒからのリセット信
号の送出期間の際に補助入力側E3は、第２図に示されて
いる、プッシュプル演算増幅器GTVの“−”出力側と接
続されている。相応する方法で補助入力側E4はリセット
フェーズにおいてプッシュプル演算増幅器GTVの“＋”
出力側と接続されている。これらの接続のために、プッ
シュプル演算増幅器GTVの補助入力側と上記出力側との
間に接続されているそれぞれのトランジスタ装置は、リ
セット信号の発生のため導通制御される。更に、プッシ
ュプル演算増幅器GTVの２つの入力側E1およびE2と、そ
れぞれ２つの並列接続されたトランジスタを有する２つ
のトランジスタ装置から成る直列接続が接続されてい
る。その際に、２つのトランジスタ装置の間の接続点は
VCC/2に接続されている。リセット信号が発生される
と、この直列接続に設けられているトランジスタは導通
制御され、その結果、リセットフェーズにおいてひいて
はオフセット補償の際に２つの入力側E1およびE2に同一
の電圧が印加される。

前述の２つの加算コンデンサCI1およびCI2はそれぞれ、
２つの並列に接続されているトランジスタを介してプッ
シュプル演算増幅器GTVの１つの出力側と接続されてい
る。すなわち加算コンデンサCI1は“＋”出力側と接続
され加算コンデンサCI2は“−”出力側と接続されてい
る。その際に、並列に接続されているトランジスタはリ
セットフェーズの間にわたり阻止されるので加算コンデ
ンサはオフセット補償期間にわたりプッシュプル演算増
幅器GTVの出力側から切離されている。同時に、並列に
接続されているトランジスタと接続されている、加算コ
ンデンサの端子は、別個のトランジスタを介してVCC/2
と接続されている。この期間にわたり、プッシュプル演
算増幅器GTVの入力側と接続されている、加算コンデン
サの端子もVCC/2と接続されているので２つの加算コン
デンサが同時に放電される。

リセットフェーズの間に行われるオフセット補償によ
り、1/VH倍に低減された、入力側E1とE2のオフセット電
圧に相応する平衡状態が発生する。増幅器出力側に対す
る、補助入力側E3およびE4の増幅度VHは約VH＝100であ
る。補助入力側に印加される制御電圧は２つのコンデン
サ（2P）の中に蓄積されしたがって送信パルス形成期間
においても作用する。

第５図においてはプッシュプル演算増幅器GTVの構成が
示されている。このプッシュプル演算増幅器GTVは、そ
れぞれがトランジスタの形の４つの電流源の直列接続か
ら成る２つの、並列接続されている電流路を備えてい
る。これらの直列接続に配設されているトランジスタは
第５図においてM25およびM26およびM28およびM30、また
は、M24およびM27およびM29およびM31により示されてい
る。トランジスタM26とM28との間の接続点はプッシュプ
ル演算増幅器GTVの“＋”出力側を構成しトランジスタM
27とM29との間の接続点は“−”出力側を構成する。

プッシュプル演算増幅器は更に、並列に接続されている
２つの差動−入力トランジスタ装置を備えている。これ
らの差動−入力トランジスタ装置のそれぞれは、電流源
装置と直列に接続されている、１つの差動−トランジス
タ段M1,M2、またはM7,M8から成る。差動−トランジスタ
段M1,M2と直列に接続されている電流源装置は、直列に
接続されている、それぞれ２つのトランジスタから成る
並列接続である。直列に接続されているトランジスタは
M3およびM5、またはM4およびM6により示されている。差
動−トランジスタ段M7,M8と接続されている電流源装置
はこれに対して、トランジスタM9およびM10から成る直
列接続である。

差動−入力トランジスタ装置の入力側はプッシュプル演
算増幅器GTVの入力側E1およびE2と、補助入力側E3およ
びE4とを構成する。その際にトランジスタM1の入力側は
入力側E1と構成しトランジスタM2の入力側は入力側E2を
構成しトランジスタM7の入力側は入力側E3を構成しトラ
ンジスタM8の入力側は入力側E4を構成する。

トランジスタM1およびM7の出力側はいずれも、前述のト
ランジスタM28とM30との間の接続点に接続されている。
これに対してトランジスタM2およびM8の出力側は、トラ
ンジスタM29とM31との間の接続点と接続されている。

前述のトランジスタM1ないしM10と、M24ないしM31とは
“フォールデッド−カスコード（Folded−Cascode）”
−増幅器を構成する。その際にトランジスタM24ないしM
31は、前述の差動−トランジスタ装置に対する負荷抵抗
を構成する。

第５図に示されているプッシュプル演算増幅器GTVは更
に同相−負帰還装置を備えている。この負帰還装置はト
ランジスタM1ないしM23とコンデンサC7ないしC10とによ
り構成されている。トランジスタM11ないしM16を介して
そしてコンデンサC7およびC8を介してその際にトランジ
スタM25の入力側はプッシュプル演算増幅器GTVの“＋”
出力側と接続されている。これに対してトランジスタM1
7ないしM22と、コンデンサC9およびC10とはトランジス
タM17ないしM22の入力側をプッシュプル演算増幅器GTV
の“−”出力側と接続する。電流を制御する、カスコー
ド電流源のトランジスタM24およびM25はそれ故に一方で
は、差動−トランジスタ装置の負荷抵抗を構成するカス
コード電流源の構成部分であり他方では上記同相−負帰
還装置の構成部分である。

第６図および第９図および第12図においてはそれぞれ、
第２図に示されているパルス形成器の１つの有利な実施
例が示されている。これらの有利な実施例により、階段
状のレベル移行を有する、４レベルの出力−ディジタル
信号が形成される。このような、４レベルのディジタル
信号は例えばいわゆる“2B1Q"−符号（＋3,＋1,−1,−
３）にしたがって符号化される。この符号化においても
上記エコー補償のためのコストをできる限り低減するた
めに、＋１送信パルスおよび−１送信パルスのためのエ
コー補償器において、正負の符号を除くと同一である係
数を使用しこの係数を、＋３送信パルスおよび−３送信
パルスの場合には係数３と乗算することが適切である。
このような処理方法は、正負の符号を除くと送信パルス
＋1,＋１または、＋3,−３の形と振幅とが同一であり＋
３送信パルスまたは−３送信パルスの振幅と、＋１送信
パルスまたは−１送信パルスの振幅とが３倍だけ異なる
場合に可能である。これらの要件は上記の有利な実施例
により満足される。

前述の有利な実施例においては例えば、それぞれのパル
ス形成器に、形成すべき４レベルのディジタル信号に関
する情報を、例えば４つのレベルを２ビットの組合せに
より表わすことにより、２進符号化された形で供給する
ことから出発している。

これらのビットのうちの一方のビットはその際に例え
ば、正負の符号を示し他方のビットは論理レベル（３ま
たは１）を示す。このようにして、第６図および第９図
および第12図に示されているパルス形成器に順次に供給
される、80kHzの速度で発生するビット組合わせ（２ビ
ット）からその都度、80kHzクロックの側縁により１つ
の標本化パルスが取出される。標本化パルスは引続いて
それぞれ、前述のパルス形成器（第２図）における場合
と同様に、それぞれのシフトレジスタのレジスタセルを
640kHzの速度で通過する。

第６図に示されているパルス形成器は、第２図に示され
ているパルス形成器と、充放電コンデンサにそれぞれ割
当てられているスイッチS3およびS4を制御するためにこ
れらのスイッチS3およびS4にクロック信号が1.92kHzの
速度で供給され２つのシフトレジスタＡおよびＢと、別
の１つの結合回路Ｓが接続されている点のみが異なる。
この結合回路は、加算コンデンサCI1またはCI2と直列に
接続されているスイッチSHまたはSH′を制御する。それ
ぞれのスイッチを介して、後述のように、前もって与え
られている時点において、対応する加算コンデンサにお
いて発生する信号が、後置接続されているコンデンサに
供給される。加算コンデンサCI1に後置接続されている
コンデンサはその際にCS1により示され、加算コンデン
サCI2に後置接続されているコンデンサはこれに対してC
S2により示されている。

＋１送信パルスおよび−１送信パルスの形成は、第６図
において示されているパルス形成器において、前述のパ
ルス形成器の場合と同様の方法で行われる。すなわち、
充放電コンデンサと接続されているスイッチS1ないしS4
の相応する制御により、それぞれに割当てられている結
合回路により、標本化パルスにより決められる、形成す
べき出力信号のために電圧ステップ変化が必要である周
期において電荷移動が行われる。この電荷移動により、
前述のように、電荷移動の方向に依存して正または負の
電圧ステップ変化がプッシュプル演算増幅器GTVにおい
て発生される。これに対して＋３送信パルスおよび−３
送信パルスを形成する場合には、スイッチS1ないしS4
を、それぞれ割当てられている結合回路から相応に制御
することにより選択された周期においてそれぞれ順次に
３つの電荷移動が行なわれる。したがって当該周期にお
いてはそれぞれ３つの電圧ステップ変化がプッシュプル
演算増幅器GTVにおいて発生する。このようにして＋３
送信パルスおよび−３送信パルスに対してそれぞれ、ス
テップの数を除いて、＋１送信パルスおよび−１送信パ
ルスに割当てられている出力信号と同一の形を有し、こ
れらの出力信号に比して３倍だけ大きい振幅を有する出
力信号が発生される。

第７図においては１つの例として１つの送信パルス列＋
1,＋3,−3,−1,＋１が示されこの送信列はプッシュプル
演算増幅器GTVの出力側に発生する。この送信パルスに
おいても個々の送信パルスは13/8倍だけ、パルス形成器
に供給される信号に比して広い。その際に横軸には、シ
フトレジスタ装置A,Bにより決められている640kHzの周
期が示され縦軸にはプッシュプル演算増幅器GTVの出力
側に発生する出力電圧VSが示されている。第８図に示さ
れている線図においては、充放電コンデンサ（例として
充放電コンデンサC1ないしC6のみがここにおいても示さ
れている）が、送信パルスを形成する際に作用する順序
が示されている。正の電圧ステップ変化は、上方に向い
ている矢印により示され負の電圧ステップ変化は、下方
に向いている矢印により示されている。隣接して示され
ている３つの矢印は、当該の周期において順次に３つの
電圧ステップ変化が発生することを示している。充放電
コンデンサの容量の割当ては、第２図に示されているパ
ルス形成器の場合と同様に、個々の電圧ステップをsin²
の形に整合することにより決められる。

第７図および第８図から、仮定した送信パルス列＋1,＋
3,−3,＋1,＋１において、個々の送信パルスのオーバラ
ップが、例えば送信パルス列＋3,−３においては第９な
いし第13周期において行われるのがわかる。第９周期に
おいては例えば単一の＋３送信パルスの場合のように充
放電コンデンサC6が加算コンデンサCI1から３重に充電
される。しかし同時に、第８図の線図からわかるよう
に、充放電コンデンサC1が加算コンデンサCI1から３重
に充電される。相応するオーバラップは、図示されてい
る他の送信パルスステップ変化においても発生する。こ
れらのオーバラップにおいて、個々の送信パルスの場合
と同一の充放電コンデンサが関与し、第６図に示されて
いるパルス形成器においてもオーバラップは線形であり
容量の許容偏差と無関係である。

１つの送信パルス列において交番変化＋1,−１、また
は、−1,＋１、または、＋3,＋３、または、−3,＋３が
発生すると加算コンデンサCI1は、プッシュプル演算増
幅器GTVにおける出力電圧の公称値が０になる、できる
限り早い周期において短絡すなわち放電される。第７図
には、＋3,−３の移行の際には放電が例えば第11周期に
おいて行なわれることが示されている。第６図に示され
いるスイッチSKに、この放電のために結合回路Ｒから、
相応するリセット信号が供給される。加算コンデンサCI
1またはCI2の放電により、第２図に示されているパルス
形成器の場合と同様に蓄積した加算誤差は、プッシュプ
ル演算増幅器GTVが有限の増幅度を有しまたオフセット
電圧を有しているので除去される。その際にオフセット
補償は、前述の方法で行われる。

前述のように、加算コンデンサCI1およびCI2に発生す
る、＋３送信パルスおよび−３送信パルスのための出力
信号は、個々の周期における３重の電荷移動の結果とし
て、＋１送信パルスおよび−１送信パルスのための出力
信号に比して３倍の数のステップを有する。このステッ
プの数を、＋１送信パルスおよび−１送信パルスのため
のステップの数に低減するために、前記のスイッチSHお
よびSH′が設けられている。これらのスイッチSHおよび
SH′はそれぞれ、これらのスイッチSHおよびSH′にそれ
ぞれ後置接続されている。第６図においてCS1またはCS2
により示されているコンデンサと接続されて標本化およ
び保持回路を構成する。その際にスイッチSHおよびSH′
は結合回路Ｓから、これらのスイッチSHおよびSH′が、
第７図に示されている各周期の最後の1/3においてのみ
閉じられそれ故に、これらの決められている時点に加算
コンデンサに印加されている出力電圧をコンデンサCS1
およびCS2に供給する。それ故にコンデンサCS1およびCS
2において、常に階段状であり同一のステップ数を有す
る出力信号が発生する、すなわち、出力信号の形はすべ
ての送信パルスに対して同一である。＋３送信パルスお
よび−３送信パルスに対する出力信号の振幅と、＋１送
信パルスおよび−１送信パルスに対する出力信号の振幅
とが３倍だけ異なる。

第９図において、第２図において示されているパルス形
成器の第２の有利な実施例が示されている。第６図に示
されているパルス形成器は、第２図に示されているパル
ス形成器と、充放電コンデンサC1ないしC6、または、C
1′ないしC6′にそれぞれ、スイッチS5と付加コンデン
サとから成る直列接続が並列に接続されている点のみが
異なる。充放電コンデンサC1に並列に接続されている付
加コンデンサはCI1により示されている。相応する方法
で、その他の付加コンデンサはC21ないしC61、または、
C11′ないしC61′により示されている。これらの付加コ
ンデンサはそれぞれ、対応する充放電コンデンサの容量
に比して２倍だけ大きい容量を有する。すなわちC11＝2
C1が成立つ。

前記スイッチS5はそれぞれ対応する充放電コンデンサに
割当てられている結合回路から制御することができる。
例えば、充放電コンデンサC1に割当てられているスイッ
チS5は結合回路V1から制御することができる。

＋１送信パルスおよび−１送信パルスの形成は、第９図
に示されているパルス形成器の場合に、前述の２つのパ
ルス形成器の場合と同様の方法で行われる。すなわち電
荷移動にこの場合にも充放電コンデンサC1ないしC6、ま
たは、C1′ないしC6′が関与している。この場合に、プ
ッシュプル演算増幅器GTVの出力側において、充放電コ
ンデンサの容量に相応する電圧ステップ変化が発生す
る。すなわち充放電コンデンサC1に対しては例えば電圧
ステップ変化＝dVS＝C1/CI1.VREF、、または、dVS＝−C
1/CI1.VREFが成立つ。

これに対して＋３送信パルスおよび−３送信パルスの形
成の際に、充放電コンデンサに割当てられているスイッ
チS1ないしS5を制御することにより電荷移動に充放電コ
ンデンサと、これらの充放電コンデンサに並列に接続さ
れている付加コンデンサとの双方が関与する。このよう
に構成されているコンデンサ組合わせにより、その際に
プッシュプル演算増幅器GTVの出力側に、＋１送信パル
スおよび−１送信パルスを形成する場合に比して３倍だ
け高い電圧ステップ変化が発生される。充放電コンデン
サC1と付加コンデンサC11を電荷移動に関与させること
により例えば電圧ステップ変化dVS＝（C1＋C11）/CI1.V
REF、またはdVS＝−（C1＋C11）/CI1.VREFが発生する。
その結果、第９図に示されているパルス形成器の場合に
も＋３送信パルスおよび−３送信パルスの形と振幅とは
容量分布と無関係である。それらの振幅は、＋１送信パ
ルスおよび−１送信パルスの振幅に比して３倍だけ大き
い。異なるレベル例えば＋1,＋３を有する送信パルスの
振幅状態に充放電コンデンサと、これらの充放電コンデ
ンサに並列に接続されている付加コンデンサとの容量の
許容偏差は影響を与えるがしかしながら例えば集積技術
によりパルス形成器を製作する場合には、実際には十分
に小さい限界内に容量の許容偏差は保持される。

第９図においても例として、プッシュプル演算増幅器GT
Vの出力側に発生する送信パルス列＋1,＋3,−3,＋1,＋
１が示されている。第７図に関連して前に述べたよう
に、この送信パルス列に割当てられている送信パルス
は、パルス形成器に供給される信号に比して13/8倍だけ
幅が広い。横軸上にはこの場合にも、シフトレジスタ装
置A,Bにより決められている640kHz−周期が示され縦軸
上には、プッシュプル演算増幅器GTVの出力側に発生す
る出力電圧VSが示されている。第11図に示されている線
図は例として、充放電コンデンサC1ないしC6と、付加コ
ンデンサC11ないしC61が、第10図に示されている送信パ
ルス形成において作用する順序が示されている。正の電
圧ステップ変化はこの場合にも、上方に向いている矢印
により示され負の電圧ステップ変化は、下方に向いてい
る矢印により示されている。図中隣接して示されている
２つの矢印は、それぞれの付加コンデンサも当該周期に
おいて、対応する充放電コンデンサと同様に充電または
放電することを表わす。１により示されている周期にお
いて例えばコンデンサ組合わせC1およびC11は、dVS＝
（C1＋C11）/CI1.VREF＝3C1/CI1の正の電圧変化をプッ
シュプル演算増幅器GTVの出力側に発生する電荷を放出
する。

第10図および第11図から、第９図に示されているパルス
形成器の場合にも、個々の送信パルスのオーバラップが
行われることがわかる。第10図においては、そのような
オーバラップが例えば送信パルス列＋3,−３の場合に第
９ないし第13周期に発生するのが示されている。第９周
期において、例えば第11図からわかるように、単一の送
信パルスの場合と同様に充放電コンデンサC6と付加コン
デンサC61とが加算コンデンサCI1から充電される。同時
に充放電コンデンサC1と付加コンデンサC11とが加算コ
ンデンサCI1から充電される。相応するオーバラップ
は、第10図に示されている他の送信パルス移行の場合に
も発生する。これらのオーバラップの際に同一の充放電
コンデンサおよび付加コンデンサが単一の送信パルスの
場合と同様に関与しているのでこの場合にもオーバラッ
プは線形であり容量許容偏差と無関係である。

第９図に示されているパルス形成器の場合にも切替え＋
1,−１、または、−1,＋１、または、＋3,−３、また
は、−3,＋３が発生する際に加算コンデンサCI1またはC
I2は、プッシュプル演算増幅器GTVの出力電圧の公称値
が０となる、できる限り早い周期に短絡される。スイッ
チSKにその際に、第６図に示されているパルス形成器の
場合と同様に、結合回路Ｒから、相応するリセット信号
が供給される。このリセット信号が発生する際に同時
に、プッシュプル演算増幅器GTVに対するオフセット補
償が前述の方法で行なわれる。

第12図において、第２図に示されているパルス形成器の
第３の有利な実施例が示されている。第12図に示されて
いるパルス形成器は、第２図に示されているパルス形成
器と、充放電コンデンサに割当てられているスイッチS3
およびS4を選択的に、異なる２つの基準電圧源VREF1お
よびVREF2に接続することができる点のみが異なる。そ
の際に基準電圧源VREF2は、基準電圧源VREF1に比して３
倍だけ高い基準電圧を供給する。その都度に当該の基準
電圧源の選択のために充放電コンデンサにそれぞれ１つ
のスイッチS6が割当てられている。スイッチS6は、それ
ぞれの充放電コンデンサに割当てられている結合回路に
より制御されて選択的に、２つの基準電圧源のうちの１
つを上記スイッチS3およびS4と接続する。

＋１送信パルスおよび−１送信パルスと、＋３送信パル
スおよび−３送信パルスを形成するのは、充放電コンデ
ンサC1ないしC6、または、C1′ないしC6′に割当てられ
ているスイッチS1ないしS4およびS6を、第２図に示され
ているパルス形成器の場合に述べられた方法で制御する
ことにより行われる。ただ１つの相違点は、それぞれの
スイッチS6により制御されて、送信パルスを形成するた
めにプッシュプル演算増幅器GTVにおいて電圧ステップ
変化が必要である周期において＋１送信パルスおよび−
１送信パルスを形成する際に、基準電圧源VREF1が関与
する電荷移動が行なわれる点にある。前述のようにこの
基準電圧源は基準電圧源VREF1に比して３倍だけ高い基
準電圧を供給する。

第13図においても例として、１つの送信パルス列＋1,＋
3,−3,＋1,＋１に相応しプッシュプル演算増幅器GTVの
出力側に発生する送信パルス列が示されている。第13図
はこの点において第10図と同一である。第14図に示され
ている線図においても、例えば充放電コンデンサC1ない
しC6が、第13図に示されている送信パルス形成の際に作
用する順序が示されている。第14図においても、正の電
圧変化は、上方に向いている矢印により示され負の電圧
ステップ変化は、下方に向いている矢印により示されて
いる。充放電コンデンサに対する個々の周期において示
されている矢印の数は、充放電コンデンサが２つの基準
電圧源VREF1およびVREF2と共働して発生した電圧ステッ
プ変化の高さを示す。

第12図に示されているパルス形成器の場合には＋１送信
パルスおよび−１送信パルスと、＋３送信パルスおよび
−３送信パルスとを形成するために常に同一の充放電コ
ンデンサが関与するために上記送信パルスに対する形は
容量状態と無関係に同一である。例えば＋1,＋３であ
る、異なるレベルのための送信パルスの振幅状態に基準
電圧源の許容偏差は影響を与えるがしかしながらこれら
の許容偏差は、実際には十分に小さい範囲内に保持され
る。

個々の送信パルスのオーバラップと、加算コンデンサCI
1またはCI2を短絡する時点を決めることとに関する、第
６図および第９図に示されているパルス形成器に関する
記述は、第12図に示されているパルス形成器に対しても
成り立つ。

次に、第２図に示されているパルス形成器を例にして、
第２図はただ略示されているにすぎない、充放電コンデ
ンサにそれぞれ割当てられているスイッチS1ないしS4を
例えばMOS−電界効果トランジスタにより実現すること
ができこれらのMOS−電界効果トランジスタをいかにし
て、これらのMOS−電界効果トランジスタに割当てられ
ている結合回路により制御することができるかを示す。
第15図はこのために、充放電コンデンサC1（第２図）に
割当てられているスイッチ回路装置S1ないしS4と、この
スイッチ装置S1ないしS4と接続されている結合回路V1を
示す。

第15図に示されている回路装置は、直列に接続されてい
る２つのトランジスタM7およびM8を備えている。トラン
ジスタM7およびM8は、それらのソース端子を介して互い
に接続されている。これらの２つのトランジスタはスイ
ッチS1を構成する。トランジスタM7のドレイン端子は、
（例えば0Vである）VCC/2に接続されている。トランジ
スタM8のドレイン端子は、プッシュプル演算増幅器GTV
の“−”入力側に接続されている、加算コンデンサCI1
の端子と接続されている。２つのトランジスタM7とM8と
の接続点に充放電コンデンサC1が、この充放電コンデン
サC1の端子のうちの１方の端子を介して接続されてい
る。この充放電コンデンサC1の他方の端子は２つのトラ
ンジスタM5およびM6のソース端子と接続されている。こ
れらのトランジスタM5およびM6はスイッチS2を構成す
る。トランジスタM5のドレイン端子と、２つのトランジ
スタM1およびM2から成りスイッチS4を構成する直列接続
の接続点とが接続されている。この接続点はこれらのト
ランジスタM1およびM2の端子を構成する。トランジスタ
M1のソース端子は基準電圧源VREFの“−”端子に接続さ
れている。この基準電圧源VREFの“＋”端子はVCC/2と
接続されている。この基準電圧源VREFから供給される基
準電圧は例えば1.2Vとする。これに対してトランジスタ
M2はそのソース端子を介してVCC/2例えば0Vと接続され
ている。

上記トランジスタM6は、２つのトランジスタM3およびM4
から成る直列接続の接続端子に接続されている。この接
続点はこれらのトランジスタM3およびM4のドレイン端子
を構成する。これらのトランジスタM3およびM4はスイッ
チS3を構成する。トランジスタM3のソース端子はVCC/2
（0V）と接続されている。これに対してトランジスタM4
のソース端子は基準電圧の前述の“−”端子と接続され
ている。

第15図において更に、２つのシフトレジスタＡおよびＢ
と、それらの14のレジスタセルとが示されている。シフ
トレジスタＡの第１のレジスタセルと、シフトレジスタ
Ｂの第14のレジスタセルとにそれぞれ、OR論理素子G1の
１つの入力側が接続されている。このOR論理素子の出力
側は一方ではトランジスタM5のゲート端子と接続され他
方ではNOR論理素子G3の第１の入力側と接続されてい
る。シフトレジスタＢの第１のレジスタセルとシフトレ
ジスタＢの第14のレジスタセルとはOR論理素子G2の２つ
の入力側と接続されている。このOR論理素子の出力側は
一方ではトランジスタM6のゲート端子と接続され他方で
は前述のNOR論理素子G3の第２の入力側と接続されてい
る。このNOR論理素子G3はその出力側を介して別のNOR論
理素子G4の第１の入力側と接続されている。このNOR論
理素子G4の第２の入力側に、第15図の上半部に示されて
いるクロック位相▲▼で960kHzクロック信号が供給
される。NOR論理素子G4の出力側はトランジスタM8のゲ
ート端子と接続されている。

上記トランジスタM1およびM3およびM7のそれぞれのゲー
ト端子はクロック位相P2でクロック信号が供給される。
これに対してトランジスタM2およびM4のそれぞれのゲー
ト端子に、位相P1を有するクロック信号が供給される。
位相P1は、第15図に示されているクロック信号からわか
るように、位相P2に対してオーバラップしない。

次に、前述の回路装置の機能を説明する。OR論理素子G1
により、充放電コンデンサC1が正の電圧ステップ変化を
プッシュプル演算増幅器GTVの出力側に発生する状態が
選定される。これは、第２図に示されている真理値表
と、第3b図に示されている送信パルス列によると、＋１
送信パルスの第１周期と、−１送信パルスの第14周期に
おいて当嵌まる。これらの周期は、OR論理素子と、シフ
トレジスタＡおよびＢとの前述の接続により決められて
いる。

OR論理素子G2により、充放電コンデンサC1が、負の電圧
ステップ変化をプッシュプル演算増幅器GTVの出力側に
発生する状態が選定される。これらの状態は、第3b図
と、第２図の真理値表からわかるように、−１送信パル
スの第１周期と、＋１送信パルスの第14周期において発
生する。

正の電圧変化をプッシュプル演算増幅器GTVの出力側に
発生するために（論理レベル１は、シフトレジスタＡの
第１のレジスタセルまたは、シフトレジスタＢの第14の
レジスタセルに入力されている）トランジスタM5はOR論
理素子G1を介して導通制御される。クロック位相P2（正
のパルス）により、引続いてまず初めに充放電コンデン
サC1にトランジスタM1およびM5およびM7を介して基準電
圧VREFが供給される。クロック位相P1または▲▼
（正のパルス）によりトランジスタM2およびM8が導通制
御される。このようにして充放電コンデンサC1はその２
つの端子を介して0V（VCC/2）につながりしたがって電
荷は加算コンデンサCI1へ流れる。このようにしてプッ
シュプル演算増幅器GTVの出力側に正の電圧ステップ変
化が発生する。

負の電圧ステップ変化を発生するために（論理レベル１
はシフトレジスタＢの第１のレジスタセルまたは、シフ
トレジスタＡの第14のレジスタセルに入力されている）
トランジスタM6が導通制御される。次のクロック位相P2
により充放電コンデンサC1はトランジスタM3およびM6お
よびM7を介して放電される。クロック位相P1または▲
▼によりトランジスタM4およびM8は導通制御される。
このようにして、加算コンデンサCI1と基準電圧VREFと
の間に接続されている充放電コンデンサC1に電荷が加算
コンデンサCI1から流れる。これは負の電圧ステップ変
化をプッシュプル演算増幅器GTVの出力側に発生する。

第15図に示されているNOR論理素子G3およびG4に関し
て、これらのNOR論理素子G3およびG4がトランジスタM8
を導通制御するのは、充放電コンデンサC1が実際に電荷
移動に関与する場合のみであることを指摘する。

これまでは第15図に基づいてプッシュプル演算増幅器GT
Vの出力側において正の電圧ステップ変化および負の電
圧ステップ変化が発生するのを充放電コンデンサC1を例
にとって説明したのみであった。しかしながら、相応す
る事象はその他の充放電コンデンサC2ないしC6、また
は、C1′ないしC6′の場合にも、これらのコンデンサC2
ないしC6、または、C1′ないしC6′が、これらのコンデ
ンサに割当てられ、結合回路V1に相応する結合回路によ
り制御される場合に行われる。個々の充放電コンデンサ
を作動する時点は、結合回路にそれぞれ割当てられてい
るOR論理素子G1およびG2を、シフトレジスタＡおよびＢ
における、選定されたレジスタセルと相応に接続するこ
とにより決められる。この取決めは、第3b図から、第２
図に示されている真理値表を用いて得ることができる。

第６図および第９図および第12図に示されているパルス
形成器のために、第15図に示されている結合回路V1に相
応し、４レベルの送信パルスの形成に整合されている結
合回路が設けられている。これらの結合回路の場合に
も、シフトレジスタＡおよびＢにおける、選定されてい
るレジスタセルは、それぞれの結合回路に設けられてい
る、当業者には自明の論理結合素子と、一方では個々の
充放電コンデンサを作動する時点が決められ他方ではこ
れらの時点が＋３送信パルスおよび−３送信パルスの形
成に必要な、第６図および第９図および第12図に基づい
て説明した装置が作動されるように接続されている。こ
れは、第９図および第12図に示されているパルス形成器
の場合にはスイッチS5およびS6である。第６図に示され
ているパルス形成器の場合には、＋３送信パルスおよび
−３送信パルスの形成のために、選定されている各充放
電コンデンサは、それぞれ割当てられているスイッチS1
ないしS4を、相応に制御することにより３度にわたり順
次に電荷移動に関与する。

第２図および第６図および第９図および第12図に示され
ている結合回路Ｒと、第６図に付加的に示されている結
合回路Ｓとをそれぞれ同様に当業者には自明の論理結合
素子を、シフトレジスタＡおよびＢを通過する標本化パ
ルスに基づいて、加算コンデンサCI1およびCI2を短絡す
る時点または、スイッチSHおよびSH′を閉じる時点を制
御するために備えている。

これまでは、対称的な階段状側縁により、３レベルおよ
び４レベルの送信パルスを形成するパルス形成器を説明
した。このようなパルス形成器により、充放電コンデン
サの数と容量とを相応に選定して、任意の階段状の側縁
例えば非対称的側縁を有する送信パルスを形成すること
もできる。更に、このようなパルス形成器を、相応して
整合または拡張することにより、任意の複数レベルの送
信パルスを形成することができるように構成することも
できる。

更に注意すべきことは、前述のパルス形成器の場合には
それぞれ１つのシフトレジスタ装置A,Bが、このシフト
レジスタと接続されている結合回路に制御信号を供給す
る点である。このシフトレジスタ装置の代わりに、シフ
トレジスタ装置A,Bのレジスタセルの数に相応する数の
出力側を有する、一般に制御信号発生器と呼称すべき装
置−この装置はそれぞれパルス発生器に供給された信号
が、この装置の出力側から取出されると順次に制御信号
を時間的に等間隔に送出する−を使用することもでき
る。これらの制御信号は、前述のシフトレジスタ装置の
レジスタセルに発生する信号と同様に、前述のパルス形
成器の中に設けられている結合回路を制御するのに使用
される。このような制御信号発生器の例として、それぞ
れのパルス形成器に供給される信号により制御されるク
ロック発生器がある。

【図面の簡単な説明】

第１図は、本発明のパルス形成器を有するデータ伝送装
置のブロック回路図である。第２図は、第１図に示され
ているパルス形成器の回路略図ならびに真理値表を示す
図である。第3a図、第3b図および第3c図は、第２図に示
されているパルス形成器の説明に供する線図である。第
４図は、第２図に略示されている、オフセット補償のた
めのプッシュプル演算増幅器の回路図である。第５図
は、第２図に示されているプッシュプル演算増幅器の回
路図である。第６図は、第２図に示されているパルス形
成器の第１の実施例の回路図である。第７図および第８
図は、第６図に示されているパルス形成器の説明に供す
る線図である。第９図は、第２図に示されているパルス
形成器の第２の実施例の回路図である。第10図および第
11図は、第９図に示されているパルス形成器の説明に供
する線図である。第12図は、第２図に示されているパル
ス形成器の第３の実施例の回路図である。第13図および
第14図は、第12図に示されているパルス形成器の説明に
供する線図である。第15図は、第２図に示されている回
路装置の制御装置の一部の１つの実施例の回路図とその
説明に供する波形図である。Ａ…シフトレジスタ、Ｂ…シフトレジスタ、C1,…,C6お
よびC1′，…,C6′…充放電コンデンサ、C7,…,C10…コ
ンデンサ,C,C11,…,C61およびC11′，…,C61′…付加コ
ンデンサ、CI1,CI2…加算コンデンサ、CS1,CS2…コンデ
ンサ、E1,E2…入力側、E3,E4…補助入力側、G1,G2…OR
論理素子、G3,G4…NOR論理素子、GTV…プッシュプル演
算増幅器、M1,…,M31…トランジスタ、P1,P2…クロック
信号の位相、R,S…結合回路、S1,…,S6およびSH,SH′お
よびSK,SK′…スイッチ、V1,…,V6およびV1′，…,V6′
…結合回路、VCC/2…基準電圧、VREF1,VREF2,VREF…基
準電圧源、VS…プッシュプル演算増幅器の出力電圧。

Claims

【特許請求の範囲】

【請求項１】複数レベルを有し１つの入力信号列に割当
てられステップ状のレベル移行を有するディジタル入力
信号を、階段状のレベル移行を有し線形オーバラップに
より、前記入力信号列に対応する出力信号列を形成する
ディジタル出力信号に変換するパルス形成器であって、
前記パルス形成器は、複数の出力側を有する制御信号発
生器（A,B）を備え前記制御信号発生器（A,B）は、１つのディジタル入力
信号が到来すると前記制御信号発生器（A,B）の出力側
から順次に制御信号を時間的に等間隔で送出し、前記制御信号の合計は１つのディジタル出力信号の持続
時間を決め、更に前記パルス形成器は、前記制御信号発
生器（A,B）の出力側の少なくとも一部の出力側に接続
されている加算回路網（C1ないしC6,CI1またはC1′ない
しC6′,CI2）を備え前記加算回路網（C1ないしC6,CI1またはC1′ないしC
6′,CI2）は、自身と接続されている、前記制御信号の
出力側に発生する制御信号により決められる時間間隔で
それぞれ、それぞれの出力側に割当てられ、形成すべき
ディジタル出力信号の、決められているステップに相応
する部分信号を形成し、時間的に順次に発生する部分信
号を加算して前記階段状のディジタル出力信号を形成す
るパルス形成器において、前記加算回路は、１つディジタル出力信号のステップの
数に相応する数の部分電荷を形成する充放電コンデンサ
（C1ないしC6またはC1′ないしC6′）と、前記部分電荷
を加算する加算コンデンサ（CI1ないしCI2）とから構成
され前記充放電コンデンサ（C1ないしC6またはC1′ないしC
6′）を、１つの部分電荷の形成のために、１つの制御
可能なスイッチ装置（S1ないしS4）を介し前記充放電コ
ンデンサ（C1ないしC6またはC1′ないしC6′）の端子の
うちの一方の端子を介して加算コンデンサ（CI1またはC
I2）に接続することができるかまたは基準電圧源（VREF
1）の第１の端子に接続することができ、他方の端子を
介して基準電圧源の第１または第２の端子に接続するこ
とができ前記スイッチ装置を、前記スイッチ装置を制御するため
にそれぞれ１つの結合回路（V1ないしV6またはV1′ない
しV6′）を介して前記制御信号発生器の、決められてい
る出力側と接続し前記それぞれの結合回路は、前記それぞれの結合回路と
接続されている、前記制御信号発生器の出力側に制御信
号が発生した場合に、対応するスイッチ装置を適宜制御
し、その結果、前記対応するスイッチ装置と接続されて
いる充放電コンデンサは、前記その都度の制御信号が発
生した際に形成するステップに相応して部分電荷を前記
加算コンデンサに放電するかまたは部分電荷を前記加算
コンデンサから充電されることを特徴とするパルス形成
器。
【請求項２】制御信号発生器が、制御信号の数に相応す
る数のレジスタセルを有するシフトレジスタ装置（A,
B）により構成され前記シフトレジスタ装置に、形成すべき、複数レベルの
ディジタル出力信号に関する情報が２進符号化されて供
給され前記シフトレジスタ装置は前記ディジタル信号の
それぞれを標本化して１つの標本化パルスは形成し前記それぞれの標本化パルスは順次にレジスタセルを、
制御信号の、時間的に等間隔な間隔に相応する速度で通
過し、１つの標本化パルスがレジスタセルに到来する毎に１つ
の制御信号が発生されるようにした特許請求の範囲第１
項記載のパルス形成器。
【請求項３】１つの基準値に対称に位置する２つの第１
の値と、前記基準値に同様に対称に位置し第１の値と
は、１つの決められている整数倍だけ異なる２つの第２
の値とをとることができる、４レベルを有するディジタ
ル出力信号を形成するパルス形成器において、前記第１の値を有する１つのディジタル出力信号に相応
しそして２進符号化されている信号が発生すると充放電
コンデンサ（C1ないしC6またはC1′ないしC6′）は、１
つの部分電荷を形成するためにそれぞれ、前記充放電コ
ンデンサ（C1ないしC6またはC1′ないしC6′）のために
決められている時間間隔でただ１度だけ電荷を加算コン
デンサ（CI1ないしCI2）に放電するかまたは電荷を前記
加算コンデンサ（CI1ないしCI2）から充電され前記第２の値を有するディジタル出力信号に相応しそし
て２進符号化されている信号が発生すると前記充放電コ
ンデンサ（C1ないしC6またはC1′ないしC6′）は決めら
れている倍数に相応する回数だけ電荷を前記加算コンデ
ンサ（CI1ないしCI2）に放電するかまたは電荷を前記加
算コンデンサ（CI1ないしCI2）から充電されることを特
徴とする特許請求の範囲第１項又は第２項記載のパルス
形成器。
【請求項４】加算コンデンサ（CI1またはCI2）とスイッ
チ（SHまたはSH′）が接続され前記スイッチ（SHまたはSH′）を、制御信号発生器（A,
B）の決められている出力側と接続されている１つの別
個の結合回路（Ｓ）により、前記加算コンデンサから各
時間間隔の終わりに、前記加算コンデンサによりそれま
でに形成されている出力信号が送出されるように制御す
ることができる特許請求の範囲第３項記載のパルス形成
器。
【請求項５】１つの基準値に対称に位置する２つの第１
の値と、前記基準値に同様に対称に位置し前記第１の値
とは、１つの決められている整数倍だけ異なる２つの第
２の値とをとることができるパルス形成器において、前記第２の値を有するディジタル出力信号に相応しそし
て２進符号化されている信号が発生すると充放電コンデ
ンサ（C1ないしC6またはC1′ないしC6′）にそれぞれ１
つの付加コンデンサ）C11,…,C61またはC11′…,C6
1′）が並列接続され前記付加コンデンサ（C11,…,C61またはC11′…,C6
1′）の容量は、充放電コンデンサと付加コンデンサと
から成るそれぞれのコンデンサ組合わせが、決められて
いる倍数に相応して高められている電荷を加算コンデン
サ（CI1またはCI2）に放電するか、または前記電荷を前
記加算コンデンサ（CI1またはCI2）から充電される特許
請求の範囲第１項または第２項記載のパルス形成器。
【請求項６】各付加コンデンサ（C11,…,C61またはC1
1′…,C61′）と１つのスイッチ（S5またはS5′）が直
列接続され、前記スイッチ（S5またはS5′）を、それぞれの充放電コ
ンデンサに割当てられている結合回路（V1,…,V6または
V1′…,V6′）から、前記それぞれの付加コンデンサ（C
11,…,C61またはC11′，…,C61′）が、第２の値に相応
しそして２進符号化されている信号を有するディジタル
出力信号が発生した場合にのみ、対応する前記充放電コ
ンデンサと並列接続されるように制御することができる
特許請求の範囲第５項記載のパルス形成器。
【請求項７】１つの基準電圧に対称に位置する２つの第
１の値と、前記基準電圧に同様に対称に位置し第１の値
とは１つの決められている整数倍だけ異なる２つの第２
の値とをとることができる、４レベルのディジタル信号
を形成するパルス形成器において、充放電コンデンサ（C1ないしC6またはC1′ないしC6′）
を、前記第１の値を有するディジタル出力信号に相応し
そして２進符号化されている信号が発生すると前記基準
電圧源（VREF1）に接続することができ、前記第２の値
を有するディジタル出力信号に相応しそして２進符号化
されている信号が発生するとそれぞれ第２の基準電圧源
（VREF2）に接続することができ、前記第１および第２の基準電圧源（VREF1,VREF2）の出
力信号は、前記それぞれの充放電コンデンサが、決めら
れている倍数だけ高められている電荷を加算コンデンサ
（CI1またはCI2）に放電するかまたは前記電荷を前記加
算コンデンサ（CI1またはCI2）から充電されるように選
定されている特許請求の範囲第１項又は第２項記載のパ
ルス形成器。
【請求項８】充放電コンデンサ（C1ないしC6またはC1′
ないしC6′）に対する、それぞれ当該の基準電圧を選定
するために、前記充放電コンデンサ（C1ないしC6または
C1′ないしC6′）のそれぞれに対して１つの別のスイッ
チ装置（S6）が設けられ、前記スイッチ装置（S6）を、前記それぞれ充放電コンデ
ンサに割当てられている結合回路（V1,…,V6ないしV
1′，…,V6′）から制御することができる特許請求の範
囲第７項記載のパルス形成器。
【請求項９】加算コンデンサ（CI1ないしCI2）に対して
並列に１つの別のスイッチ（SKまたはSK′）が接続さ
れ、前記スイッチ（SKまたはSK′）を、制御信号発生器（A,
B）の決められている出力側と接続されている１つの別
の結合回路（Ｒ）から、前記スイッチ回路（SKまたはS
K′）が前記加算コンデンサ（CI1またはCI2）を、決め
られている時間間隔で短絡するように制御することがで
きる特許請求の範囲第１項ないし第８項のうちのいずれ
か１項に記載のパルス形成器。
【請求項１０】加算回路網が２重に設けられ、２つの加算コンデンサ（CI1およびCI2）はそれぞれ、１
つのプッシュプル演算増幅器の入力側のうちの１つの入
力側と、前記１つの入力側にそれぞれ対応する１つの出
力側と接続され、充放電コンデンサによる、部分電荷の充電と放電とは、
２つの前記加算回路網において逆になっている特許請求
の範囲第１項ないし第９項のうちのいずれか１項に記載
のパルス形成器。
【請求項１１】プッシュプル演算増幅器（GTV）に対し
て、加算コンデンサ（CI1およびCI2）が短絡される時間
間隔でオフセット補償が行われる特許請求の範囲第10項
記載のパルス形成器。