JPH0795392B2 - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
- Publication number
- JPH0795392B2 JPH0795392B2 JP61197172A JP19717286A JPH0795392B2 JP H0795392 B2 JPH0795392 B2 JP H0795392B2 JP 61197172 A JP61197172 A JP 61197172A JP 19717286 A JP19717286 A JP 19717286A JP H0795392 B2 JPH0795392 B2 JP H0795392B2
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- JP
- Japan
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- signal
- data line
- external terminals
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型RAM（ランダム・アクセス
・メモリ）に関し、例えば４ビットの単位でアクセスさ
れるダイナミック型RAMに利用して有効な技術に関する
ものである。
・メモリ）に関し、例えば４ビットの単位でアクセスさ
れるダイナミック型RAMに利用して有効な技術に関する
ものである。
ダイナミック型RAMにおける高速アクセスとして、カラ
ムアドレスストローブ信号▲▼に同期してアドレ
ス進歩を行って時系列的にデータの授受を行うニブルモ
ードがある。このようなニブルモードを備えたダイナミ
ック型RAMとしては、例えば（株）日立製作所、昭和60
年９月発行『日立ICメモリデータブック』頁269〜頁275
がある。上記ニブルモードは、１ビットの単位でメモリ
アクセスされるダイナミック型RAMに適用され、ニブル
アドレスは、ロウ（Ｘ）系及びカラム（Ｙ）系の１ビッ
トづつが利用されるものである。
ムアドレスストローブ信号▲▼に同期してアドレ
ス進歩を行って時系列的にデータの授受を行うニブルモ
ードがある。このようなニブルモードを備えたダイナミ
ック型RAMとしては、例えば（株）日立製作所、昭和60
年９月発行『日立ICメモリデータブック』頁269〜頁275
がある。上記ニブルモードは、１ビットの単位でメモリ
アクセスされるダイナミック型RAMに適用され、ニブル
アドレスは、ロウ（Ｘ）系及びカラム（Ｙ）系の１ビッ
トづつが利用されるものである。
本願発明者は、４ビット等のように複数ビットの単位で
メモリアクセスされるダイナミック型RAMに、上記ニブ
ルモード機能を付加することを検討した。この場合、例
えば４つのメモリブロックから４ビットづつ選択される
合計16個のメモリセルを選択する。これらの中から従来
のようにロウ及びカラムアドレスによって、４ビットの
単位で外部端子に導くためには、半導体チップにおいて
右側（左側）に配置されるメモリセルの情報を左側（右
側）に配置される外部端子に導くための信号線が必要に
なる。これによって、上記のように16対が共通データ線
をメインアンプ群の中を貫通して配置することが必要に
なる。このため、メインアンプの設計が複雑になるとと
もに、その占有面積が増大してしまうことが判明した。
メモリアクセスされるダイナミック型RAMに、上記ニブ
ルモード機能を付加することを検討した。この場合、例
えば４つのメモリブロックから４ビットづつ選択される
合計16個のメモリセルを選択する。これらの中から従来
のようにロウ及びカラムアドレスによって、４ビットの
単位で外部端子に導くためには、半導体チップにおいて
右側（左側）に配置されるメモリセルの情報を左側（右
側）に配置される外部端子に導くための信号線が必要に
なる。これによって、上記のように16対が共通データ線
をメインアンプ群の中を貫通して配置することが必要に
なる。このため、メインアンプの設計が複雑になるとと
もに、その占有面積が増大してしまうことが判明した。
この発明の目的は、複数ビットの単位でのニブルモード
を実現しつつ、メインアンプの簡素化を図ったダイナミ
ック型RAMを提供することにある。
を実現しつつ、メインアンプの簡素化を図ったダイナミ
ック型RAMを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、複
数ビットの単位でアクセスされるダイナミック型RAMに
おいて、カラム系のアドレス信号のみからなるニブルア
ドレスによってカラムアドレスストローブ信号に同期し
た連続アククセスを行うようにするものである。
を簡単に説明すれば、下記の通りである。すなわち、複
数ビットの単位でアクセスされるダイナミック型RAMに
おいて、カラム系のアドレス信号のみからなるニブルア
ドレスによってカラムアドレスストローブ信号に同期し
た連続アククセスを行うようにするものである。
上記した手段によれば、メモリブロックとメイアンプ及
びデータ入出力回路との間の信号経路が、完全に分離で
きるからメインアンプの中を貫通する信号線の数を半減
させることができる。
びデータ入出力回路との間の信号経路が、完全に分離で
きるからメインアンプの中を貫通する信号線の数を半減
させることができる。
第１図には、この発明に係るダイナミック型RAMの一実
施例のブロック図が示されている。同図の各回路ブロッ
クは、公知の半導体集積回路の製造技術によって、特に
制限されないが、単結晶シリコンのような半導体基板上
において形成される。
施例のブロック図が示されている。同図の各回路ブロッ
クは、公知の半導体集積回路の製造技術によって、特に
制限されないが、単結晶シリコンのような半導体基板上
において形成される。
特に制限されないが、この実施例では、４ビットの単位
でアクセスされるダイナミック型RAMにニブルモードを
付加する例が示されている。同図における主要なブロッ
クは、半導体チップ上における実際の幾何学的な配置に
合わせて描かれている。
でアクセスされるダイナミック型RAMにニブルモードを
付加する例が示されている。同図における主要なブロッ
クは、半導体チップ上における実際の幾何学的な配置に
合わせて描かれている。
メモリアレイは、４つのメモリブロックM1ないしM4から
構成される。上記メモリブロックM1ないしM4は、メモリ
ブロックM1,M2とメモリブロックM3,M4は、カラムデコー
ダYDCRを中心として左右に分けられて配置される。ま
た、メモリブロックM1とM2及びM3とM4は、それぞれロウ
デコーダXDCR1とXDCR2を中心として上下に分けられて配
置される。
構成される。上記メモリブロックM1ないしM4は、メモリ
ブロックM1,M2とメモリブロックM3,M4は、カラムデコー
ダYDCRを中心として左右に分けられて配置される。ま
た、メモリブロックM1とM2及びM3とM4は、それぞれロウ
デコーダXDCR1とXDCR2を中心として上下に分けられて配
置される。
アドレスAXとAYは、共通の外部アドレス端子からロウア
ドレスストローブ信号▲▼とカラムアドレススト
ローブ信号▲▼に同期して時系列的に供給され
る。アドレスバッファADBは、上記時系列的に供給され
るロウアドレス信号AXを受けて、内部アドレス信号axを
形成して上記ロウデコーダXDCR1,XDCR2に伝える。この
内部アドレス信号axを伝える信号線は、上記カラムデコ
ーダYDCRの中を貫通して設けられる（図示せず）。上記
ロウデコーダXDCR1とXDCR2は、上記アドレス信号axを解
読して、図示しないワード線選択タイミング信号に同期
して、それぞれメモリブロックM1,M2とM3,M4のワード線
の選択動作を行う。
ドレスストローブ信号▲▼とカラムアドレススト
ローブ信号▲▼に同期して時系列的に供給され
る。アドレスバッファADBは、上記時系列的に供給され
るロウアドレス信号AXを受けて、内部アドレス信号axを
形成して上記ロウデコーダXDCR1,XDCR2に伝える。この
内部アドレス信号axを伝える信号線は、上記カラムデコ
ーダYDCRの中を貫通して設けられる（図示せず）。上記
ロウデコーダXDCR1とXDCR2は、上記アドレス信号axを解
読して、図示しないワード線選択タイミング信号に同期
して、それぞれメモリブロックM1,M2とM3,M4のワード線
の選択動作を行う。
アドレスバッファADBは、また上記時系列的に供給され
るカラムアドレス信号AYを受けて、内部アドレス信号ay
を形成して上記カラムデコーダYDCRに伝える。これらの
内部アドレス信号ayのうち、例えば２ビットのアドレス
信号ayn−１とaynは、ニブルアドレスとして、カウンタ
回路COUNTに供給される。上記カラムデコーダYDCRは、
上記ニブルアドレス信号ayn−１とaynを除く残りのアド
レス信号ayを解読して、図示しないデータ線選択タイミ
ング信号に同期して、それぞれメモリブロックM1,M2とM
3,M4のデータ線選択信号を形成する。各メモリブロック
M1ないしM4には、上記データ線選択信号を受けて、選択
されるメモリアレイの相補データ線を共通相補データ線
に接続するカラムスイッチ回路を含むものと理解された
い。
るカラムアドレス信号AYを受けて、内部アドレス信号ay
を形成して上記カラムデコーダYDCRに伝える。これらの
内部アドレス信号ayのうち、例えば２ビットのアドレス
信号ayn−１とaynは、ニブルアドレスとして、カウンタ
回路COUNTに供給される。上記カラムデコーダYDCRは、
上記ニブルアドレス信号ayn−１とaynを除く残りのアド
レス信号ayを解読して、図示しないデータ線選択タイミ
ング信号に同期して、それぞれメモリブロックM1,M2とM
3,M4のデータ線選択信号を形成する。各メモリブロック
M1ないしM4には、上記データ線選択信号を受けて、選択
されるメモリアレイの相補データ線を共通相補データ線
に接続するカラムスイッチ回路を含むものと理解された
い。
図示しないが、上記各メモリブロックM1なしいM4は、メ
モリセルが結合される相補データ線に対応して、センス
アップや必要ならアクティブリストア回路及びプリチャ
ージ回路等を含むものである。
モリセルが結合される相補データ線に対応して、センス
アップや必要ならアクティブリストア回路及びプリチャ
ージ回路等を含むものである。
この実施例では、４ビットの単位でニブルモードを実現
するため、上記ロウデコーダXDCR1,XDCR2及びカラムデ
コーダYDCRによるアドレス選択動作によって、各メモリ
ブロックM1ないしM4からそれぞれ４ビット分のメモリセ
ルの選択動作を行う。このため、上記カラムデコーダYD
CRとその左右のメモリブロックM1,M2及びM3,M4との間に
は、それぞれ８対（同図では１対は１本の線により表さ
れている）の共通相補データ線が配置される。
するため、上記ロウデコーダXDCR1,XDCR2及びカラムデ
コーダYDCRによるアドレス選択動作によって、各メモリ
ブロックM1ないしM4からそれぞれ４ビット分のメモリセ
ルの選択動作を行う。このため、上記カラムデコーダYD
CRとその左右のメモリブロックM1,M2及びM3,M4との間に
は、それぞれ８対（同図では１対は１本の線により表さ
れている）の共通相補データ線が配置される。
これら８対つづの共通相補データ線に対応して８個から
なるメインアンプMA1とMA2が設けられる。これらのメイ
ンアンプMA1とMA2の中の書き込み信号を伝達する等のた
めに８対の共通相補データ線が貫通している。
なるメインアンプMA1とMA2が設けられる。これらのメイ
ンアンプMA1とMA2の中の書き込み信号を伝達する等のた
めに８対の共通相補データ線が貫通している。
上記メインアンプMA1の出力端子は、マルチプレクサMPX
（カラム選択回路）を含むデータ出力回路DOB1の入力端
子に接続される。データ出力回路DOB1は、外部端子D1,D
2に対応した２つの回路から構成される。これにより、
マルチプレクサMPXは、上記カウンタ回路COUNTにより歩
進されるアドレスに従って上記メインアンプMA1を構成
する８個の中から２つを選択してデータ出力回路DOB1の
対応する２つの回路にそれぞれ供給される。
（カラム選択回路）を含むデータ出力回路DOB1の入力端
子に接続される。データ出力回路DOB1は、外部端子D1,D
2に対応した２つの回路から構成される。これにより、
マルチプレクサMPXは、上記カウンタ回路COUNTにより歩
進されるアドレスに従って上記メインアンプMA1を構成
する８個の中から２つを選択してデータ出力回路DOB1の
対応する２つの回路にそれぞれ供給される。
上記同様に、上記メインアンプMA2の出力端子は、マル
チプレクサMPX（カラム選択回路）を含むデータ出力回
路DOB2の入力端子に接続される。データ出力回路DOB2
は、外部端子D3,D4に対応した２つの回路から構成され
る。これにより、マルチプレクサMPXは、上記カウンタ
回路COUNTにより歩進されるアドレスに従って上記メイ
ンアンプMA2を構成する８個の中から２つを選択してデ
ータ出力回路DOB2の対応する２つの回路にそれぞれ供給
される。
チプレクサMPX（カラム選択回路）を含むデータ出力回
路DOB2の入力端子に接続される。データ出力回路DOB2
は、外部端子D3,D4に対応した２つの回路から構成され
る。これにより、マルチプレクサMPXは、上記カウンタ
回路COUNTにより歩進されるアドレスに従って上記メイ
ンアンプMA2を構成する８個の中から２つを選択してデ
ータ出力回路DOB2の対応する２つの回路にそれぞれ供給
される。
また、上記外部端子D1とD2は、２つの回路からなるデー
タ入力回路DIB1の入力端子に接続される。これらの２つ
の回路の出力部には、上記同様なマルチプレクサMPXが
設けられる。上記カウンタ回路COUNTにより歩進される
アドレスに従って上記データ入力回路DIB1を構成する２
つの回路の出力端子を上記８対の共通相補データ線のう
ちの２対の共通相補データ線に接続する。上記同様に、
上記外部端子D3とD4は、２つの回路からなるデータ入力
回路DIB2の入力端子に接続される。これらの２つの回路
の出力部には、上記同様なマルチプレクサMPXが設けら
れる。上記カウンタ回路COUNTにより歩進されるアドレ
スに従って上記データ入力回路DIB2を構成する２つの回
路の出力端子を上記８対の共通相補データ線のうち２対
の共通相補データ線に接続する。
タ入力回路DIB1の入力端子に接続される。これらの２つ
の回路の出力部には、上記同様なマルチプレクサMPXが
設けられる。上記カウンタ回路COUNTにより歩進される
アドレスに従って上記データ入力回路DIB1を構成する２
つの回路の出力端子を上記８対の共通相補データ線のう
ちの２対の共通相補データ線に接続する。上記同様に、
上記外部端子D3とD4は、２つの回路からなるデータ入力
回路DIB2の入力端子に接続される。これらの２つの回路
の出力部には、上記同様なマルチプレクサMPXが設けら
れる。上記カウンタ回路COUNTにより歩進されるアドレ
スに従って上記データ入力回路DIB2を構成する２つの回
路の出力端子を上記８対の共通相補データ線のうち２対
の共通相補データ線に接続する。
カウンタ回路COUNTは、上記ニブルアドレス信号ayn−１
とaynが初期値として供給され、カラムアドレスストロ
ーブ信号▲▼に同期して供給される信号Ｃをクロ
ックとして計数動作（アドレス歩進動作）を行い、この
アドレスに従ったマルチプレクサの選択信号（デコード
信号）を形成する。これによって、上記カラムアドレス
ストローブ信号CASに同期して、最大４回にわたって連
続して４ビットの単位での読み出し／又は書き込み動作
を行うことができる。
とaynが初期値として供給され、カラムアドレスストロ
ーブ信号▲▼に同期して供給される信号Ｃをクロ
ックとして計数動作（アドレス歩進動作）を行い、この
アドレスに従ったマルチプレクサの選択信号（デコード
信号）を形成する。これによって、上記カラムアドレス
ストローブ信号CASに同期して、最大４回にわたって連
続して４ビットの単位での読み出し／又は書き込み動作
を行うことができる。
タイミング制御回路TCは、外部端子から供給されるロウ
アドレスストローブ信号▲▼、カラムアドレスス
トローブ信号▲▼及びライトイネーブル信号▲
▼を受けて、その動作モードの識別と、それに従って
ワード線選択タイミング信号、データ線選択タイミング
信号等の各種タイミング信号を発生させる。例えば、上
記ニブルモードのときには、通常の４ビットの単位での
アクセスが行われた後にロウアドレスストローブ信号▲
▼がロウレベルのままに維持している状態で、カ
ラムアドレスストローブ信号▲▼をハイレベルに
した後再びロウレベルにすると信号Ｃが発生され、カウ
ンタ回路COUNTによるアドレス歩進動作が行われ、その
歩進アドレスに従ったマルチプレクサMPXの切り換えが
行われる。
アドレスストローブ信号▲▼、カラムアドレスス
トローブ信号▲▼及びライトイネーブル信号▲
▼を受けて、その動作モードの識別と、それに従って
ワード線選択タイミング信号、データ線選択タイミング
信号等の各種タイミング信号を発生させる。例えば、上
記ニブルモードのときには、通常の４ビットの単位での
アクセスが行われた後にロウアドレスストローブ信号▲
▼がロウレベルのままに維持している状態で、カ
ラムアドレスストローブ信号▲▼をハイレベルに
した後再びロウレベルにすると信号Ｃが発生され、カウ
ンタ回路COUNTによるアドレス歩進動作が行われ、その
歩進アドレスに従ったマルチプレクサMPXの切り換えが
行われる。
この実施例では、カラムアドレス信号ayn−１とaynを用
いてニブル動作を行わせるものであるため、上記共通相
補データ線を左右に完全に独立して振り分けることがで
きる。すなわち、上記16ビット分の共通相補データ線の
中から４ビット分の共通データ線（メイアンプ）を選択
するためのアドレスが、カラムアドレスのみによって行
われる。これにより、上記左右に８ビット分づつ分けて
おいて、それぞれの中から２ビット分づつを選ぶように
できる。これによって、例えば左側（右側）のメモリブ
ロックM1,M2（M3,M4）に対応した共通相補データ線（入
出力線）は、左側（右側）のメインアンプMA1（MA2）に
対してのみ接続されるものとなる。これによって、メイ
ンアンプMA1（MA2）の中を貫通する共通相補データ線の
数が８対のように少なくできる。このため、メインアン
プMA1（MA2）の中を貫通する信号線の占有面積を小さく
できる。したがって、メインアンプの設計が容易になる
とともにその占有面積を小さくできる。
いてニブル動作を行わせるものであるため、上記共通相
補データ線を左右に完全に独立して振り分けることがで
きる。すなわち、上記16ビット分の共通相補データ線の
中から４ビット分の共通データ線（メイアンプ）を選択
するためのアドレスが、カラムアドレスのみによって行
われる。これにより、上記左右に８ビット分づつ分けて
おいて、それぞれの中から２ビット分づつを選ぶように
できる。これによって、例えば左側（右側）のメモリブ
ロックM1,M2（M3,M4）に対応した共通相補データ線（入
出力線）は、左側（右側）のメインアンプMA1（MA2）に
対してのみ接続されるものとなる。これによって、メイ
ンアンプMA1（MA2）の中を貫通する共通相補データ線の
数が８対のように少なくできる。このため、メインアン
プMA1（MA2）の中を貫通する信号線の占有面積を小さく
できる。したがって、メインアンプの設計が容易になる
とともにその占有面積を小さくできる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 複数ビットの単位でアクセスされるダイナミック型RAM
において、カラム系のアドレス信号のみからなるニブル
アドレスによってカラムアドレスストローブ信号に同期
した連続アクセスを行うようにすることにより、メモリ
ブロックとメイアンプ及びデータ入出力回路との間の信
号経路を完全に分離できる。これにより、メインアンプ
の中を貫通する信号線の数を半減させることができるか
ら、メインアンプの設計が容易にできるとともに、その
占有面積を小さくできるという効果が得られる。
る。すなわち、 複数ビットの単位でアクセスされるダイナミック型RAM
において、カラム系のアドレス信号のみからなるニブル
アドレスによってカラムアドレスストローブ信号に同期
した連続アクセスを行うようにすることにより、メモリ
ブロックとメイアンプ及びデータ入出力回路との間の信
号経路を完全に分離できる。これにより、メインアンプ
の中を貫通する信号線の数を半減させることができるか
ら、メインアンプの設計が容易にできるとともに、その
占有面積を小さくできるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、４ビットの単位
で８回にわたって連続アクセスを行うバイトモードや、
８ビットの単位で４回にわたって連続アクセスを行うニ
ブルモード等種々の組み合わせを採ることができる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、４ビットの単位
で８回にわたって連続アクセスを行うバイトモードや、
８ビットの単位で４回にわたって連続アクセスを行うニ
ブルモード等種々の組み合わせを採ることができる。
また、メモリブロックやそのアドレス選択回路の構成
は、メモリセルが結合されるデータ線やワード線の配線
長さを短くする等のために更に小さく分割して構成する
等種々の実施形態を採ることができるものである。
は、メモリセルが結合されるデータ線やワード線の配線
長さを短くする等のために更に小さく分割して構成する
等種々の実施形態を採ることができるものである。
この発明は、複数ビットの単位でのメモリアクセスを行
うダイナミック型RAMに広く利用できるものである。
うダイナミック型RAMに広く利用できるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、複数ビットの単位でアクセスされるダイ
ナミック型RAMに、カラム系のアドレス信号のみからな
るニブルアドレスによってカラムアドレスストローブ信
号に同期した連続アククセスを行う機能を付加すること
により、メモリブロックとメイアンプ及びデータ入出力
回路との間の信号経路を完全に分離できる。これによっ
て、メインアンプの中を貫通する信号線の数を半減させ
ることができるから、その設計を容易にできるととも
に、占有面積を小さくできる。
て得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、複数ビットの単位でアクセスされるダイ
ナミック型RAMに、カラム系のアドレス信号のみからな
るニブルアドレスによってカラムアドレスストローブ信
号に同期した連続アククセスを行う機能を付加すること
により、メモリブロックとメイアンプ及びデータ入出力
回路との間の信号経路を完全に分離できる。これによっ
て、メインアンプの中を貫通する信号線の数を半減させ
ることができるから、その設計を容易にできるととも
に、占有面積を小さくできる。
第１図は、この発明の一実施例を示すブロック図であ
る。 M1〜M4……メモリブロック、XDCR1,XDCR2……ロウデコ
ーダ、YDCR……カラムデコーダ、ADB……アドレスバッ
ファ、MA1,M2……メインアンプ、DOB1,DOB2……データ
出力回路、MPX……マルチプレクサ、DIB1,DIB2……デー
タ入力回路、COUNT……カウンタ回路、TG……タイミン
グ制御回路
る。 M1〜M4……メモリブロック、XDCR1,XDCR2……ロウデコ
ーダ、YDCR……カラムデコーダ、ADB……アドレスバッ
ファ、MA1,M2……メインアンプ、DOB1,DOB2……データ
出力回路、MPX……マルチプレクサ、DIB1,DIB2……デー
タ入力回路、COUNT……カウンタ回路、TG……タイミン
グ制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−170994（ＪＰ，Ａ)
Claims (1)
- 【請求項１】Ｍ×Ｎビツトの単位でアクセスされるべき
メモリアレイと、 上記メモリアレイの複数の第１のデータ線に対応して設
けられた第１の共通データ線群と、上記メモリアレイの
複数の第２のデータ線に対応して設けられた第２の共通
データ線群と、 ロウアドレスストローブ信号に同期して供給されるロウ
アドレス信号を受けてそれぞれをデコードし、上記メモ
リアレイのワード線を選択するロウアドレスデコーダ
と、 カラムアドレス信号に同期して供給されるカラムアドレ
ス信号の内の第１の複数ビツトのアドレス信号を受けて
それぞれをデコードし上記メモリアレイの複数の第１の
データ線の内の選択されるべき複数のデータ線を上記第
１の共通データ線群に結合せしめ、かつ上記複数の第２
のデータ線のうちの選択されるべき複数のデータ線を上
記第２の共通データ線群に結合せしめるカラムデコーダ
と、 上記カラムアドレス信号の内の第２の複数ビツトのアド
レス信号を歩進の初期値として受け上記カラムアドレス
ストローブ信号に基づいて形成されるクロック信号によ
って歩進されるカウンタと、 それぞれＭ個の内の所定ずつの個数をなす第１の複数の
外部端子と第２の複数の外部端子と、 上記第１の共通データ線群に対応して設けられ、上記カ
ウンタの出力によって順次に選択されＮ回に渡って上記
第１の複数の外部端子に時系列的にデータを出力する第
１の複数のデータ出力回路と、 上記第２の共通データ線群に対応して設けられ、上記カ
ウンタの出力によって順次に選択されＮ回に渡って上記
第２の複数の外部端子に時系列的にデータを出力する第
２の複数のデータ出力回路と、 上記第１の複数の外部端子から供給される複数ビツトの
書き込み信号を上記カウンタ出力に基づいてＮ回に渡っ
て時系列的に対応する上記第１の共通データ線に伝える
第１の複数のデータ入力回路と、 上記第２の複数の外部端子から供給される複数ビツトの
書き込み信号を上記カウンタ出力に基づいてＮ回に渡っ
て時系列的に対応する上記第２の共通データ線に伝える
第２の複数のデータ入力回路と、 を備えてなることを特徴とするダイナミツク型RAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197172A JPH0795392B2 (ja) | 1986-08-25 | 1986-08-25 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197172A JPH0795392B2 (ja) | 1986-08-25 | 1986-08-25 | ダイナミツク型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6353791A JPS6353791A (ja) | 1988-03-08 |
| JPH0795392B2 true JPH0795392B2 (ja) | 1995-10-11 |
Family
ID=16369990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61197172A Expired - Lifetime JPH0795392B2 (ja) | 1986-08-25 | 1986-08-25 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795392B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998391A (ja) * | 1982-11-29 | 1984-06-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59177793A (ja) * | 1983-03-28 | 1984-10-08 | Fujitsu Ltd | 記憶装置制御方式 |
| JPS605493A (ja) * | 1983-06-22 | 1985-01-12 | Toshiba Corp | 半導体記憶装置 |
| JPS60217592A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-08-25 JP JP61197172A patent/JPH0795392B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6353791A (ja) | 1988-03-08 |
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Legal Events
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