JPH0795573B2 - 半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はバイポーラトランジスタと相補型MOSトランジ
スタとを同一基板上に集積したBi−CMOSの半導体集積回
路およびその製造方法に関するものである。

（ロ）従来の技術 半導体集積回路の高性能化、高機能化が進む中で、同一
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。

こうした回路機能の要求を実現させる１つの技術が、バ
イポーラトランジスタとMOSトランジスタとを同一半導
体基板上に集積するBi−CMOS技術である。この技術は、
MOS型集積回路の低消費電力、高集積化と、バイポーラ
型集積回路の高速性、電流駆動能力などの両者の特徴を
活かすことのできるものである。

第２図には、従来のBi−CMOS半導体装置の製造方法が示
されており、特願昭63−56940号に記載されているもの
である。

まず第２図Ａに示す如く、Ｐ型シリコン半導体基板
（１）の表面に熱酸化膜（２）を形成した後、N⁺型埋込
層（３）の形成予定領域上の熱酸化膜を周知のホトエッ
チング技術で開孔した後、この開孔部を介してＮ型の不
純物（アンチモンやヒ素）をドープする。

続いて第２図Ｂ、第２図Ｃの如く、基板（１）表面上の
熱酸化膜（４）における、P⁺型の埋込層（５）とP⁺型の
分離領域（６）の下側拡散層（７）の形成予定領域に対
応する領域を開孔し、この開孔部を介してＰ型の不純物
（例えばボロン）をドープする。次に第２図Ｄに示す如
く、前記半導体基板（１）上に周知の気相成長法によっ
てＮ型のエピタキシャル層（８）を積層する。

次に第２図Ｅに示す如く、前記エピタキシャル層（８）
表面のP⁺型埋込層（５）に対応する領域に、Ｎチャンネ
ル型MOSトランジスタ（９）用のＰ型ウェル領域（10）
を形成する不純物（例えばボロン）を、イオン注入等の
方法でドープする。

続いて第２図Ｆに示す如く、基板（１）全体を熱処理し
て先にドープしたボロンをドライブインする。

従って前記下側拡散層（７）は、前記エピタキシャル層
（８）の半分以上まで上方拡散し、前記ウェル領域（1
0）は、前記P⁺型埋込層（５）に到達するように下方拡
散される。

次に第２図Ｇに示す如く、先ず前記エピタキシャル層
（８）表面の前記分散領域（６）の上側拡散層（11）に
対応する領域に、前記上側拡散層（11）を形成する不純
物（例えばボロン）をドープする。そして前記エピタキ
シャル層（８）表面に熱酸化膜とシリコン窒化膜を順次
積層し、このシリコン窒化膜をパターニングしてLOCOS
酸化膜（12）を形成するために耐酸化マスクを形成し、
例えば温度1000℃、Wet O₂の酸化性雰囲気内でLOCOS酸
化膜（12）を形成する。更に前記熱酸化膜とシリコン窒
化膜を除去してエピタキシャル層（８）を露出し、再度
ゲート酸化膜（13）となる熱酸化膜を形成し、レジスト
マスクを介してイオン注入法でベース領域（14）を形成
する。

更に第２図Ｈに示す如く、CVD法によってノンドープの
多結晶シリコン層を積層し、更にこの多結晶シリコン層
にリンを所定の濃度までドープし、これをＰチャンネル
型MOSトランジスタ（15）およびＮチャンネル型MOSトラ
ンジスタ（９）のゲート電極（16）とする。

更にブロッキングマスクを基板全体に塗布し、前記ベー
ス領域（14）内のコンタクト領域（17）と、Ｐチャンネ
ル型MOSトランジスタ（15）領域のソース・ドレイン領
域（18）にボロンをイオン注入する。

従って前記Ｐ型ベース・コンタクト領域（17）が形成さ
れ、またＰチャンネル型MOSトランジスタ（15）のソー
ス・ドレイン（18）が形成される。

最後に第２図Ｉに示す如く、前工程と同じようにブロッ
キングマスクを形成し直し、エミッタ領域（19）、コレ
クタコンタクト領域（20）およびＮチャンネル型MOSト
ランジスタ（９）領域のみを除去して、Ｎ型不純物であ
るリンをイオン注入する。

従ってエミッタ領域（19）、コレクタコンタクト領域
（20）およびＮチャンネル型MOSトランジスタ（９）の
ソース・ドレイン領域（21）が形成される。

また図示していないがこの後縦型トランジスタの電極が
形成される。

（ハ）発明が解決しようとする課題 前記P⁺型の分離領域（６）の下側拡散領域（７）は、分
離領域の抵抗分の低下やアイランド間の寄生NPNトラン
ジスタの防止を目的として高濃度にする必要があり、し
かも第２図Ｆに示すように下側拡散領域（17）をエピタ
キシャル層（８）の半分以上、すなわちエピタキシャル
層（８）表面近傍まで上方向に拡散して、その分上側拡
散領域（11）を浅くして横拡散を防止し集積度を向上し
なくてはいけない。

しかし前述の製造方法に於いて、第２図Ｂおよび第2Cの
如く、P⁺型の分離領域（６）の下側拡散領域（７）とP⁺
型の埋込層（５）を同じ不純物濃度で同時に形成してい
る。

そのためP⁺型の埋込層（５）がＮチャンネル型MOSトラ
ンジスタ（９）のソース（21）やドレイン（21）に到達
し、動作時の空乏層領域が高濃度領域にはばまれて広が
らず接合容量が増大し、動作速度を遅くしてしまう問題
があった。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、一導電型の上下分
離領域によって分離されたバイポーラトランジスタ、一
導電型チャンネルのMOSトランジスタおよび逆導電型チ
ャンネルのMOSトランジスタとを同一の半導体層に有し
た半導体集積回路の製造方法であり、 前記上下分離領域を成す下側拡散域の不純物と前記逆導
電型チャンネルのMOSトランジスタ領域に形成される一
導電型の埋込層の不純物を夫々別々にドープし、前記下
側拡散領域は実質的に前記半導体層表面近傍まで上方拡
散し、前記埋込層は前記下側拡散領域の上方向拡散高さ
の途中まで、上方拡散することで解決するものである。

（ホ）作 用 前記下側拡散領域（73）と一導電型の埋込層（54）を夫
々別々の工程にすることで、両者の不純物濃度を必要に
応じて調整し、しかも下側拡散領域（73）は不純物のド
ープされる量を多く、MOSトランジスタ直下の前記埋込
層（54）の不純物のドープされる量を少なくすることに
より、前記下側拡散領域（73）は実質的に半導体層（5
2）表面近傍まで上方拡散し、前記埋込層（54）は前記
下側拡散領域（73）よりも下方に上方拡散される。

従って前記埋込層（54）は逆導電型チャンネルのMOSト
ランジスタ（57）のソースおよびドレイン（67）に到達
しないために、ドレイン空乏層の発生する領域は低濃度
となる。従って空乏層は広がり、接合容量は減少する。

（ヘ）実施例 以下に本発明の実施例を図面を参照しながら説明する。

先ず説明の都合上、第１図Ｉを使って本発明によって達
成される半導体集積回路の構成を説明する。

この半導体集積回路はＰ型の半導体基板（51）と、この
半導体基板（51）上全面に積層したＮ型のエピタキシャ
ル層（52）と、前記半導体基板（51）表面に設けた複数
個のN⁺型およびP⁺型の埋込層（53），（54）と、バイポ
ーラ素子形成予定領域に対応するN⁺型の埋込層（53）を
囲み前記エピタキシャル層（52）を貫通したP⁺型の分離
領域（55）と、MOSトランジスタ（56），（57）を夫々
分離する前記エピタキシャル層（52）上に形成したLOCO
S酸化膜（58）と、前記分離領域（55）によって島状に
形成したアイランド（59）と、このアイランド（59）を
コレクタとし前記アイランド（59）表面に形成したP^-型
のベース領域（60）およびこのベース領域（60）に形成
したＮ型のエミッタ領域（61）とで成る縦型バイポーラ
トランジスタ（62）と、前記LOCOS酸化膜（58）で囲ま
れた前記エピタキシャル層（52）表面に形成したＰ型の
ソース・ドレイン領域（63）および前記エピタキシャル
層（52）表面のゲート絶縁膜（64）上に形成したゲート
電極（65）とで成るＰチャンネル型MOSトランジスタ（5
6）と、前記LOCOS酸化膜（58）で囲まれ前記エピタキシ
ャル層（52）表面に形成したＰ型ウェル領域（66）およ
びこのウェル領域（66）に形成したＮ型のソース・ドレ
イン領域（67）と前記エピタキシャル層（52）表面のゲ
ート絶縁膜（64）上に形成したゲート電極（65）とで成
るＮチャンネル型MOSトランジスタ（57）とより成り、
更に図示していないが夫々の領域には例えばアルミニウ
ムより成る電極が形成され、所定のIC回路が達成されて
いる。

次に本発明の半導体集積回路の製造方法を第１図Ａ乃至
第１図Ｇを参照しながら詳述する。

先ず第１図Ａに示す如く、不純物濃度が10¹⁵atom/cm³程
度のＰ型シリコン半導体基板（51）の表面に熱酸化膜
（70）を形成した後、N⁺型埋込層（53）の形成予定領域
上の熱酸化膜（70）を周知のホトエッチング技術で開孔
した後、この開孔部を介してＮ型の不純物（アンチモン
やヒ素）をドープする。

続いて第１図Ｂの如く前記半導体基板（51）上の熱酸化
膜（70）を全面除去し、再度極く薄い熱酸化膜（71）を
形成する。その後マスクとなるホトレジスト膜（72）を
全面に付着した後、周知のホトリソグラフィ法により、
予定の分離領域（55）の下側拡散領域（73）に対応する
領域を除去する。

そしてボロンを不純物とし、加速電圧約100KeV、ドーズ
量10¹⁴cm^-3程度の条件でイオン注入を行う。続いて第１
図Ｃの如く、前記ホトレジスト膜（72）を全面除去した
後、再度マスクとなるホトレジスト膜（74）を付け直
し、予定のP⁺型の埋込層（54）に対応する領域を除去す
る。

そしてボロンを不純物とし、加速電圧100KeV、ドーズ量
10¹²〜10¹³cm^-3程度の条件でイオン注入を行う。

続いて前記ホトレジスト膜（74）を除去した後、約1000
℃で所定時間の熱処理を行い、前記半導体基板（51）上
にドープした不純物を拡散させる。

この第１図Ｂおよび第１図Ｃで説明した工程は、本発明
の特徴となる所であり、前記下側拡散領域（73）とP⁺型
の埋込層（54）の不純物を別にドープし、前者は高濃度
に、後者は低濃度に設定する所に特徴を有する。（詳し
くは後述する。） ここで前記分離領域（55）の下側拡散領域（73）は、バ
イポーラ素子を接合分離するものであり、N⁺型の埋込層
（53）を囲んで形成され、MOSトランジスタに対応するN
⁺型の埋込層（53）とP⁺型の埋込層（54）は、寄生防止
をするものである。

次に第１図Ｄに示す如く、前記半導体基板（51）上に周
知の気相成長法によってＮ型のエピタキシャル層（52）
を積層する。

ここでエピタキシャル層（52）を積層する前に、この基
板（51）表面にある熱酸化膜（71）等をすべて除去す
る。このエピタキシャル層（52）の厚さは２μｍ程度と
し、エピタキシャル層（52）の形成中には、先にドープ
した不純物の再拡散が普通に行われている。

次に第１図Ｅに示す如く、前記エピタキシャル層（52）
表面のP⁺型埋込層（54）に対応する領域に、Ｎチャンネ
ル型MOSトランジスタ（57）用のＰ型ウェル領域（66）
を形成する不純物（例えばボロン）を、周知の方法で選
択的にイオン注入等の方法でドープする。

ここでイオン注入の条件は、加速電圧80〜100KeV、ドー
ズ量10¹²〜10¹³cm^-3程度で、適宜選択する。

続いて第１図Ｆに示す如く、基板全体を熱処理して先に
ドープしたボロンをドライブインする。

従って前記下側拡散領域（73）は、前記エピタキシャル
層（52）の表面近傍まで上方拡散し、前記ウェル領域
（66）は、前記P⁺型埋込層（54）に到達するように下方
拡散される。

次に第１図Ｇに示す如く、先ず前記エピタキシャル層
（52）表面の前記分離領域（55）の上側拡散領域（75）
に対応する領域に、前記上側拡散領域（75）を形成する
不純物（例えばボロン）をドープする。そして前記エピ
タキシャル層（52）表面に熱酸化膜とシリコン窒化膜を
順次積層し、このシリコン窒化膜をパターニングして耐
酸化マスクを形成し、例えば温度1000℃、Wet O₂の酸化
性雰囲気内でLOCOS酸化膜（58）を形成する。更に前記
熱酸化膜とシリコン窒化膜を除去してエピタキシャル層
（52）を露出し、再度ゲート酸化膜（64）となる熱酸化
膜を形成し、レジストマスクを介してイオン注入法でベ
ース領域（60）を形成する。

ここで、イオン注入条件は、ボロンをドーズ量10¹³〜10
¹⁴cm^-2、加速電圧30〜40KeVで処理される。そしてドラ
イブインされ第１図Ｇの如き構成となる。

一方このベース領域（60）は、ここの工程ではなく第１
図Ｅでウェル領域（66）を形成する不純物をドープする
時に、同時にドープしても良い。更には、第１図Ｅの工
程に於いて前記上側拡散層（75）に対応する領域に不純
物であるボロン（Ｂ）をドープしておき、第１図Ｆのド
ライブインで、ウェル領域（66）を前記P⁺型埋込層（5
4）に到達させ、更には、前記上側拡散層（75）および
下側拡散層（73）を拡散して、アイランド領域（59）を
形成しても良い。

更に第１図Ｈに示す如く、CVD法によってノンドープの
多結晶シリコン層を2500〜5000Åの厚さで積層し、更に
この多結晶シリコン層にリンを所定の濃度までドープ
し、これをＰチャンネル型MOSトランジスタ（56）およ
びＮチャンネル型MOSトランジスタ（57）のゲート電極
（65）とする。ここではシート抵抗が約20Ω／□で、こ
のゲート電極（65）は、プラズマエッチングにより選択
除去される。更にブロッキングマスクを基板全体に塗布
し、前記ベース領域（60）内のコンタクト領域（76）
と、Ｐチャンネル型MOSトランジスタ（56）の領域のソ
ース・ドレイン領域（63）にボロンをイオン注入する。

従って前記Ｐ型ベース・コンタクト領域（76）が形成さ
れ、またＰチャンネル型MOSトランジスタ（56）のソー
ス・ドレイン（63）が形成される。

最後に第１図Ｉに示す如く、前工程と同じようにブロッ
キングマスクを形成し直し、エミッタ領域（61）、コレ
クタコンタクト領域（77）およびＮチャンネル型MOSト
ランジスタ（57）領域のみを除去して、Ｎ型不純物であ
るリンまたは砒素をイオン注入する。

従ってエミッタ領域（61）、コレクタコンタクト領域
（77）およびＮチャンネル型MOSトランジスタ（57）の
ソース・ドレイン領域（67）が形成される。

また図示していないがこの後の電極が形成され、所定の
IC回路が達成される。

（ト）発明の効果 以上の説明から明らかな如く、前記下側拡散領域とP⁺型
の埋込層のボロン・ドープを夫々別々とし、前記下側拡
散領域は第１図Ｆの如く、前記エピタキシャル層表面近
傍に達成するようにボロン濃度を濃くドープし、前記P⁺
型の埋込層は、前記下側拡散領域の上方向拡散量よりも
少なくなるようにボロン濃度を薄くドープする。

一旦、両者のボロンがドープされると、その後の熱処理
条件は全く同じであるので、P⁺型の埋込層の上方向拡散
の高さは前記下側拡散領域よりも下方となる。

従ってＮチャンネルMOSトランジスタのソース・ドレイ
ンよりも下方となり、空乏層の発生領域は高濃度となら
ないので、接合容量の減少を達成できる。

一方、下側拡散領域は充分にエピタキシャル層表面近傍
まで達成しているので、上側拡散領域の拡散深さは非常
に浅くてすみ横方向拡散を防止できる。従ってBiP領域
の高集積化が達成できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｉは本発明の半導体集積回路の製造
方法を示す断面図、第２図Ａ乃至第２図Ｉは従来の半導
体集積回路の製造方法を示す断面図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】一導電型の上下分離領域によって分離され
   たバイポーラトランジスタ、一導電型チャンネルのMOS
   トランジスタおよび逆導電型チャンネルのMOSトランジ
   スタとを同一の半導体層に有した半導体集積回路の製造
   方法であり、 前記上下分離領域を成す下側拡散領域の不純物と前記逆
   導電型チャンネルのMOSトランジスタ領域に形成される
   一導電型の埋込層の不純物を夫々別々にドープし、前記
   下側拡散領域は実質的に前記半導体層表面近傍まで上方
   拡散し、前記埋込層は前記下側拡散領域の上方向拡散高
   さの途中まで、上方拡散することを特徴とした半導体集
   積回路の製造方法。
2. 【請求項２】前記一導電型の埋込層は、前記逆導電型チ
   ャンネルのMOSトランジスタを成すソース領域およびド
   レイン領域に発生する空乏層領域よりも下方に位置する
   ように上方向拡散されることを特徴とした半導体集積回
   路の製造方法。
3. 【請求項３】一導電型の半導体基板に逆導電型の埋込層
   の不純物をドープする工程と、 前記逆導電型の埋込層を囲むように一導電型の上下分離
   領域の下側拡散領域の不純物を付着する工程と、 前記半導体基板に前記埋込層とは別に、予定の逆導電型
   チャンネルのMOSトランジスタ領域に一導電型の埋込層
   の不純物を付着する工程と、 前記半導体基板内の不純物を拡散する工程と、 前記半導体基板上に逆導電型のエピタキシャル層を積層
   する工程と、 前記一導電型の埋込層に対応する前記エピタキシャル層
   に一導電型のウェル層を形成する工程と、 前記上下分離領域の下側拡散領域に対応する前記エピタ
   キシャル層に、前記上下分離領域の上側拡散領域を形成
   する工程と、 前記ウェル層に前記MOSトランジスタ、前記上下分離領
   域により形成されたアイランドにバイポーラトランジス
   タを形成する工程とを有し、 前記下側拡散領域は実質的に前記エピタキシャル層表面
   近傍まで上方拡散し、前記一導電型の埋込層は前記下側
   拡散領域の上方向拡散高さの途中まで、上方拡散するこ
   とを特徴とした半導体集積回路の製造方法。