JPH03159167A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はバイポーラトランジスタと相補型ＭＯＳトラン
ジスタとを同一基板上に集積したＢｉ−ＣＭＯ５の半導
体集積回路およびその製造方法に関するものである。

〈口）従来の技術 半導体集積回路の高性能化、高機能化が進む中で、同一
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。

こうした回路機能の要求を実現させる１つの技術が、バ
イポーラトランジスタとＭＯＳトランジスタとを同一半
導体基板上に集積するＢｉ　−ＣＭＯ８技術である。こ
の技術は、ＭＯ３型集積回路の低消費電力、高集積化と
、バイポーラ型集積回路の高速性、電流駆動能力などの
両者の特徴を活かすことのできるものである。

第２図には、従来のＢｉ−ＣＭＯ３半導体装置の製造方
法が示されており、特願昭６３−５６９４０号に記載さ
れているものである。

まず第２図Ａに示す如く、Ｐ型シリコン半導体基板（１
）の表面に熱酸化膜（２）を形成した後、Ｎ＋型埋込層
（３）の形成予定領域上の熱酸化膜を周知のホトエツチ
ング技術で開孔した後、この開孔部を介してＮ型の不純
物（アンチモンやヒ素）をドープする。

続いて第２図Ｂ、第２図Ｃの如く、基板（１）表面上の
熱酸化膜（４）における、Ｐ３型の埋込層（５）とＰゝ
型の分離領域（６）の下側拡散層（７）の形成予定領域
に対応する領域を開孔し、この開孔部を介してＰ型の不
純物（例えばボロン）をドープする。次に第２図りに示
す如く、前記半導体基板（１）上に周知の気相成長法に
よってＮ型のエピタキシャル層（８）を積層する。

次に第２図Ｅに示す如く、前記エピタキシャル層（８）
表面のＰ″″型埋込層（５）に対応する領域に、Ｎチャ
ンネル型ＭｏＳトランジスタ（９）用のＰ型ウェル領域
（１０）を形成する不純物（例えばボロン）を、イオン
注入等の方法でドープする。

続いて第２図Ｆに示す如く、基板（１）全体を熱処理し
て先にドープしたボロンをドライブインする。

従って前記下側拡散層り７）は、前記エピタキシャル層
（８）の半分以上まで上方拡散し、前記ウェル領域（１
０）は、前記Ｐ４型埋込層（５）に到達するように下方
拡散される。

次に第２図Ｇに示す如く、先ず前記エピタキシャル層（
８）表面の前記分離領域（６）の上側拡散層（１１）に
対応する領域に、前記上側拡散層（１１）を形成する不
純物（例えばボロン）をドープする。そして前記エピタ
キシャル層（８）表面に熱酸化膜とシリコン窒化膜を順
次積層し、このシリコン窒化膜をバターニングしてＬＯ
ＧＯ３酸化膜（１２）を形成するために耐酸化マスクを
形成し、例えば温度１０００℃、Ｗｅｔ　Ｏ！の酸化性
雰囲気内でＬＯＧＯ８酸化膜（１２）を形成する。更に
前記熱酸化膜とシリコン窒化膜を除去してエピタキシャ
ル層（８）を露出し、再度ゲート酸化膜（１３）となる
熱酸化膜を形成し、レジストマスクを介してイオン注入
法でベース領域（１４）を形成する。

更に第２図Ｈに示す如く、ＣＶＤ法によってノンドープ
の多結晶シリコン層を、積層し、更にこの多結晶シリコ
ン層にリンを所定の濃度までドープし、これをＰチャン
ネル型ＭＯＳトランジスタ（１５）およびＮチャンネル
型ＭｏＳトランジスタ（９〉のゲート電極（１６）とす
る。

更にブロワキングマスクを基板全体に塗布し、前記ベー
ス領域（１４）内のコンタクト領域（１７）と、Ｐチャ
ンネル型ＭＯＳトランジスタ（１５）領域のソース・ド
レイン領域（１８）にボロンをイオン注入する。

従って前記Ｐ型のベース・コンタクト領域（１７）が形
成され、またＰチャンネル型ＭＯＳトランジスタ（す）
のソース・ドレイン（１８）が形成される。

最後に第２図Ｉに示す如く、前工程と同じようにブロッ
キングマスクを形成し直し、エミッタ領域（１９）、コ
レクタコンタクト領域（２０）およびＮチャンネル型Ｍ
ＯＳトランジスタ（９）領域のみを除去して、Ｎ型不純
物であるリンをイオン注入する。

従ってエミッタ領域（１９）、コレクタコンタクト領域
（２０）およびＮチャンネル型ＭＯＳトランジスタ（９
）のソース・ドレイン領域（２１）が形成される。

また図示していないがこの後縦型トランジスタの電極が
形成される。

（ハ）発明が解決しようとする課題 前記Ｐ１型の分離領域（６）の下側拡散領域（７）は、
分離領域の抵抗分の低下やアイランド間の寄生ＮＰＮト
ランジスタの防止を目的として高濃度にする必要があり
、しかも第２図Ｆに示すように下側拡散領域（１７）を
エピタキシャル層（８）の半分以上、すなわちエピタキ
シャル層（８）表面近傍まで上方向に拡散して、その分
上側拡散領域（１１）を浅くして横拡散を防止し集積度
を向上しなくてはいけない。

しかし前述の製造方法に於いて、第２図Ｂおよび第２０
の如く、Ｐ“型の分離領域印）の下側拡散領域（７）と
Ｐ１型の埋込層り５）を同じ不純物濃度で同時に形成し
ている。

そのためＰ＋型の埋込層（５）がＮチャンネル型ＭＯＳ
トランジスタ（９）のソース（２１）やドレイン（２１
）に到達し、動作時の空乏層領域が高濃度領域にはばま
れて広がらず接合容量が増大し、動作速度を遅くしてし
まう問題があった。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、一導電型の上下分
離領域によって分離されたバイポーラトランジスタ、一
導電型チャンネルのＭｏＳトランジスタおよび逆導電型
チャンネルのＭＯＳトランジスタとを同一の半導体層に
有した半導体集積回路の製造方法であり、 前記上下分離領域を成す下側拡散領域の不純物と前記逆
導電型チャンネルのＭＯＳトランジスタ領域に形成され
る一導電型の埋込層の不純物を夫々側々にドープし、前
記下側拡散領域は実質的に前記半導体層表面近傍まで上
方拡散し、前記埋込層は前記下側拡散領域の上方向拡散
高さの途中まで、上方拡散することで解決するものであ
る。

（ホ）作用 前記下側拡散領域（７３）と一導電型の埋込層（５４）
を夫々側々の工程にすることで、両者の不純物濃度を必
要に応じて調整し、しかも下側拡散領域（７３）は不純
物のドープされる量を多く、ＭＯＳトランジスタ直下の
前記埋込層（５４）の不純物のドープ諮れる量を少なく
することにより、前記下側拡散領域（７３）は実質的に
半導体層（５２）表面近傍まで上方拡散し、前記埋込層
（５４）は前記下側拡散領域（７３）よりも下方に上方
拡散される。

従って前記埋込層（５４）は逆導電型チャンネルのＭＯ
Ｓ）ランリスタ（５７）のソースおよびドレイン（６７
）に到達しないために、ドレイン空乏層の発生する領域
は低濃度となる。従って空乏層は広がり、接合容量は減
少する。

（へ）実施例 以下に本発明の実施例を図面を参照しながら説明する。

先ず説明の都合上、第１図Ｉを使って本発明によって達
成される半導体集積回路の構成を説明する。

この半導体集積回路はＰ型の半導体基板（５１）と、こ
の半導体基板（５１）上全面に積層したＮ型のエピタキ
シャル層（５２）と、前記半導体基板（５１）表面に設
けた複数個のＮ′″型およびＰ０型の埋込層（５３）　
、　（５４）と、バイポーラ素子形成・予定領域に対応
するＮゝ型の埋込層（５３）を囲み前記エピタキシャル
層（５２）を貫通したＰ１型の分離領域（嬰）と、ＭＯ
Ｓトランジスタ（５６）　、　（５７）を夫々分離する
前記エピタキシャル層（５２）上に形成したＬＯＣＯ８
酸化膜（５８）と、前記分離領域（５５）によって島状
に形成したアイランド（５９）と、このアイランド（５
９）をコレクタとし前記アイランド（５９）表面に形成
したＰ−型のベース領域（６０）およびこのベース領域
（６０）に形成したＮ型のエミッタ領域（６１）とで成
る縦型バイポーラトランジスタ（６２）と、前記ＬＯＣ
Ｏ８酸化膜（５８）で囲まれた前記エピタキシャル層（
５２）表面に形成したＰ型のソース・ドしイン領域（６
３）および前記エピタキシャル層（５２）表面のゲート
絶縁膜（６４）上に形成したゲート電極（６５）とで成
るＰチャンネル型ＭＯＳトランジスタ（５６）と、前記
ＬＯＧＯ８酸化膜（５８）で囲まれ前記エピタキシャル
層（５２）表面に形成したＰ型ウェル領域（６６）およ
びこのウェル領域（６６）に形成したＮ型のソース・ド
レイン領域（６７）と前記エピタキシャル層（５２）表
面のゲート絶縁膜（６４）上に形成したゲート電極（６
５）とで成るＮチャンネル型ＭＯＳトランジスタ（５７
）とより成り、更に図示していないが夫々の領域には例
えばアルミニウムより成る電極が形成され、所定のＩＣ
回路が達成されている。

次に本発明の半導体集積回路の製造方法を第１図Ａ乃至
第１図Ｇを参照し−ながら詳述する。

先ず第１図Ａに示す如く、不純物濃度が１０１′ａｔｏ
ｍ／ｃｍ’程度のＰ型シリコン半導体基板（５１）の表
面に熱酸化膜（７０）を形成した後、Ｎ“型埋込層く５
３）の形成予定領域上の熱酸化膜（７０）を周知のホト
エツチング技術で開孔した後、この間孔部を介してＮ型
の不純物（アンチモンやヒ素）をドープする。

続いて第１図Ｂの如く前記半導体基板（５１）上の熱酸
化膜（７０）を全面除去し、再度極く薄い熱酸化膜（７
１）を形成する。その後マスクとなるホトレジスト膜（
７２）を全面に付着した後、周知のホトリソグラフィ法
により、予定の分離領域（亜）の下側拡散領域（７３）
に対応する領域を除去する。

モしてボロンを不純物とし、加速電圧約１００にｅＶ、
　　ドーズ量ＩＱ″ｃｍ−”程度の条件でイオン注入を
行う、続いて第１図Ｃの如く、前記ホトレジスト膜（７
２）を全面除去した後、再度マスクとなるホトレジスト
膜（７４）を付は直し、予定のＰゝ型の埋込層（５４）
に対応する領域を除去する。

モしてボロンを不純物とし、加速電圧１００Ｋａｖ１　
　ドーズ量１０′１〜１０１ｓｃｒ１１−３程度の条件
でイオン注入を行う。

続いて前記ホトレジスト膜（７４）を除去した後、約１
０００℃で所定時間の熱処理を行い、前記半導体基板（
５１）上にドープした不純物を拡散させる。

この第１図Ｂおよび第１図Ｃで説明した工程は、本発明
の特徴となる所であり、前記下側拡散領域（７３）とＰ
１型の埋込層（５４）の不純物を別にドープし、前者は
高濃度に、後者は低濃度に設定する所に特徴を有する。

（詳しくは後述する。）ここで前記分離領域（５５）の
下側拡散領域（７３）は、バイポーラ素子を接合分離す
るものであり、Ｎ＋型の埋込層（５３）を囲んで形成さ
れ、ＭＯＳトランジスタに対応するＮ“型の埋込層（５
３）とＰ＋型の埋込層（５４）は、寄生防止をするもの
である。

次に第１図りに示す如く、前記半導体基板（５１）上に
周知の気相成長法によってＮ型のエピタキシャル層（５
２）を積層する。

ここでエビタキシャ・ル層（５２）を積層する前に、こ
の基板（５１）表面にある熱酸化膜＜７１〉等をすべて
除去する。このエピタキシャル層（５２）の厚さは２μ
ｍ程度とし、エピタキシャル層（５２）の形成中には、
先にドープした不純物の再拡散が普通に行われている。

次に第１図Ｅに示す如く、前記エピタキシャル層（５２
）表面のＰ１型埋込層（５４）に対応する領域に、Ｎチ
ャンネル型ＭＯＳトランジスタ（５７）用のＰ型ウェル
領域（６６）を形成する不純物（例えばボロン）を、周
知の方法で選択的にイオン注入等の方法でドープする。

ここでイオン注入の条件は、加速電圧８０〜１００　Ｋ
ｅＶ、　　ドーズ量１０１１〜１０１ｃｍ　−”程度で
、適宜選択する。

続いて第１図Ｆに示す如く、基板全体を熱処理して先に
ドープしたボロンをドライブインする。

従って前記下側拡散領域（７３）は、前記エピタキシャ
ル層（５２）の表面近傍まで上方拡散し、前記ウェル領
域（６６）は、前記Ｐ３型埋込層（５４）に到達するよ
うに下方拡散される。

次に第１図Ｇに示す如く、先ず前記エピタキシャル層（
５２）表面の前記分離領域（５５）の上側拡散領域（７
５）に対応する領域に、前記上側拡散領域（７５）を形
成する不純物（例えばボロン）をドープする。そして前
記エピタキシャル層（５２）表面に熱酸化膜とシリコン
窒化膜を順次積層し、このシリコン窒化膜をパターニン
グして耐酸化マスクを形成し、例えば温度１０００°Ｃ
，Ｗｅｔ　Ｏｘの酸化性雰囲気内でＬＯＧＯ３酸化膜（
５８）を形成する。更に前記熱酸化膜とシリコン窒化膜
を除去してエピタキシャル層（５２）を露出し、再度ゲ
ート酸化膜（６４）となる熱酸化膜を形成し、レジスト
マスクを介してイオン注入法でベース領域（６０）を形
成する。

ここでイオン注入条件は、ボロンをドース量ＩＱ　”ｗ
　ｌ　Ｑ　”ｃｍ−”、加速電圧３０〜４０ＫｅＶで処
理される。そしてドライブインされ第１図Ｇの如き構成
となる。

一方このベース領域（６０）は、ここの工程ではなく第
１図Ｅでウェル領域（６６）を形成する不純物をドープ
する時に、同時にドープしても良い、更には、第１図Ｅ
の工程に於いて前記上側拡散層（７５）に対応する領域
に不純物であるボロン（Ｂ）をドープしておき、第１図
Ｆのドライブインで、ウェル領域（６６）を前記Ｐゝ型
埋込層（５４）に到達させ、更には、前記上側拡散層（
７５）および下側拡散層（７３）を拡散して、アイラン
ド領域（５９）を形成しても良い。

更に第１図Ｈに示す如く、ＣＶＤ法によってノンドープ
の多結晶シリコン層を２５００〜５０００人の厚さで積
層し、更にこの多結晶シリコン層にリンを所定の濃度ま
でドープし、これをＰチャンネル型ＭＯＳトランジスタ
（並）およびＮチャンネル型ＭＯＳトランジスタ（５ｚ
）のゲート電極（６５）とする、ここではシート抵抗が
約２０Ω／口で、このゲート電極（６５）は、プラズマ
エツチングにより選択除去される。更にブロッキングマ
スクを基板全体に塗布し、前記ベース領域（６０）内の
コンタクト領域（７６）と、Ｐチャンネル型ＭＯＳトラ
ンジスタ（５６）領域のソース・ドしイン領域（６３）
にボロンをイオン注入する。

従って前記Ｐ型のベース・コンタクト領域（７６）が形
成され、またＰチャンネル型ＭｏＳトランジスタ（５６
）のソース・ドレイン（６３）が形成される。

最後に第１図Ｉに示す如く、前工程と同じようにブロッ
キングマスクを形成し直し、エミッタ領域（６１）、コ
レクタコンタクト領域（７７）およびＮチャンネル型Ｍ
ＯＳトランジスタ（５７）領域のみを除去して、Ｎ型不
純物であるリンまたは砒素をイオン注入する。

従ってエミッタ領域（６１）、コレクタコンタクト領域
（７７）およびＮチャンネル型ＭＯＳトランジスタ（５
７）のソース・ドレイン領域（６７）が形成される。

また図示していないがこの後の電極が形成され、所定の
ＩＣ回路が達成される。

（ト）発明の効果 以上の説明から明らかな如く、前記下側拡散領域とＰ９
型の埋込層のボロン・ドープを夫々側々とし、前記下側
拡散領域は第１図Ｆの如く、前記エピタキシャル層表面
近傍に到達するようにボロン濃度を濃くドープし、前記
Ｐ９型の埋込層は、前記下側拡散領域の上方向拡散量よ
りも少なくなるようにボロン濃度を薄くドープする一一
旦、両者のボロンがドープされると、その後の熱処理条
件は全く同じであるので、Ｐ＋型の埋込層の上方向拡散
の高さは前記下側拡散領域よりも下、方となる。

従ってＮチャンネルＭＯＳトランジスタのソース・ドレ
インよりも下方となり、空乏層の発生領域は高濃度とな
らないので、接合容量の減少を達成できる。

一方、下側拡散領域は充分にエピタキシャル層表面近傍
まで到達してい、るので、上側拡散領域の拡散深さは非
常に浅くてすみ横方向拡散を防止できる。従ってＢｉＰ
領域の高集猜化が達成できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｉは本発明の半導体集積回路の製造
方法を示す断面図、第２図Ａ乃至第２図Ｉは従来の半導
体集積回路の製造方法を示す断面図である。

Claims (3)

【特許請求の範囲】
1. （１）一導電型の上下分離領域によって分離されたバイ
   ポーラトランジスタ、一導電型チャンネルのＭＯＳトラ
   ンジスタおよび逆導電型チャンネルのＭＯＳトランジス
   タとを同一の半導体層に有した半導体集積回路の製造方
   法であり、 前記上下分離領域を成す下側拡散領域の不純物と前記逆
   導電型チャンネルのＭＯＳトランジスタ領域に形成され
   る一導電型の埋込層の不純物を夫々別々にドープし、前
   記下側拡散領域は実質的に前記半導体層表面近傍まで上
   方拡散し、前記埋込層は前記下側拡散領域の上方向拡散
   高さの途中まで、上方拡散することを特徴とした半導体
   集積回路の製造方法。
2. （２）前記一導電型の埋込層は、前記逆導電型チャンネ
   ルのＭＯＳトランジスタを成すソース領域およびドレイ
   ン領域に発生する空乏層領域よりも下方に位置するよう
   に上方向拡散されることを特徴とした半導体集積回路の
   製造方法。
3. （３）一導電型の半導体基板に逆導電型の埋込層の不純
   物をドープする工程と、 前記逆導電型の埋込層を囲むように一導電型の上下分離
   領域の下側拡散領域の不純物を付着する工程と、 前記半導体基板に前記埋込層とは別に、予定の逆導電型
   チャンネルのＭＯＳトランジスタ領域に一導電型の埋込
   層の不純物を付着する工程と、前記半導体基板内の不純
   物を拡散する工程と、前記半導体基板上に逆導電型のエ
   ピタキシャル層を積層する工程と、 前記一導電型の埋込層に対応する前記エピタキシャル層
   に一導電型のウェル層を形成する工程と、 前記上下分離領域の下側拡散領域に対応する前記エピタ
   キシャル層に、前記上下分離領域の上側拡散領域を形成
   する工程と、 前記ウェル層に前記ＭＯＳトランジスタ、前記上下分離
   領域により形成されたアイランドにバイポーラトランジ
   スタを形成する工程とを有し、前記下側拡散領域は実質
   的に前記エピタキシャル層表面近傍まで上方拡散し、前
   記一導電型の埋込層は前記下側拡散領域の上方向拡散高
   さの途中まで、上方拡散することを特徴とした半導体集
   積回路の製造方法。