JPH0795690B2 - A / D converter - Google Patents
A / D converterInfo
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- JPH0795690B2 JPH0795690B2 JP63127920A JP12792088A JPH0795690B2 JP H0795690 B2 JPH0795690 B2 JP H0795690B2 JP 63127920 A JP63127920 A JP 63127920A JP 12792088 A JP12792088 A JP 12792088A JP H0795690 B2 JPH0795690 B2 JP H0795690B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、２段階（縦続）積分方式のA/D変換器に関
し、更に詳しくは、はじめに入力電圧に対応した電圧を
保持し、次に基準電流源からの定電流によりこの積分電
圧を放電期間（逆積分期間）を二つに分け、前半の逆積
分を急速に、後半の逆積分を緩やかに行うようにした縦
続積分方式のA/D変換器に関する。TECHNICAL FIELD The present invention relates to a two-stage (cascade) integration type A / D converter, and more specifically, first holds a voltage corresponding to an input voltage, and then This integrated voltage is divided into two discharge periods (inverse integration period) by the constant current from the reference current source, and the inverse integration in the first half is performed rapidly and the inverse integration in the latter half is performed slowly. Regarding D converter.
（従来の技術） 第６図は、従来のこの種のA/D変換器の構成を示すブロ
ック図である。図において、１はアンプAPと、積分コン
デンサCSHとで構成される積分器、S1は変換すべき入力
電圧VINを入力抵抗R1を介して積分器１の入力端に与え
るためのスイッチ、RSHは帰還抵抗である。２及び３は
それぞれ異なった値の定電流I0、i0を出力する定電流
源、S2、S3はそれぞれ定電流源２、３からの定電流I0、
i0を積分器１の入力端に与える為のスイッチである。(Prior Art) FIG. 6 is a block diagram showing a configuration of a conventional A / D converter of this type. In the figure, 1 is an integrator composed of an amplifier AP and an integrating capacitor CSH, S1 is a switch for applying an input voltage VIN to be converted to an input terminal of the integrator 1 via an input resistor R1, and RSH is a feedback. It is resistance. 2 and 3 are constant current sources that output constant currents I0 and i0 having different values, S2 and S3 are constant currents I0 and 0 from the constant current sources 2 and 3, respectively.
This is a switch for applying i0 to the input terminal of the integrator 1.
４及び５はそれぞれ積分器１の出力電圧Voutと所定の電
圧−Vth、コモン電圧を比較する比較器、６は各比較器
４、５からの信号を入力するディジタル回路で、内部に
例えば９ビットの上位カウンタCU1と、７ビットの下位
カウンタCU2とを備えている。このディジタル回路６
は、スイッチS1〜S3を制御すると共に、各カウンタから
ディジタル信号を得るものである。Reference numerals 4 and 5 are comparators for comparing the output voltage Vout of the integrator 1 with a predetermined voltage −Vth and a common voltage. Reference numeral 6 is a digital circuit for inputting the signals from the comparators 4 and 5, for example, 9 bits internally. And a 7-bit lower counter CU2. This digital circuit 6
Controls the switches S1 to S3 and obtains a digital signal from each counter.
第７図は、この装置の動作を示すタイミングチャートで
ある。はじめにスイッチS1を（ｂ）に示すようにオン
（スイッチS2、S3はオフ）とする。これによって積分器
１は帰還抵抗RSHを含んで反転形のサンプル・ホールド
回路を構成し、積分器１のコンデンサCSHには、入力電
圧VINを入力抵抗R1と帰還抵抗RSHで二分した電圧が、
（ａ）に示すように保持される。FIG. 7 is a timing chart showing the operation of this device. First, the switch S1 is turned on (the switches S2 and S3 are turned off) as shown in (b). As a result, the integrator 1 constitutes the inverting sample-hold circuit including the feedback resistor RSH, and the capacitor CSH of the integrator 1 is divided by the input resistor R1 and the feedback resistor RSH into two.
It is held as shown in (a).
次にスイッチS1をオフ、スイッチS2、S3を（ｃ）及び
（ｄ）に示すようにオンとする。これと同時に、ディジ
タル回路内に構成されている上位カウンタCU1の計数を
（ｅ）に示すように開始させる。積分器１の出力電圧Vo
utは、（ａ）に示すように、定電流I0,i0によって、一
定の傾きでコモン電圧（0V）に近付いてゆく。ここで、
積分器１の出力電圧Voutが所定の電圧−Vthに達する
と、比較器４がこれを検出し、ディジタル回路６は、ス
イッチS2を（ｃ）に示すようにオフとする。これと同時
に上位カウンタCU1の計数を停止し、今度は（ｆ）に示
すようにディジタル回路６内に構成されている下位カウ
ンタCU2の計数を開始させる。Next, the switch S1 is turned off, and the switches S2 and S3 are turned on as shown in (c) and (d). At the same time, the counting of the upper counter CU1 formed in the digital circuit is started as shown in (e). Output voltage Vo of integrator 1
As shown in (a), ut approaches the common voltage (0V) with a constant slope due to the constant currents I0 and i0. here,
When the output voltage Vout of the integrator 1 reaches a predetermined voltage −Vth, the comparator 4 detects this and the digital circuit 6 turns off the switch S2 as shown in (c). At the same time, counting of the upper counter CU1 is stopped, and this time, counting of the lower counter CU2 configured in the digital circuit 6 is started as shown in (f).
積分器１は、今度は定電流i0だけにより放電され、その
出力電圧Voutがやがて、0Vを横切る。比較器５はこれを
検出し、ディジタル回数６はこの時点で下位カウンタCU
2の計数を停止させる。This time, the integrator 1 is discharged only by the constant current i0, and its output voltage Vout eventually crosses 0V. The comparator 5 detects this, and the digital count 6 is the lower counter CU at this point.
Stop counting 2.
定電流源I0と、i0との間には、一定の関係、例えば（I0
＋i0）/i0＝27の関係を持たせてあり、また、上位カウ
ンタCU1と、下位カウンタCU2を直列に接続することによ
り、９ビットカウンタの１カウントは、７ビットカウン
タの１カウントの27倍の重み付けがしてある。従って、
上位カウンタCU1と、下位カウンタCU2を直列に接続し、
16ビットのA/D変換データを得ることが出来るようにな
っている。A constant relationship between the constant current source I0 and i0, such as (I0
+ I0) / i0 = 2 7 Yes in relation to have the, also, the upper counter CU1, by connecting the lower counter CU2 in series, 9 1 count bit counter, 2 1 count of 7-bit counter 7 It is double weighted. Therefore,
Connect the upper counter CU1 and the lower counter CU2 in series,
16-bit A / D conversion data can be obtained.
（発明が解決しようとする課題） このように構成した従来装置は、A/D変換動作に先立っ
て、入力電圧VINをサンプルホールドするために、時刻t
0〜t1の間はスイッチS2、S3はオフに維持する必要があ
り、また時刻t1では同じタイミングで２つのスイッチS
2、S3をオンとさせる必要がある。(Problems to be Solved by the Invention) In the conventional device configured as described above, in order to sample and hold the input voltage VIN before the A / D conversion operation, the time t
Between 0 and t1, switches S2 and S3 must be kept off, and at time t1, two switches S2 and S3 have the same timing.
2. It is necessary to turn on S3.
しかしながら、独立した２つのスイッチS2、S3を、同時
にオンとさせる事は容易ではないし、また、スイッチS3
のリーク電流や、オン時の抵抗も変換誤差に介入すると
いう問題点があった。However, it is not easy to turn on two independent switches S2 and S3 at the same time, and the switch S3
There is a problem in that the leak current and the resistance at the time of on also intervene in the conversion error.
本発明は、この様な問題点に鑑みてなされたもので、そ
の目的は、スイッチS3を無くし、このスイッチS3が存在
することによる問題点を解決し、変換精度の高いA/D変
換器を実現することにある。The present invention has been made in view of such problems, the object is to eliminate the switch S3, solve the problem due to the presence of this switch S3, high conversion accuracy A / D converter It is to be realized.
（課題を解決するための手段） 第１図は本発明の基本的な構成ブロック図である。図に
おいて、１は積分手段、S1はこの積分手段１に変換すべ
き入力アナログ信号VINを一定時間与えるための第１の
スイッチ手段、２は基準電圧源、R1は第１の抵抗、S2は
第１の抵抗R1を介して基準電圧源２からの基準電圧−Vr
を積分手段１に与えるための第２のスイッチ、R2は基準
電圧源２と積分手段１の入力端との間に接続した第２の
抵抗、S3は積分手段１を構成するコンデンサＣと並列に
接続された第３のスイッチ、４は積分手段１からの出力
を所定の電圧−Vthと比較する第１の比較手段、５は積
分手段１からの出力をコモン電圧と比較する第２の比較
手段、６はディジタル回路で、各比較器4,5からの信号
を入力し、第１ないし第３のスイッチS1〜S3のオン、オ
フを制御すると共に、第１のスイッチS1をオンとしてい
る時間、第２のスイッチS2をオンとしているから第１の
比較器４の出力が反転するまでの時間、第１の比較器の
出力が反転してから第２の比較器の出力が反転するまで
の時間をそれぞれ計数し、これらの各計数値（N1,N2,N
3）を用いて所定の演算を行ってディジタル信号を得る
ように構成してある。(Means for Solving the Problems) FIG. 1 is a basic configuration block diagram of the present invention. In the figure, 1 is an integrating means, S1 is a first switch means for giving an input analog signal VIN to be converted to the integrating means 1 for a certain time, 2 is a reference voltage source, R1 is a first resistor, and S2 is a first resistor. Reference voltage −Vr from reference voltage source 2 via resistor R1
To the integrating means 1, R2 is a second resistor connected between the reference voltage source 2 and the input terminal of the integrating means 1, and S3 is in parallel with the capacitor C constituting the integrating means 1. The connected third switch, 4 is first comparing means for comparing the output from the integrating means 1 with a predetermined voltage −Vth, and 5 is the second comparing means for comparing the output from the integrating means 1 with the common voltage. , 6 are digital circuits, which receive the signals from the comparators 4 and 5 to control the on / off of the first to third switches S1 to S3 and the time during which the first switch S1 is on, Time from when the second switch S2 is turned on to when the output of the first comparator 4 is inverted, time from when the output of the first comparator is inverted to when the output of the second comparator is inverted Respectively, and count each of these count values (N1, N2, N
3) is used to perform a predetermined calculation to obtain a digital signal.
（作用） 第３のスイッチS3をオンとすることにより、積分器１の
コンデンサＣの電荷をディスチャージさせ、第１のスイ
ッチS1をオンとすることによって、変換すべき入力信号
VINを積分し、第２のスイッチS2をオンとすることによ
って、急な傾斜で積分器１の出力電圧Voutをコモン電圧
に近付かせ、第２のスイッチS2をオフとすることによっ
て、緩やかな傾斜で出力電圧をコモン電圧に近付かせ
る。(Operation) By turning on the third switch S3, the charge of the capacitor C of the integrator 1 is discharged, and by turning on the first switch S1, the input signal to be converted.
By integrating VIN and turning on the second switch S2, the output voltage Vout of the integrator 1 approaches a common voltage with a steep slope, and by turning off the second switch S2, a gentle slope is obtained. To bring the output voltage closer to the common voltage.
（実施例） 以下図面を用いて、本発明の実施例を詳細に説明する。Embodiments Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は、本発明の一実施例を示す構成ブロック図であ
る。図において、第１図の各部分と同じものには同一符
号を付して示す。FIG. 2 is a configuration block diagram showing an embodiment of the present invention. In the figure, the same parts as those in FIG. 1 are designated by the same reference numerals.
図において、60は第１、第２の各比較器４、５からの信
号を入力するマイクロプロセッサで、この中には、上位
カウンタCU1、下位カウンタCU2、第１〜第３のスイッチ
の制御手段CNT、各カウンタへ印加するクロックの発生
手段CK及び各カウンタの計数値を用いて所定の演算を行
ってディジタル信号を得る演算手段CPを持っている。In the figure, reference numeral 60 designates a microprocessor for inputting signals from the first and second comparators 4 and 5, in which the upper counter CU1, the lower counter CU2, and the control means for the first to third switches. It has a CNT, a generation means CK of a clock applied to each counter, and a calculation means CP for performing a predetermined calculation using the count value of each counter to obtain a digital signal.
このように構成した装置の動作を次に説明する。The operation of the device configured as described above will be described below.
第３図は動作の一例を示すタイミングチャートである。FIG. 3 is a timing chart showing an example of the operation.
はじめに第３のスイッチS3を（ｂ）に示すようにオンと
する。これによって、積分器１のコンデンサＣの両端が
短絡され、積分器１はリセット状態になり、その出力電
圧Voutは、（ａ）に示すように0Vとなる。First, the third switch S3 is turned on as shown in (b). As a result, both ends of the capacitor C of the integrator 1 are short-circuited, the integrator 1 is in the reset state, and the output voltage Vout thereof becomes 0V as shown in (a).
次に第１のスイッチS1を一定時間TS（この間のカウンタ
の計数値をN1とする）だけ（ｃ）に示すようにオンとす
る。これによって入力電圧VINは、積分器１の入力端に
与えられ積分される。積分器１の出力電圧Voutは、入力
電圧VINの大きさに比例した傾斜で大きくなり、一定時
間TS経過後の出力電圧V1は、（１）式で表される。Next, the first switch S1 is turned on as shown in (c) for a fixed time TS (the count value of the counter during this period is N1). As a result, the input voltage VIN is given to the input terminal of the integrator 1 and integrated. The output voltage Vout of the integrator 1 increases with a slope proportional to the magnitude of the input voltage VIN, and the output voltage V1 after the elapse of the constant time TS is expressed by the equation (1).
ただし、Ｔは１クロック分の時間 N1は時刻t0〜t1間でのカウント数で一定値 次に第２のスイッチS2を（ｄ）に示すようにオンとす
る。これによって、積分器１は定電流I0と、i0とによっ
て（ａ）に示すように逆積分され、その出力電圧Voutは
大きな傾斜で0Vに近付く。ここで第２のスイッチS2をオ
ンとすると同時に、上位カウンタCU1がクロックの計数
動作を開始する。積分器１の出力電圧Voutが、所定の電
圧−Vthに達すると、第１の比較器４がこれを検出す
る。マイクロプロセッサ60はこれを受け、第２のスイッ
チS2をオフにすると共に、上位カウンタCU1の計数を停
止させる。また、同時に（ｆ）に示すように下位カウン
タCU2の計数動作を開始させる。 However, T is a time corresponding to one clock and N1 is a constant number between the times t0 and t1, and the second switch S2 is turned on as shown in (d). As a result, the integrator 1 is inversely integrated by the constant current I0 and i0 as shown in (a), and its output voltage Vout approaches 0V with a large slope. Here, at the same time when the second switch S2 is turned on, the upper counter CU1 starts the clock counting operation. When the output voltage Vout of the integrator 1 reaches a predetermined voltage −Vth, the first comparator 4 detects this. In response to this, the microprocessor 60 turns off the second switch S2 and stops counting by the upper counter CU1. At the same time, as shown in (f), the counting operation of the lower counter CU2 is started.
積分器１の出力電圧Voutが、所定の電圧−Vthに達した
時刻t3では、積分器１の出力電圧V2は（２）式で表され
る。At time t3 when the output voltage Vout of the integrator 1 reaches the predetermined voltage −Vth, the output voltage V2 of the integrator 1 is expressed by the equation (2).
ただし、N2は時刻t2〜t3でのカウント値 第２のスイッチS2がオフとなると、今度は積分器１は定
電流i0だけによって逆積分されるので、その出力電圧Vo
utは、緩やかな傾斜で0Vに近付き、やがて0Vを（ａ）に
示すように横切る。第２の比較器２はこれを検出し、こ
の時点で下位カウンタCU2の計数動作を停止させる。 However, N2 is the count value from time t2 to t3. When the second switch S2 is turned off, the integrator 1 is inversely integrated only by the constant current i0, so that the output voltage Vo
ut approaches 0V with a gentle slope and then crosses 0V as shown in (a). The second comparator 2 detects this and stops the counting operation of the lower counter CU2 at this point.
ここで、定電流I0と、i0との間には、 （I0＋i0）/i0＝２ の関係を持たせてあり、上位カウンタCU1の１カウント
は、下位カウンタCU2の２倍の重み付けがしてある。Here, the constant current I0 and i0 have a relationship of (I0 + i0) / i0 = 2, and one count of the upper counter CU1 is weighted twice as much as that of the lower counter CU2. .
積分器１の出力電圧Voutが0Vを横切った時刻t4では、積
分器１の出力電圧V3は（３）式で表される。At time t4 when the output voltage Vout of the integrator 1 crosses 0V, the output voltage V3 of the integrator 1 is expressed by the equation (3).
ただし、N3は時刻t3〜t4でのカウント値である。 However, N3 is the count value from time t3 to t4.
時刻t1から時刻t2までの積分値と、時刻t2から積分器１
の出力電圧Voutが0Vを横切る時刻t4までの積分値は、
（ａ）に示すようにその絶対値が等しいから、（１）、
（２）、（３）式から（４）式が成り立つ。Integral value from time t1 to time t2 and integrator 1 from time t2
The integrated value until the time t4 when the output voltage Vout of 0 crosses 0V is
Since the absolute values are equal as shown in (a), (1),
From equations (2) and (3), equation (4) is established.
ここで、i0＝Vr/R2、 R0＝R1とすれば、 （４）式は、（５）式で表される。 Here, if i0 = Vr / R2 and R0 = R1, then equation (4) is represented by equation (5).
ただし、I0＝Vr/R1 （I0＋i0）/i0＝2n （ｎは整数） マイクロプロセッサ60内の演算手段CPは、（５）式の演
算を行うことによって、入力信号VINに対応したディジ
タル信号を得ることができる。 However, I0 = Vr / R1 (I0 + i0) / i0 = 2 n (n is an integer) The calculation means CP in the microprocessor 60 performs the calculation of the equation (5) to obtain a digital signal corresponding to the input signal VIN. Obtainable.
第４図は本発明の他の実施例を示す構成ブロック図であ
る。第２図の実施例は、入力信号VINが正電圧の場合を
想定したものであるが、この実施例では、入力電圧VIN
が負電圧の場合も扱えるように、抵抗R3及び第４のスイ
ッチS4を介して、正極性の基準電圧源７を積分器１の入
力端に接続するようにしたものである。FIG. 4 is a block diagram showing the configuration of another embodiment of the present invention. The embodiment of FIG. 2 assumes a case where the input signal VIN is a positive voltage, but in this embodiment, the input voltage VIN is
A positive reference voltage source 7 is connected to the input terminal of the integrator 1 via the resistor R3 and the fourth switch S4 so that a negative voltage can be handled.
第５図は、第４図実施例の動作を示すタイミングチャー
トである。入力信号VINを積分する前に、（ｅ）に示す
ように第４のスイッチS4を一定時間オンとし、基準電圧
＋Vrを積分する期間が設けられている。それ以外の動作
は、第３図と同様である。FIG. 5 is a timing chart showing the operation of the embodiment shown in FIG. Before integrating the input signal VIN, as shown in (e), the fourth switch S4 is turned on for a certain period of time, and a period for integrating the reference voltage + Vr is provided. The other operations are the same as those in FIG.
（発明の効果） 以上詳細に説明したように、本発明は、従来装置にあっ
た微少電流i0をオン、オフするようなスイッチを無くす
る構成としたもので、このスイッチが存在することに起
因するリーク電流やオン抵抗の変化、２つのスイッチが
同時にオンとならないことによる変換誤差を無くするこ
とができ、変換精度の高いA/D変換器を実現できる。(Effects of the Invention) As described in detail above, the present invention is configured to eliminate the switch for turning on and off the minute current i0, which was present in the conventional device, and is caused by the existence of this switch. It is possible to eliminate the conversion error caused by the leakage current and the change in the on-resistance and the two switches not being turned on at the same time, and it is possible to realize an A / D converter with high conversion accuracy.
また、本発明においては、少ない数のスイッチで構成す
ることができるもので、構成が簡単になるほかに、（I0
＋i0）/i0を、2nで設定できるのでA/D変換動作を高速化
することができる。Further, in the present invention, since it is possible to configure with a small number of switches, the configuration is simple, and (I0
Since + i0) / i0 can be set to 2 n , the A / D conversion operation can be speeded up.
例えば、（I0＋i0）/i0＝2nにおいて、ｎを７（２の７
乗）とすると、その値は128となり、時刻t2からt3まで
の積分期間における積分手段の出力電圧の傾きと、時刻
t3からt4までの積分期間における積分手段の出力電圧の
傾きを、128倍異ならせることが可能で、高速化と高精
度との両方を達成することができる。For example, in (I0 + i0) / i0 = 2 n , n is 7 (7 of 2)
Then, the value becomes 128, and the slope of the output voltage of the integrating means in the integration period from time t2 to t3 and the time
The slope of the output voltage of the integrating means in the integration period from t3 to t4 can be made different by 128 times, and both high speed and high accuracy can be achieved.
第１図は本発明の基本的な構成ブロック図、第２図は本
発明の一実施例を示す構成ブロック図、第３図は動作の
一例を示すタイミングチャート、第４図は本発明の他の
実施例を示す構成ブロック図、第５図はその動作を示す
タイミングチャート、第６図は従来装置の構成ブロック
図、第７図はその動作のタイミングチャートである。 １……積分器 ２……基準電圧源 ４……第１の比較器 ５……第２の比較器 ６……ディジタル回路 S1〜S3……第１〜第３のスイッチFIG. 1 is a basic block diagram of the present invention, FIG. 2 is a block diagram showing an embodiment of the present invention, FIG. 3 is a timing chart showing an example of operation, and FIG. 4 is another example of the present invention. 5 is a configuration block diagram showing an embodiment of the present invention, FIG. 5 is a timing chart showing its operation, FIG. 6 is a configuration block diagram of a conventional device, and FIG. 7 is a timing chart of its operation. 1 ... Integrator 2 ... Reference voltage source 4 ... First comparator 5 ... Second comparator 6 ... Digital circuit S1 to S3 ... First to third switches
Claims (1)
与えるための第１のスイッチと、 基準電圧源と、 第１の抵抗を介して前記基準電圧源からの基準電圧を前
記積分手段に与えるための第２のスイッチと、 前記基準電圧源と前記積分手段の入力端との間に接続し
た第２の抵抗と、 前記積分手段を構成するコンデンサと並列に接続された
第３のスイッチと、 前記積分手段からの出力を所定の電圧と比較する第１の
比較器と、 前記積分手段からの出力をコモン電圧と比較する第２の
比較器と、 これらの比較器からの信号を入力し、前記第１ないし第
３のスイッチのオン、オフを制御すると共に、前記第１
のスイッチをオンとしている時間、前記第２のスイッチ
をオンとしてから前記第１の比較器の出力が反転するま
での時間、第１の比較器の出力が反転してから第２の比
較器の出力が反転するまでの時間をそれぞれ計数し、こ
れらの各計数値（N1,N2,N3）を用いて所定の演算を行っ
てディジタル信号を得るディジタル回路とを備えたA/D
変換器。1. An integrating means, a first switch for applying a constant time of an input analog signal to be converted to the integrating means, a reference voltage source, and a reference from the reference voltage source via a first resistor. A second switch for applying a voltage to the integrating means, a second resistor connected between the reference voltage source and an input terminal of the integrating means, and a capacitor connected in parallel with the capacitor forming the integrating means. A third switch, a first comparator for comparing the output from the integrating means with a predetermined voltage, a second comparator for comparing the output from the integrating means with a common voltage, and these comparators. Is input to control ON / OFF of the first to third switches, and
Of turning on the second switch, the time from turning on of the second switch to the inversion of the output of the first comparator, the time of inversion of the output of the first comparator to that of the second comparator. An A / D equipped with a digital circuit that counts the time until the output is inverted and performs a predetermined calculation using each of these count values (N1, N2, N3) to obtain a digital signal
converter.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382251A (en) * | 1976-12-28 | 1978-07-20 | Takeda Riken Ind Co Ltd | Ad converter |
| JPS57171832A (en) * | 1981-04-15 | 1982-10-22 | Advantest Corp | Double integration analog-to-digital converter |
-
1988
- 1988-05-25 JP JP63127920A patent/JPH0795690B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01296824A (en) | 1989-11-30 |
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