JPH0795690B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0795690B2 JPH0795690B2 JP63127920A JP12792088A JPH0795690B2 JP H0795690 B2 JPH0795690 B2 JP H0795690B2 JP 63127920 A JP63127920 A JP 63127920A JP 12792088 A JP12792088 A JP 12792088A JP H0795690 B2 JPH0795690 B2 JP H0795690B2
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- Japan
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、２段階（縦続）積分方式のA/D変換器に関
し、更に詳しくは、はじめに入力電圧に対応した電圧を
保持し、次に基準電流源からの定電流によりこの積分電
圧を放電期間（逆積分期間）を二つに分け、前半の逆積
分を急速に、後半の逆積分を緩やかに行うようにした縦
続積分方式のA/D変換器に関する。
し、更に詳しくは、はじめに入力電圧に対応した電圧を
保持し、次に基準電流源からの定電流によりこの積分電
圧を放電期間（逆積分期間）を二つに分け、前半の逆積
分を急速に、後半の逆積分を緩やかに行うようにした縦
続積分方式のA/D変換器に関する。
（従来の技術） 第６図は、従来のこの種のA/D変換器の構成を示すブロ
ック図である。図において、１はアンプAPと、積分コン
デンサCSHとで構成される積分器、S1は変換すべき入力
電圧VINを入力抵抗R1を介して積分器１の入力端に与え
るためのスイッチ、RSHは帰還抵抗である。２及び３は
それぞれ異なった値の定電流I0、i0を出力する定電流
源、S2、S3はそれぞれ定電流源２、３からの定電流I0、
i0を積分器１の入力端に与える為のスイッチである。
ック図である。図において、１はアンプAPと、積分コン
デンサCSHとで構成される積分器、S1は変換すべき入力
電圧VINを入力抵抗R1を介して積分器１の入力端に与え
るためのスイッチ、RSHは帰還抵抗である。２及び３は
それぞれ異なった値の定電流I0、i0を出力する定電流
源、S2、S3はそれぞれ定電流源２、３からの定電流I0、
i0を積分器１の入力端に与える為のスイッチである。
４及び５はそれぞれ積分器１の出力電圧Voutと所定の電
圧−Vth、コモン電圧を比較する比較器、６は各比較器
４、５からの信号を入力するディジタル回路で、内部に
例えば９ビットの上位カウンタCU1と、７ビットの下位
カウンタCU2とを備えている。このディジタル回路６
は、スイッチS1〜S3を制御すると共に、各カウンタから
ディジタル信号を得るものである。
圧−Vth、コモン電圧を比較する比較器、６は各比較器
４、５からの信号を入力するディジタル回路で、内部に
例えば９ビットの上位カウンタCU1と、７ビットの下位
カウンタCU2とを備えている。このディジタル回路６
は、スイッチS1〜S3を制御すると共に、各カウンタから
ディジタル信号を得るものである。
第７図は、この装置の動作を示すタイミングチャートで
ある。はじめにスイッチS1を（ｂ）に示すようにオン
（スイッチS2、S3はオフ）とする。これによって積分器
１は帰還抵抗RSHを含んで反転形のサンプル・ホールド
回路を構成し、積分器１のコンデンサCSHには、入力電
圧VINを入力抵抗R1と帰還抵抗RSHで二分した電圧が、
（ａ）に示すように保持される。
ある。はじめにスイッチS1を（ｂ）に示すようにオン
（スイッチS2、S3はオフ）とする。これによって積分器
１は帰還抵抗RSHを含んで反転形のサンプル・ホールド
回路を構成し、積分器１のコンデンサCSHには、入力電
圧VINを入力抵抗R1と帰還抵抗RSHで二分した電圧が、
（ａ）に示すように保持される。
次にスイッチS1をオフ、スイッチS2、S3を（ｃ）及び
（ｄ）に示すようにオンとする。これと同時に、ディジ
タル回路内に構成されている上位カウンタCU1の計数を
（ｅ）に示すように開始させる。積分器１の出力電圧Vo
utは、（ａ）に示すように、定電流I0,i0によって、一
定の傾きでコモン電圧（0V）に近付いてゆく。ここで、
積分器１の出力電圧Voutが所定の電圧−Vthに達する
と、比較器４がこれを検出し、ディジタル回路６は、ス
イッチS2を（ｃ）に示すようにオフとする。これと同時
に上位カウンタCU1の計数を停止し、今度は（ｆ）に示
すようにディジタル回路６内に構成されている下位カウ
ンタCU2の計数を開始させる。
（ｄ）に示すようにオンとする。これと同時に、ディジ
タル回路内に構成されている上位カウンタCU1の計数を
（ｅ）に示すように開始させる。積分器１の出力電圧Vo
utは、（ａ）に示すように、定電流I0,i0によって、一
定の傾きでコモン電圧（0V）に近付いてゆく。ここで、
積分器１の出力電圧Voutが所定の電圧−Vthに達する
と、比較器４がこれを検出し、ディジタル回路６は、ス
イッチS2を（ｃ）に示すようにオフとする。これと同時
に上位カウンタCU1の計数を停止し、今度は（ｆ）に示
すようにディジタル回路６内に構成されている下位カウ
ンタCU2の計数を開始させる。
積分器１は、今度は定電流i0だけにより放電され、その
出力電圧Voutがやがて、0Vを横切る。比較器５はこれを
検出し、ディジタル回数６はこの時点で下位カウンタCU
2の計数を停止させる。
出力電圧Voutがやがて、0Vを横切る。比較器５はこれを
検出し、ディジタル回数６はこの時点で下位カウンタCU
2の計数を停止させる。
定電流源I0と、i0との間には、一定の関係、例えば（I0
＋i0）/i0＝27の関係を持たせてあり、また、上位カウ
ンタCU1と、下位カウンタCU2を直列に接続することによ
り、９ビットカウンタの１カウントは、７ビットカウン
タの１カウントの27倍の重み付けがしてある。従って、
上位カウンタCU1と、下位カウンタCU2を直列に接続し、
16ビットのA/D変換データを得ることが出来るようにな
っている。
＋i0）/i0＝27の関係を持たせてあり、また、上位カウ
ンタCU1と、下位カウンタCU2を直列に接続することによ
り、９ビットカウンタの１カウントは、７ビットカウン
タの１カウントの27倍の重み付けがしてある。従って、
上位カウンタCU1と、下位カウンタCU2を直列に接続し、
16ビットのA/D変換データを得ることが出来るようにな
っている。
（発明が解決しようとする課題） このように構成した従来装置は、A/D変換動作に先立っ
て、入力電圧VINをサンプルホールドするために、時刻t
0〜t1の間はスイッチS2、S3はオフに維持する必要があ
り、また時刻t1では同じタイミングで２つのスイッチS
2、S3をオンとさせる必要がある。
て、入力電圧VINをサンプルホールドするために、時刻t
0〜t1の間はスイッチS2、S3はオフに維持する必要があ
り、また時刻t1では同じタイミングで２つのスイッチS
2、S3をオンとさせる必要がある。
しかしながら、独立した２つのスイッチS2、S3を、同時
にオンとさせる事は容易ではないし、また、スイッチS3
のリーク電流や、オン時の抵抗も変換誤差に介入すると
いう問題点があった。
にオンとさせる事は容易ではないし、また、スイッチS3
のリーク電流や、オン時の抵抗も変換誤差に介入すると
いう問題点があった。
本発明は、この様な問題点に鑑みてなされたもので、そ
の目的は、スイッチS3を無くし、このスイッチS3が存在
することによる問題点を解決し、変換精度の高いA/D変
換器を実現することにある。
の目的は、スイッチS3を無くし、このスイッチS3が存在
することによる問題点を解決し、変換精度の高いA/D変
換器を実現することにある。
（課題を解決するための手段） 第１図は本発明の基本的な構成ブロック図である。図に
おいて、１は積分手段、S1はこの積分手段１に変換すべ
き入力アナログ信号VINを一定時間与えるための第１の
スイッチ手段、２は基準電圧源、R1は第１の抵抗、S2は
第１の抵抗R1を介して基準電圧源２からの基準電圧−Vr
を積分手段１に与えるための第２のスイッチ、R2は基準
電圧源２と積分手段１の入力端との間に接続した第２の
抵抗、S3は積分手段１を構成するコンデンサＣと並列に
接続された第３のスイッチ、４は積分手段１からの出力
を所定の電圧−Vthと比較する第１の比較手段、５は積
分手段１からの出力をコモン電圧と比較する第２の比較
手段、６はディジタル回路で、各比較器4,5からの信号
を入力し、第１ないし第３のスイッチS1〜S3のオン、オ
フを制御すると共に、第１のスイッチS1をオンとしてい
る時間、第２のスイッチS2をオンとしているから第１の
比較器４の出力が反転するまでの時間、第１の比較器の
出力が反転してから第２の比較器の出力が反転するまで
の時間をそれぞれ計数し、これらの各計数値（N1,N2,N
3）を用いて所定の演算を行ってディジタル信号を得る
ように構成してある。
おいて、１は積分手段、S1はこの積分手段１に変換すべ
き入力アナログ信号VINを一定時間与えるための第１の
スイッチ手段、２は基準電圧源、R1は第１の抵抗、S2は
第１の抵抗R1を介して基準電圧源２からの基準電圧−Vr
を積分手段１に与えるための第２のスイッチ、R2は基準
電圧源２と積分手段１の入力端との間に接続した第２の
抵抗、S3は積分手段１を構成するコンデンサＣと並列に
接続された第３のスイッチ、４は積分手段１からの出力
を所定の電圧−Vthと比較する第１の比較手段、５は積
分手段１からの出力をコモン電圧と比較する第２の比較
手段、６はディジタル回路で、各比較器4,5からの信号
を入力し、第１ないし第３のスイッチS1〜S3のオン、オ
フを制御すると共に、第１のスイッチS1をオンとしてい
る時間、第２のスイッチS2をオンとしているから第１の
比較器４の出力が反転するまでの時間、第１の比較器の
出力が反転してから第２の比較器の出力が反転するまで
の時間をそれぞれ計数し、これらの各計数値（N1,N2,N
3）を用いて所定の演算を行ってディジタル信号を得る
ように構成してある。
（作用） 第３のスイッチS3をオンとすることにより、積分器１の
コンデンサＣの電荷をディスチャージさせ、第１のスイ
ッチS1をオンとすることによって、変換すべき入力信号
VINを積分し、第２のスイッチS2をオンとすることによ
って、急な傾斜で積分器１の出力電圧Voutをコモン電圧
に近付かせ、第２のスイッチS2をオフとすることによっ
て、緩やかな傾斜で出力電圧をコモン電圧に近付かせ
る。
コンデンサＣの電荷をディスチャージさせ、第１のスイ
ッチS1をオンとすることによって、変換すべき入力信号
VINを積分し、第２のスイッチS2をオンとすることによ
って、急な傾斜で積分器１の出力電圧Voutをコモン電圧
に近付かせ、第２のスイッチS2をオフとすることによっ
て、緩やかな傾斜で出力電圧をコモン電圧に近付かせ
る。
（実施例） 以下図面を用いて、本発明の実施例を詳細に説明する。
第２図は、本発明の一実施例を示す構成ブロック図であ
る。図において、第１図の各部分と同じものには同一符
号を付して示す。
る。図において、第１図の各部分と同じものには同一符
号を付して示す。
図において、60は第１、第２の各比較器４、５からの信
号を入力するマイクロプロセッサで、この中には、上位
カウンタCU1、下位カウンタCU2、第１〜第３のスイッチ
の制御手段CNT、各カウンタへ印加するクロックの発生
手段CK及び各カウンタの計数値を用いて所定の演算を行
ってディジタル信号を得る演算手段CPを持っている。
号を入力するマイクロプロセッサで、この中には、上位
カウンタCU1、下位カウンタCU2、第１〜第３のスイッチ
の制御手段CNT、各カウンタへ印加するクロックの発生
手段CK及び各カウンタの計数値を用いて所定の演算を行
ってディジタル信号を得る演算手段CPを持っている。
このように構成した装置の動作を次に説明する。
第３図は動作の一例を示すタイミングチャートである。
はじめに第３のスイッチS3を（ｂ）に示すようにオンと
する。これによって、積分器１のコンデンサＣの両端が
短絡され、積分器１はリセット状態になり、その出力電
圧Voutは、（ａ）に示すように0Vとなる。
する。これによって、積分器１のコンデンサＣの両端が
短絡され、積分器１はリセット状態になり、その出力電
圧Voutは、（ａ）に示すように0Vとなる。
次に第１のスイッチS1を一定時間TS（この間のカウンタ
の計数値をN1とする）だけ（ｃ）に示すようにオンとす
る。これによって入力電圧VINは、積分器１の入力端に
与えられ積分される。積分器１の出力電圧Voutは、入力
電圧VINの大きさに比例した傾斜で大きくなり、一定時
間TS経過後の出力電圧V1は、（１）式で表される。
の計数値をN1とする）だけ（ｃ）に示すようにオンとす
る。これによって入力電圧VINは、積分器１の入力端に
与えられ積分される。積分器１の出力電圧Voutは、入力
電圧VINの大きさに比例した傾斜で大きくなり、一定時
間TS経過後の出力電圧V1は、（１）式で表される。
ただし、Ｔは１クロック分の時間 N1は時刻t0〜t1間でのカウント数で一定値 次に第２のスイッチS2を（ｄ）に示すようにオンとす
る。これによって、積分器１は定電流I0と、i0とによっ
て（ａ）に示すように逆積分され、その出力電圧Voutは
大きな傾斜で0Vに近付く。ここで第２のスイッチS2をオ
ンとすると同時に、上位カウンタCU1がクロックの計数
動作を開始する。積分器１の出力電圧Voutが、所定の電
圧−Vthに達すると、第１の比較器４がこれを検出す
る。マイクロプロセッサ60はこれを受け、第２のスイッ
チS2をオフにすると共に、上位カウンタCU1の計数を停
止させる。また、同時に（ｆ）に示すように下位カウン
タCU2の計数動作を開始させる。
る。これによって、積分器１は定電流I0と、i0とによっ
て（ａ）に示すように逆積分され、その出力電圧Voutは
大きな傾斜で0Vに近付く。ここで第２のスイッチS2をオ
ンとすると同時に、上位カウンタCU1がクロックの計数
動作を開始する。積分器１の出力電圧Voutが、所定の電
圧−Vthに達すると、第１の比較器４がこれを検出す
る。マイクロプロセッサ60はこれを受け、第２のスイッ
チS2をオフにすると共に、上位カウンタCU1の計数を停
止させる。また、同時に（ｆ）に示すように下位カウン
タCU2の計数動作を開始させる。
積分器１の出力電圧Voutが、所定の電圧−Vthに達した
時刻t3では、積分器１の出力電圧V2は（２）式で表され
る。
時刻t3では、積分器１の出力電圧V2は（２）式で表され
る。
ただし、N2は時刻t2〜t3でのカウント値 第２のスイッチS2がオフとなると、今度は積分器１は定
電流i0だけによって逆積分されるので、その出力電圧Vo
utは、緩やかな傾斜で0Vに近付き、やがて0Vを（ａ）に
示すように横切る。第２の比較器２はこれを検出し、こ
の時点で下位カウンタCU2の計数動作を停止させる。
電流i0だけによって逆積分されるので、その出力電圧Vo
utは、緩やかな傾斜で0Vに近付き、やがて0Vを（ａ）に
示すように横切る。第２の比較器２はこれを検出し、こ
の時点で下位カウンタCU2の計数動作を停止させる。
ここで、定電流I0と、i0との間には、 （I0＋i0）/i0＝２ の関係を持たせてあり、上位カウンタCU1の１カウント
は、下位カウンタCU2の２倍の重み付けがしてある。
は、下位カウンタCU2の２倍の重み付けがしてある。
積分器１の出力電圧Voutが0Vを横切った時刻t4では、積
分器１の出力電圧V3は（３）式で表される。
分器１の出力電圧V3は（３）式で表される。
ただし、N3は時刻t3〜t4でのカウント値である。
時刻t1から時刻t2までの積分値と、時刻t2から積分器１
の出力電圧Voutが0Vを横切る時刻t4までの積分値は、
（ａ）に示すようにその絶対値が等しいから、（１）、
（２）、（３）式から（４）式が成り立つ。
の出力電圧Voutが0Vを横切る時刻t4までの積分値は、
（ａ）に示すようにその絶対値が等しいから、（１）、
（２）、（３）式から（４）式が成り立つ。
ここで、i0＝Vr/R2、 R0＝R1とすれば、 （４）式は、（５）式で表される。
ただし、I0＝Vr/R1 （I0＋i0）/i0＝2n （ｎは整数） マイクロプロセッサ60内の演算手段CPは、（５）式の演
算を行うことによって、入力信号VINに対応したディジ
タル信号を得ることができる。
算を行うことによって、入力信号VINに対応したディジ
タル信号を得ることができる。
第４図は本発明の他の実施例を示す構成ブロック図であ
る。第２図の実施例は、入力信号VINが正電圧の場合を
想定したものであるが、この実施例では、入力電圧VIN
が負電圧の場合も扱えるように、抵抗R3及び第４のスイ
ッチS4を介して、正極性の基準電圧源７を積分器１の入
力端に接続するようにしたものである。
る。第２図の実施例は、入力信号VINが正電圧の場合を
想定したものであるが、この実施例では、入力電圧VIN
が負電圧の場合も扱えるように、抵抗R3及び第４のスイ
ッチS4を介して、正極性の基準電圧源７を積分器１の入
力端に接続するようにしたものである。
第５図は、第４図実施例の動作を示すタイミングチャー
トである。入力信号VINを積分する前に、（ｅ）に示す
ように第４のスイッチS4を一定時間オンとし、基準電圧
＋Vrを積分する期間が設けられている。それ以外の動作
は、第３図と同様である。
トである。入力信号VINを積分する前に、（ｅ）に示す
ように第４のスイッチS4を一定時間オンとし、基準電圧
＋Vrを積分する期間が設けられている。それ以外の動作
は、第３図と同様である。
（発明の効果） 以上詳細に説明したように、本発明は、従来装置にあっ
た微少電流i0をオン、オフするようなスイッチを無くす
る構成としたもので、このスイッチが存在することに起
因するリーク電流やオン抵抗の変化、２つのスイッチが
同時にオンとならないことによる変換誤差を無くするこ
とができ、変換精度の高いA/D変換器を実現できる。
た微少電流i0をオン、オフするようなスイッチを無くす
る構成としたもので、このスイッチが存在することに起
因するリーク電流やオン抵抗の変化、２つのスイッチが
同時にオンとならないことによる変換誤差を無くするこ
とができ、変換精度の高いA/D変換器を実現できる。
また、本発明においては、少ない数のスイッチで構成す
ることができるもので、構成が簡単になるほかに、（I0
＋i0）/i0を、2nで設定できるのでA/D変換動作を高速化
することができる。
ることができるもので、構成が簡単になるほかに、（I0
＋i0）/i0を、2nで設定できるのでA/D変換動作を高速化
することができる。
例えば、（I0＋i0）/i0＝2nにおいて、ｎを７（２の７
乗）とすると、その値は128となり、時刻t2からt3まで
の積分期間における積分手段の出力電圧の傾きと、時刻
t3からt4までの積分期間における積分手段の出力電圧の
傾きを、128倍異ならせることが可能で、高速化と高精
度との両方を達成することができる。
乗）とすると、その値は128となり、時刻t2からt3まで
の積分期間における積分手段の出力電圧の傾きと、時刻
t3からt4までの積分期間における積分手段の出力電圧の
傾きを、128倍異ならせることが可能で、高速化と高精
度との両方を達成することができる。
第１図は本発明の基本的な構成ブロック図、第２図は本
発明の一実施例を示す構成ブロック図、第３図は動作の
一例を示すタイミングチャート、第４図は本発明の他の
実施例を示す構成ブロック図、第５図はその動作を示す
タイミングチャート、第６図は従来装置の構成ブロック
図、第７図はその動作のタイミングチャートである。 １……積分器 ２……基準電圧源 ４……第１の比較器 ５……第２の比較器 ６……ディジタル回路 S1〜S3……第１〜第３のスイッチ
発明の一実施例を示す構成ブロック図、第３図は動作の
一例を示すタイミングチャート、第４図は本発明の他の
実施例を示す構成ブロック図、第５図はその動作を示す
タイミングチャート、第６図は従来装置の構成ブロック
図、第７図はその動作のタイミングチャートである。 １……積分器 ２……基準電圧源 ４……第１の比較器 ５……第２の比較器 ６……ディジタル回路 S1〜S3……第１〜第３のスイッチ
Claims (1)
- 【請求項１】積分手段と、 この積分手段に変換すべき入力アナログ信号を一定時間
与えるための第１のスイッチと、 基準電圧源と、 第１の抵抗を介して前記基準電圧源からの基準電圧を前
記積分手段に与えるための第２のスイッチと、 前記基準電圧源と前記積分手段の入力端との間に接続し
た第２の抵抗と、 前記積分手段を構成するコンデンサと並列に接続された
第３のスイッチと、 前記積分手段からの出力を所定の電圧と比較する第１の
比較器と、 前記積分手段からの出力をコモン電圧と比較する第２の
比較器と、 これらの比較器からの信号を入力し、前記第１ないし第
３のスイッチのオン、オフを制御すると共に、前記第１
のスイッチをオンとしている時間、前記第２のスイッチ
をオンとしてから前記第１の比較器の出力が反転するま
での時間、第１の比較器の出力が反転してから第２の比
較器の出力が反転するまでの時間をそれぞれ計数し、こ
れらの各計数値（N1,N2,N3）を用いて所定の演算を行っ
てディジタル信号を得るディジタル回路とを備えたA/D
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127920A JPH0795690B2 (ja) | 1988-05-25 | 1988-05-25 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127920A JPH0795690B2 (ja) | 1988-05-25 | 1988-05-25 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296824A JPH01296824A (ja) | 1989-11-30 |
| JPH0795690B2 true JPH0795690B2 (ja) | 1995-10-11 |
Family
ID=14971908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63127920A Expired - Fee Related JPH0795690B2 (ja) | 1988-05-25 | 1988-05-25 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795690B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284819A (ja) * | 1988-09-20 | 1990-03-26 | Sharp Corp | 二重積分型ａ／ｄ変換器 |
| DE102007036973A1 (de) | 2007-02-24 | 2008-09-04 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Pixelzelle, Verfahren zum Betreiben einer Pixelzelle, Verfahren zum Bestimmen einer Position eines Maximums einer Hüllkurve eines analogen amplituden-modulierten Signals, Vorrichtung zum Bestimmen einer Ladungsmenge, Vorrichtung und Verfahren zum Bestimmen einer Ladungsmenge auf einem kapazitiven Element, Vorrichtung und Verfahren und Setzen eines Schaltungsknotens auf eine vorbestimmte Spannung, Vorrichtung und Verfahren zum ladungsbasierten analog-/digital-Wandeln und Vorrichtung und Verfahren zur ladungsbasierten Signalverarbeitung |
| CN120729314A (zh) * | 2025-05-28 | 2025-09-30 | 云南光艺红芯科技有限责任公司 | 一种双斜率模拟-数字转换器及方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382251A (en) * | 1976-12-28 | 1978-07-20 | Takeda Riken Ind Co Ltd | Ad converter |
| JPS57171832A (en) * | 1981-04-15 | 1982-10-22 | Advantest Corp | Double integration analog-to-digital converter |
-
1988
- 1988-05-25 JP JP63127920A patent/JPH0795690B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01296824A (ja) | 1989-11-30 |
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