JPH0795731B2 - データ受信装置の最適クロック形成装置 - Google Patents
データ受信装置の最適クロック形成装置Info
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- JPH0795731B2 JPH0795731B2 JP62274825A JP27482587A JPH0795731B2 JP H0795731 B2 JPH0795731 B2 JP H0795731B2 JP 62274825 A JP62274825 A JP 62274825A JP 27482587 A JP27482587 A JP 27482587A JP H0795731 B2 JPH0795731 B2 JP H0795731B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ受信装置の最適クロック形成装置に係
り、とくにSS（スペクトル拡散）通信用受信装置におけ
るPN符号発生器のPN符号クロック等の形成に好適なデー
タ受信装置の最適クロック形成装置に関する。
り、とくにSS（スペクトル拡散）通信用受信装置におけ
るPN符号発生器のPN符号クロック等の形成に好適なデー
タ受信装置の最適クロック形成装置に関する。
SS通信は、送信電力の節減に有効なことから衛星通信そ
の他で広く利用されている。このSS通信の仕組みは、送
信側で、伝送データを変調したあと高速PN符号（擬似雑
音符号）で拡散して広帯域なSS信号を形成し、電波に乗
せて発射する。一方受信側では前記広帯域のSS信号を拡
散PN符号に同期したPN符号で逆拡散したあと、復調器で
元のデータに復調する。
の他で広く利用されている。このSS通信の仕組みは、送
信側で、伝送データを変調したあと高速PN符号（擬似雑
音符号）で拡散して広帯域なSS信号を形成し、電波に乗
せて発射する。一方受信側では前記広帯域のSS信号を拡
散PN符号に同期したPN符号で逆拡散したあと、復調器で
元のデータに復調する。
情報理論によればS/Nと帯域幅が交換できるので、必要
な情報量を送るための電力が少なくて済む。
な情報量を送るための電力が少なくて済む。
従来用いられているSS受信機の受信部の構成を第４図に
示す。
示す。
SS受信信号は、相関検波器10に入力され、PN符号発生器
12が出力する互いに位相の異なる２種類のPN符号と相関
が取られたのち検波される。相関検波器10の出力側には
コントローラ14が接続されており、２つの相関検波出力
の差が減算器で演算され、更にLPFを通すことで制御電
圧が形成される。
12が出力する互いに位相の異なる２種類のPN符号と相関
が取られたのち検波される。相関検波器10の出力側には
コントローラ14が接続されており、２つの相関検波出力
の差が減算器で演算され、更にLPFを通すことで制御電
圧が形成される。
コントローラ14の出力側にはVCO16が接続されており、
制御電圧に応じた周波数で発振する。これによりVCO16
ではSS受信信号に同期したクロックが発生し、出力側に
接続されたPN符号発生器12へPN符号クロックとして出力
される。
制御電圧に応じた周波数で発振する。これによりVCO16
ではSS受信信号に同期したクロックが発生し、出力側に
接続されたPN符号発生器12へPN符号クロックとして出力
される。
ここで、相関検波器10、コントローラ14、VCO16、PN符
号発生器12の系は、所謂DLL（Delay Lock Loop）を形成
する。
号発生器12の系は、所謂DLL（Delay Lock Loop）を形成
する。
PN符号発生器12はPN符号クロックに従い逆拡散用のPN符
号と、前記相関検波器10用のPN符号とを発生する。
号と、前記相関検波器10用のPN符号とを発生する。
逆拡散用のPN符号は、ミキサ18へ出力され、SS受信信号
と混合されて逆拡散信号（例えばBPSK波）が形成され
る。ミキサ18の出力側はコスタス回路20と接続されてお
り、BPSK波から元のベースバンドデータの復調がなされ
る。
と混合されて逆拡散信号（例えばBPSK波）が形成され
る。ミキサ18の出力側はコスタス回路20と接続されてお
り、BPSK波から元のベースバンドデータの復調がなされ
る。
ところで、受信機が受信を開始した直後は、送信側が電
波に乗せているPN符号と、PN符号発生器12の発生する逆
拡散用のPN符号との同期が取れていないので、DLLはロ
ックしておらず、逆拡散信号の形成ができない。
波に乗せているPN符号と、PN符号発生器12の発生する逆
拡散用のPN符号との同期が取れていないので、DLLはロ
ックしておらず、逆拡散信号の形成ができない。
このため、受信開始後、SS受信信号をコリレータ22へ入
力し、SS受信信号中のフレーム同期信号、即ち無データ
で単純なPN符号列と成っている部分の入力を検出させ、
同期信号検出信号（負パルス）を出力させる。
力し、SS受信信号中のフレーム同期信号、即ち無データ
で単純なPN符号列と成っている部分の入力を検出させ、
同期信号検出信号（負パルス）を出力させる。
コリレータ22が同期信号検出信号を出力するタイミング
はSS受信信号の１フレーム中のデータ先頭位置より所定
時間だけ前なので、コリレータ22が同期信号検出信号を
出力したところで、例えば立ち上がりエッジ動作型のカ
ウンタ24をリセットしたのち、このカウンタ24で前記VC
O16の出力を計数クロックとしてクロックの立ち上がり
毎に計数させ（即ち、カウンタ24に対しクロックの立ち
上がりがアクティブ変化である）、所定の計数値に達し
たところでカウンタ24からPN符号発生器12へリセット信
号を出力させ、PN符号の初期同期を取るようにしてい
る。
はSS受信信号の１フレーム中のデータ先頭位置より所定
時間だけ前なので、コリレータ22が同期信号検出信号を
出力したところで、例えば立ち上がりエッジ動作型のカ
ウンタ24をリセットしたのち、このカウンタ24で前記VC
O16の出力を計数クロックとしてクロックの立ち上がり
毎に計数させ（即ち、カウンタ24に対しクロックの立ち
上がりがアクティブ変化である）、所定の計数値に達し
たところでカウンタ24からPN符号発生器12へリセット信
号を出力させ、PN符号の初期同期を取るようにしてい
る。
しかし、上記した従来技術では、コリレータ22の出力す
る同期信号検出信号とVCO16の出力クロックとが同期し
ていないので、カウンタ24がリセットされてから最初の
計数を行うまでに最大１クロック分のバラツキが生じる
ことになる。
る同期信号検出信号とVCO16の出力クロックとが同期し
ていないので、カウンタ24がリセットされてから最初の
計数を行うまでに最大１クロック分のバラツキが生じる
ことになる。
よって、PN符号発生器12がリセットされるタイミングも
バラツキを起こし、初期同期後の逆拡散用PN符号と受信
信号のPN符号にズレが生じてDLLの引き込みに時間が掛
かったり、引き込みに失敗したりして、データの正確な
復調が遅れたり、復調できなかったりする問題があっ
た。
バラツキを起こし、初期同期後の逆拡散用PN符号と受信
信号のPN符号にズレが生じてDLLの引き込みに時間が掛
かったり、引き込みに失敗したりして、データの正確な
復調が遅れたり、復調できなかったりする問題があっ
た。
この発明は、かかる問題に鑑み、受信信号中の同期信号
を検出してからクロックがアクティブ変化するまでのバ
ラツキを小さくし、データ受信装置のより正確な動作を
可能とするデータ受信装置の最適クロック形成装置を提
供することを、その目的とする。
を検出してからクロックがアクティブ変化するまでのバ
ラツキを小さくし、データ受信装置のより正確な動作を
可能とするデータ受信装置の最適クロック形成装置を提
供することを、その目的とする。
この発明では、スペクトラム拡散通信による受信信号を
逆拡散するためのPN符号を発生するPN符号発生器用の最
適クロックを形成するデータ受信装置の最適クロック形
成装置において、 互いに位相の異なる複数のクロックを同時発生するクロ
ーク発生器と、 同期検出指令に基づき受信信号中の同期信号を１回検出
する同期信号検出回路と、 前記複数のクロックの内、同期信号検出回路が同期信号
を検出後、最初にアクティブ変化したクロックを判別す
る最適クロック判別回路と、 前記複数のクロックの内、最適クロック判別回路が検出
したクロックを選択的にPN符号発生器へ出力するクロッ
ク選択回路と、 を備えたことを特徴としている。
逆拡散するためのPN符号を発生するPN符号発生器用の最
適クロックを形成するデータ受信装置の最適クロック形
成装置において、 互いに位相の異なる複数のクロックを同時発生するクロ
ーク発生器と、 同期検出指令に基づき受信信号中の同期信号を１回検出
する同期信号検出回路と、 前記複数のクロックの内、同期信号検出回路が同期信号
を検出後、最初にアクティブ変化したクロックを判別す
る最適クロック判別回路と、 前記複数のクロックの内、最適クロック判別回路が検出
したクロックを選択的にPN符号発生器へ出力するクロッ
ク選択回路と、 を備えたことを特徴としている。
第１図乃至第３図を参照して、この発明の１つの実施例
を説明する。
を説明する。
第２図には、この発明に係るSS受信機の受信部のブロッ
ク図が示されている。
ク図が示されている。
SS受信信号は、相関検波器10に入力され、PN符号発生器
12が出力する互いに位相の異なる２種類のPN符号と相関
が取られたのち検波される。相関検波器10の出力側には
コントローラ14が接続されており、２つの相関検波出力
の差が減算器で演算され、更にLPFを通すことで制御電
圧が形成される。
12が出力する互いに位相の異なる２種類のPN符号と相関
が取られたのち検波される。相関検波器10の出力側には
コントローラ14が接続されており、２つの相関検波出力
の差が減算器で演算され、更にLPFを通すことで制御電
圧が形成される。
コントローラ14の出力側にはVCO16が接続されており、
制御電圧に応じた周波数で発振する。これによりVCO16
ではSS受信信号に同期した基本クロックが発生し、出力
側に接続された最適クロック形成器28を介してPN符号発
生器12へPN符号クロックとして出力される。
制御電圧に応じた周波数で発振する。これによりVCO16
ではSS受信信号に同期した基本クロックが発生し、出力
側に接続された最適クロック形成器28を介してPN符号発
生器12へPN符号クロックとして出力される。
ここで、相関検波器10、コントローラ14、VCO16、最適
クロック形成器28、PN符号発生器12の系は、所謂DLL（D
elay Lock Loop）を形成する。
クロック形成器28、PN符号発生器12の系は、所謂DLL（D
elay Lock Loop）を形成する。
PN符号発生器12は最適クロック形成器28から送られるPN
符号クロックに従い逆拡散用のPN符号と、前記相関検波
器10用のPN符号とを発生する。
符号クロックに従い逆拡散用のPN符号と、前記相関検波
器10用のPN符号とを発生する。
逆拡散用のPN符号は、ミキサ18へ出力され、SS受信信号
と混合されて逆拡散信号（例えばBPSK波）が形成され
る。ミキサ18の出力側はコスタス回路20と接続されてお
り、BPSK波から元のベースバンドデータの復調がなされ
る。
と混合されて逆拡散信号（例えばBPSK波）が形成され
る。ミキサ18の出力側はコスタス回路20と接続されてお
り、BPSK波から元のベースバンドデータの復調がなされ
る。
ところで、受信機が受信を開始した直後は、送信側が電
波に乗せているPN符号と、PN符号発生器12の発生する逆
拡散用のPN符号との同期が取れていないので、DLLはロ
ックしておらず、逆拡散信号の形成ができない。
波に乗せているPN符号と、PN符号発生器12の発生する逆
拡散用のPN符号との同期が取れていないので、DLLはロ
ックしておらず、逆拡散信号の形成ができない。
このため、予めSS受信信号をコリレータ22へ入力させて
おき、受信を開始しようとするとき、システムコントロ
ーラ（図示せず）からコリレータ22に同期検出指令を与
え、SS受信信号中のフレーム同期信号、即ち無データで
単純なPN符号列と成っている部分の入力を検出させ、負
パルスの同期信号検出信号を出力させる。
おき、受信を開始しようとするとき、システムコントロ
ーラ（図示せず）からコリレータ22に同期検出指令を与
え、SS受信信号中のフレーム同期信号、即ち無データで
単純なPN符号列と成っている部分の入力を検出させ、負
パルスの同期信号検出信号を出力させる。
コリレータ22が同期信号検出信号を出力するタイミング
はSS受信信号の１フレーム中のデータ先頭位置より所定
時間だけ前なので、コリレータ22が同期信号検出信号を
出力したところで立ち上がりエッジ動作型のカウンタ24
をリセットしたのち、このカウンタ24で前記最適クロッ
ク形成器28の出力を計数クロックとしてクロックの立ち
上がり毎に計数させ（即ち、カウンタ24に対しクロック
の立ち上がりがアクティブ変化である）、所定の計数値
に達したところでカウンタ24からPN符号発生器12へリセ
ット信号を出力させ、PN符号の初期同期を取るようにし
ている。
はSS受信信号の１フレーム中のデータ先頭位置より所定
時間だけ前なので、コリレータ22が同期信号検出信号を
出力したところで立ち上がりエッジ動作型のカウンタ24
をリセットしたのち、このカウンタ24で前記最適クロッ
ク形成器28の出力を計数クロックとしてクロックの立ち
上がり毎に計数させ（即ち、カウンタ24に対しクロック
の立ち上がりがアクティブ変化である）、所定の計数値
に達したところでカウンタ24からPN符号発生器12へリセ
ット信号を出力させ、PN符号の初期同期を取るようにし
ている。
ここで、後述する説明から判るように、VCO16の出力ク
ロックよりも最適クロック形成器28の出力クロックの方
が、同期信号検出信号に対するクロック立ち上がりタイ
ミングのバラツキ幅の最大値が1/2と小さくなってお
り、よって、PN符号発生器12がリセットされるタイミン
グが正確化し、初期同期後の逆拡散用PN符号と受信信号
のPN符号のズレが小さくなってDLLの引き込みが円滑
に、かつ、速やかになされる。
ロックよりも最適クロック形成器28の出力クロックの方
が、同期信号検出信号に対するクロック立ち上がりタイ
ミングのバラツキ幅の最大値が1/2と小さくなってお
り、よって、PN符号発生器12がリセットされるタイミン
グが正確化し、初期同期後の逆拡散用PN符号と受信信号
のPN符号のズレが小さくなってDLLの引き込みが円滑
に、かつ、速やかになされる。
前記最適クロック形成器28は第１図に示す如く構成され
ている。
ている。
まず、全体的な構成を説明すると、この最適クロック形
成器28は、VCO16の出力するクロックを第１クロックCLK
1として，この第１基本クロックCLK1に対し周波数が同
じで位相が180゜ずれた第２基本クロックCLK2を形成す
る基本クロック形成回路40と、第１基本クロックCLK1と
第２基本クロックCLK2の内，コリレータ22がSS受信信号
中の同期信号を検出したあと先にアクティブ変化である
立ち上がり変化をしたクロックを検出する最適クロック
判別回路50と、この最適クロック判別回路50で最適と判
別したクロックを，基本クロック発生回路40が出力する
第１基本クロックCLK1と第２基本クロックCLK2の中から
選択し最適PN符号クロックCLK0として出力するクロック
選択回路60と、から構成されている。
成器28は、VCO16の出力するクロックを第１クロックCLK
1として，この第１基本クロックCLK1に対し周波数が同
じで位相が180゜ずれた第２基本クロックCLK2を形成す
る基本クロック形成回路40と、第１基本クロックCLK1と
第２基本クロックCLK2の内，コリレータ22がSS受信信号
中の同期信号を検出したあと先にアクティブ変化である
立ち上がり変化をしたクロックを検出する最適クロック
判別回路50と、この最適クロック判別回路50で最適と判
別したクロックを，基本クロック発生回路40が出力する
第１基本クロックCLK1と第２基本クロックCLK2の中から
選択し最適PN符号クロックCLK0として出力するクロック
選択回路60と、から構成されている。
上記最適クロック形成器28のより具体的な回路構成を説
明すると、まず、基本クロック発生回路40は、VCO16か
ら第１基本クロックCLK1を入力して反転し第２基本クロ
ックCLK2を形成するインバータ42から成る。
明すると、まず、基本クロック発生回路40は、VCO16か
ら第１基本クロックCLK1を入力して反転し第２基本クロ
ックCLK2を形成するインバータ42から成る。
最適クロック判別回路50は、２つのNAND回路31とNAND回
路32を含み，端子にコリレータ22からの同期信号検出
信号が入力され，端子にシステムコントローラから
「Ｌ」レベルのリセット信号Resが入力されるＲ−Ｓフ
リップフロップ33と、このＲ−Ｓフリップフロップ33の
出力及び第１基本クロックCLK1を入力するOR回路51
と、Ｒ−Ｓフリップフロップ33の出力及び第２基本ク
ロックCLK2を入力するOR回路52と、OR回路51の出力側が
クロック端子と接続され,K端子に「Ｌ」レベルが入力さ
れ，クリア端子CRにシステムコントローラからのリセッ
ト信号Resが入力されたＪ−Ｋフリップフロップ53と、O
R回路52の出力側がクロック端子と接続され,K端子に
「Ｌ」レベルが入力され，クリア端子CRにリセット信号
Resが入力されたＪ−Ｋフリップフロップ54と、Ｊ−Ｋ
フリップフロップ53のＱ端子とＪ−Ｋフリップフロップ
54のＱ端子が入力側に接続されたEXOR回路55と、このEX
OR回路55の出力及び「Ｈ」レベルが入力され，出力側が
Ｊ−Ｋフリップフロップ53のＪ端子とＪ−Ｋフリップフ
ロップ54のＪ端子に接続されたNAND回路56とから成る。
路32を含み，端子にコリレータ22からの同期信号検出
信号が入力され，端子にシステムコントローラから
「Ｌ」レベルのリセット信号Resが入力されるＲ−Ｓフ
リップフロップ33と、このＲ−Ｓフリップフロップ33の
出力及び第１基本クロックCLK1を入力するOR回路51
と、Ｒ−Ｓフリップフロップ33の出力及び第２基本ク
ロックCLK2を入力するOR回路52と、OR回路51の出力側が
クロック端子と接続され,K端子に「Ｌ」レベルが入力さ
れ，クリア端子CRにシステムコントローラからのリセッ
ト信号Resが入力されたＪ−Ｋフリップフロップ53と、O
R回路52の出力側がクロック端子と接続され,K端子に
「Ｌ」レベルが入力され，クリア端子CRにリセット信号
Resが入力されたＪ−Ｋフリップフロップ54と、Ｊ−Ｋ
フリップフロップ53のＱ端子とＪ−Ｋフリップフロップ
54のＱ端子が入力側に接続されたEXOR回路55と、このEX
OR回路55の出力及び「Ｈ」レベルが入力され，出力側が
Ｊ−Ｋフリップフロップ53のＪ端子とＪ−Ｋフリップフ
ロップ54のＪ端子に接続されたNAND回路56とから成る。
Ｒ−Ｓフリップフロップ33は、端子に「Ｌ」レベルの
リセット信号Resが入力されると、初期化されて出力
を「Ｈ」とする。この状態で端子に「Ｌ」レベルが入
力されると、Ｒ−Ｓフリップフロップ33は反転して出
力を「Ｌ」とする。
リセット信号Resが入力されると、初期化されて出力
を「Ｈ」とする。この状態で端子に「Ｌ」レベルが入
力されると、Ｒ−Ｓフリップフロップ33は反転して出
力を「Ｌ」とする。
この「Ｌ」レベルが最適クロックを判別する基準とな
る。
る。
OR回路51,52は、Ｒ−Ｓフリップフロップ33の出力が
「Ｈ」の間は基本クロック発生回路40が出力する第１基
本クロックCLK1,第２基本クロックCLK2の変化に関わら
ず「Ｈ」をＪ−Ｋフリップフロップ53,54のクロック端
子に出力し、Ｒ−Ｓフリップフロップ33の出力が「Ｌ」
になると第１基本クロックCLK1,第２基本クロックCLK2
をそのまま出力する。
「Ｈ」の間は基本クロック発生回路40が出力する第１基
本クロックCLK1,第２基本クロックCLK2の変化に関わら
ず「Ｈ」をＪ−Ｋフリップフロップ53,54のクロック端
子に出力し、Ｒ−Ｓフリップフロップ33の出力が「Ｌ」
になると第１基本クロックCLK1,第２基本クロックCLK2
をそのまま出力する。
Ｊ−Ｋフリップフロップ53,54は、クリア端子CRに
「Ｌ」が入力されるとクリアされてＱ出力を「Ｌ」と
し、クリア端子入力が「Ｈ」でかつＪ端子入力が「Ｈ」
の状態で，クロック端子入力が立ち上がるとＱ端子出力
を「Ｈ」とし、クリア端子入力が「Ｈ」でかつＪ端子入
力が「Ｌ」の状態で，クロック端子入力が立ち上がった
ときはそれまでのＱ端子出力状態を持続する。
「Ｌ」が入力されるとクリアされてＱ出力を「Ｌ」と
し、クリア端子入力が「Ｈ」でかつＪ端子入力が「Ｈ」
の状態で，クロック端子入力が立ち上がるとＱ端子出力
を「Ｈ」とし、クリア端子入力が「Ｈ」でかつＪ端子入
力が「Ｌ」の状態で，クロック端子入力が立ち上がった
ときはそれまでのＱ端子出力状態を持続する。
EXOR回路55は、２つの入力がともに「Ｌ」または「Ｈ」
のとき「Ｌ」を出力し、２つの入力の内いづれか一方が
「Ｌ」で他方が「Ｈ」のとき「Ｈ」を出力する。
のとき「Ｌ」を出力し、２つの入力の内いづれか一方が
「Ｌ」で他方が「Ｈ」のとき「Ｈ」を出力する。
NAND回路56は、EXOR回路55の出力が「Ｌ」のとき
「Ｈ」、EXOR回路55の出力が「Ｈ」のとき「Ｌ」を出力
する。
「Ｈ」、EXOR回路55の出力が「Ｈ」のとき「Ｌ」を出力
する。
クロック選択回路60は、４つの入力端子A0〜A3と、２つ
のセレクト端子S0,S1と、１つの出力端子Ｙとを備えた
セレクタ61から成り、入力端子A0,A1には第１基本クロ
ックCLK1が入力され、A2には基本クロック発生回路40の
インバータ42の出力側が接続されて第２基本クロックCL
K2が入力されている。また、セレクト端子S0にはＪ−Ｋ
フリップフロップ53のＱ端子が接続されており、セレク
ト端子S1にはＪ−Ｋフリップフロップ54のＱ端子が接続
されており、出力端子Ｙはカウンタ24とPN符号発生器12
に接続されている。
のセレクト端子S0,S1と、１つの出力端子Ｙとを備えた
セレクタ61から成り、入力端子A0,A1には第１基本クロ
ックCLK1が入力され、A2には基本クロック発生回路40の
インバータ42の出力側が接続されて第２基本クロックCL
K2が入力されている。また、セレクト端子S0にはＪ−Ｋ
フリップフロップ53のＱ端子が接続されており、セレク
ト端子S1にはＪ−Ｋフリップフロップ54のＱ端子が接続
されており、出力端子Ｙはカウンタ24とPN符号発生器12
に接続されている。
このクロック選択回路60は、S0,S1がともに「Ｌ」のと
き入力端子A0の入力を選択して出力端子Ｙから出力し、
S0が「Ｈ」,S1が「Ｌ」のとき入力端子A1の入力を選択
して出力端子Ｙから出力し（ここではA0入力と同じ）、
S0が「Ｌ」,S1が「Ｈ」のとき入力端子A2の入力を選択
して出力端子Ｙから出力する。出力端子Ｙからの出力
は、最適PN符号クロックCLK0である。
き入力端子A0の入力を選択して出力端子Ｙから出力し、
S0が「Ｈ」,S1が「Ｌ」のとき入力端子A1の入力を選択
して出力端子Ｙから出力し（ここではA0入力と同じ）、
S0が「Ｌ」,S1が「Ｈ」のとき入力端子A2の入力を選択
して出力端子Ｙから出力する。出力端子Ｙからの出力
は、最適PN符号クロックCLK0である。
次に、上記最適クロック形成器28の動作を、第３図のタ
イムチャートを参照して説明する。
イムチャートを参照して説明する。
受信機が受信動作を開始しようとする場合、まずシステ
ムコントローラがコリレータ22に同期検出指令を与える
とともに、最適クロック形成器28へ「Ｌ」レベルのリセ
ット信号Resを出力する。
ムコントローラがコリレータ22に同期検出指令を与える
とともに、最適クロック形成器28へ「Ｌ」レベルのリセ
ット信号Resを出力する。
このリセット信号の入力で、Ｒ−Ｓフリップフロップ3
3、Ｊ−Ｋフリップフロップ53,54がリセットされ、Ｒ−
Ｓフリップフロップ33は出力を「Ｈ」とし、Ｊ−Ｋフ
リップフロップ53,54は各々Ｑ出力を「Ｌ」とする。
3、Ｊ−Ｋフリップフロップ53,54がリセットされ、Ｒ−
Ｓフリップフロップ33は出力を「Ｈ」とし、Ｊ−Ｋフ
リップフロップ53,54は各々Ｑ出力を「Ｌ」とする。
Ｒ−Ｓフリップフロップ33の「Ｈ」出力で、Ｊ−Ｋフリ
ップフロップ53,54のクロック端子入力が「Ｈ」の状態
となる。
ップフロップ53,54のクロック端子入力が「Ｈ」の状態
となる。
また、各Ｊ−Ｋフリップフロップ53,54の「Ｌ」出力
で、EXOR回路55の出力が「Ｌ」となり、NAND回路56の出
力が「Ｈ」となって各Ｊ−Ｋフリップフロップ53,54の
Ｊ端子入力が「Ｈ」となる。
で、EXOR回路55の出力が「Ｌ」となり、NAND回路56の出
力が「Ｈ」となって各Ｊ−Ｋフリップフロップ53,54の
Ｊ端子入力が「Ｈ」となる。
更に、各Ｊ−Ｋフリップフロップ53,54の「Ｌ」出力を
受けて、クロック選択回路60のセレクタ61は、入力端子
A0に入力している第１基本クロックCLK1を選択し出力端
子Ｙから最適PN符号クロックCLK0としてPN符号発生器12
とカウンタ24に出力する。
受けて、クロック選択回路60のセレクタ61は、入力端子
A0に入力している第１基本クロックCLK1を選択し出力端
子Ｙから最適PN符号クロックCLK0としてPN符号発生器12
とカウンタ24に出力する。
この状態で、その後SS受信信号を入力したコリレータ22
が同期信号を検出すると、負パルスの同期信号検出信号
を最適クロック形成器28とカウンタ24へ出力する。
が同期信号を検出すると、負パルスの同期信号検出信号
を最適クロック形成器28とカウンタ24へ出力する。
最適クロック形成器28では、同期信号検出信号がＲ−Ｓ
フリップフロップ33の端子に入力されるので、出力
が反転して「Ｌ」となる。
フリップフロップ33の端子に入力されるので、出力
が反転して「Ｌ」となる。
すると、２つのOR回路51,52の出力は、各々入力側の第
１基本クロックCLK1,第２基本クロックCLK2に従い変化
することになる。
１基本クロックCLK1,第２基本クロックCLK2に従い変化
することになる。
ここで、上記したようにＲ−Ｓフリップフロップ33が反
転後、例えば、第３図に示す如く後者の第２基本クロッ
クCLK2が先に立ち上がった場合、この立ち上がりエッジ
でＪ−Ｋフリップフロップ54が反転し、Ｑ出力を「Ｈ」
とする。
転後、例えば、第３図に示す如く後者の第２基本クロッ
クCLK2が先に立ち上がった場合、この立ち上がりエッジ
でＪ−Ｋフリップフロップ54が反転し、Ｑ出力を「Ｈ」
とする。
このＪ−Ｋフリップフロップ54のＱ出力変化を受けてEX
OR回路55の出力が「Ｈ」となり、NAND回路56の出力が
「Ｌ」となり、各Ｊ−Ｋフリップフロップ53,54のＪ端
子入力が「Ｌ」となり、他のＫ端子入力も「Ｌ」である
ことから、以降、クロック端子への立ち上がりエッジ入
力に関わらずこれらのＪ−Ｋフリップフロップ53,54は
Ｑ出力を変化させない。
OR回路55の出力が「Ｈ」となり、NAND回路56の出力が
「Ｌ」となり、各Ｊ−Ｋフリップフロップ53,54のＪ端
子入力が「Ｌ」となり、他のＫ端子入力も「Ｌ」である
ことから、以降、クロック端子への立ち上がりエッジ入
力に関わらずこれらのＪ−Ｋフリップフロップ53,54は
Ｑ出力を変化させない。
このため、セレクタ61は、セレクト端子S0が「Ｌ」、S1
が「Ｈ」の入力状態となり、よって、以降、入力端子A2
に入力されている第２基本クロックCLK2が最適PN符号ク
ロックCLK0として出力端子Ｙからカウンタ24とPN符号発
生器12へ出力される。
が「Ｈ」の入力状態となり、よって、以降、入力端子A2
に入力されている第２基本クロックCLK2が最適PN符号ク
ロックCLK0として出力端子Ｙからカウンタ24とPN符号発
生器12へ出力される。
一方、カウンタ24は、コリレータ22から負パルスの同期
信号検出信号を入力するとリセットが掛かり計数値を
「０」とする。
信号検出信号を入力するとリセットが掛かり計数値を
「０」とする。
そして、同期信号検出信号の入力状態が終了後、最適ク
ロック形成器28から送られる最適PN符号クロックCLK0
（ここでは第２基本クロックCLK2）の立ち上がり毎にカ
ウントアップし、所定の計数値となった所でリセット信
号をPN符号発生器12へ出力する。
ロック形成器28から送られる最適PN符号クロックCLK0
（ここでは第２基本クロックCLK2）の立ち上がり毎にカ
ウントアップし、所定の計数値となった所でリセット信
号をPN符号発生器12へ出力する。
ここで、コリレータ22が出力する負パルスの同期信号検
出信号は、例えば3/4クロックのパルス幅を有してお
り、従ってカウンタ24はコリレータ22が同期信号検出信
号を出力してから第２基本クロックCLK2の２番目の立ち
上がりより、計数動作を行う。
出信号は、例えば3/4クロックのパルス幅を有してお
り、従ってカウンタ24はコリレータ22が同期信号検出信
号を出力してから第２基本クロックCLK2の２番目の立ち
上がりより、計数動作を行う。
PN符号発生器12は、カウンタ24からリセット信号を入力
するとPN符号の初期同期化を行い、以降最適クロック形
成器28から入力する最適PN符号クロックCLK0（第２基本
クロックCLK2）に付勢されてPN符号を連続発生する。
するとPN符号の初期同期化を行い、以降最適クロック形
成器28から入力する最適PN符号クロックCLK0（第２基本
クロックCLK2）に付勢されてPN符号を連続発生する。
第３図から判るように、コリレータ22が同期信号を検出
してから第２基本クロックCLK2が立ち上がるのは、第１
基本クロックCLK1が立ち上がるより1/2クロック分だけ
速くなっており、コリレータ22が同期信号を検出してか
らのズレが小さくなっている。
してから第２基本クロックCLK2が立ち上がるのは、第１
基本クロックCLK1が立ち上がるより1/2クロック分だけ
速くなっており、コリレータ22が同期信号を検出してか
らのズレが小さくなっている。
従って、カウンタ24がリセット信号を出力するタイミン
グとSS受信信号の１フレーム中のデータ先頭位置とのズ
レが小さくなり、DDLの引き込み範囲の中央付近でDLL処
理が開始されるので、確実、かつ、円滑にロック状態と
なり、受信開始後、速やかに、正確なSS通信のデータ復
調を行える。
グとSS受信信号の１フレーム中のデータ先頭位置とのズ
レが小さくなり、DDLの引き込み範囲の中央付近でDLL処
理が開始されるので、確実、かつ、円滑にロック状態と
なり、受信開始後、速やかに、正確なSS通信のデータ復
調を行える。
この実施例によれば、VCO16の出力側と、カウンタ24,PN
符号発生器12の間に最適クロック形成器28を介装し、こ
の最適クロック形成器28内で、基本クロック発生回路40
によりVCO出力と，この位相反転クロックから第1,第２
基本クロックCLK1,CLK2を形成し、最適クロック判別回
路50で、コリレータ22から同期信号検出信号を入力した
あと先にアクティブ変化した基本クロックを検出し、ク
ロック選択回路60により、最適クロック判別回路50が最
適と判別した基本クロックを選択して最適PN符号クロッ
クCLK0としてカウンタ24,PN符号発生器12へ出力したこ
とにより、コリレータ22が同期信号を検出してから最適
PN符号クロックCLK0がアクティブ変化するまでの位相ズ
レの最大値が1/2クロック分となり、その後のカウンタ2
4の計数動作やPN符号の発生を最適PN符号クロックCLK0
を用いて行うことで、カウンタ24がリセット信号を出力
するタイミングとSS受信信号の１フレーム中のデータ先
頭位置とのズレが小さくなり、DLLの引き込み範囲の中
央付近でDLL処理が開始されるので、確実、かつ、円滑
にロック状態となり、受信開始後、速やかに、正確なSS
通信のデータ復調を行える。
符号発生器12の間に最適クロック形成器28を介装し、こ
の最適クロック形成器28内で、基本クロック発生回路40
によりVCO出力と，この位相反転クロックから第1,第２
基本クロックCLK1,CLK2を形成し、最適クロック判別回
路50で、コリレータ22から同期信号検出信号を入力した
あと先にアクティブ変化した基本クロックを検出し、ク
ロック選択回路60により、最適クロック判別回路50が最
適と判別した基本クロックを選択して最適PN符号クロッ
クCLK0としてカウンタ24,PN符号発生器12へ出力したこ
とにより、コリレータ22が同期信号を検出してから最適
PN符号クロックCLK0がアクティブ変化するまでの位相ズ
レの最大値が1/2クロック分となり、その後のカウンタ2
4の計数動作やPN符号の発生を最適PN符号クロックCLK0
を用いて行うことで、カウンタ24がリセット信号を出力
するタイミングとSS受信信号の１フレーム中のデータ先
頭位置とのズレが小さくなり、DLLの引き込み範囲の中
央付近でDLL処理が開始されるので、確実、かつ、円滑
にロック状態となり、受信開始後、速やかに、正確なSS
通信のデータ復調を行える。
なお、上記実施例では、基本クロックの数を互いに周波
数が同じで位相が180゜異なる２種類としたが、この発
明は何らこれに限定されるものでなく、周波数が同じで
位相が互いに、 360/n゜（ｎ＝3,4,5,……） 異なる３種類以上の基本クロックを同時発生し、コリレ
ータが同期信号を検出してから最初にアクティブ変化し
た基本クロックを検出し、最適クロックとして出力する
ことで、同期検出からクロックのアクティブ変化までの
最大バラツキを1/2クロックより更に小さくすることが
できる。
数が同じで位相が180゜異なる２種類としたが、この発
明は何らこれに限定されるものでなく、周波数が同じで
位相が互いに、 360/n゜（ｎ＝3,4,5,……） 異なる３種類以上の基本クロックを同時発生し、コリレ
ータが同期信号を検出してから最初にアクティブ変化し
た基本クロックを検出し、最適クロックとして出力する
ことで、同期検出からクロックのアクティブ変化までの
最大バラツキを1/2クロックより更に小さくすることが
できる。
この発明に係るデータ受信装置の最適クロック形成装置
によれば、互いに位相の異なる複数のクロックを同時発
生するクロック発生器と、同期検出指令に基づき受信信
号中の同期信号を１回検出する同期信号検出回路と、前
記複数のクロックの内、同期信号検出回路が同期信号を
検出後、最初にアクティブ変化したクロックを判別する
最適クロック判別回路と、前記複数のクロックの内、最
適クロック判別回路が検出したクロックを選択的にPN符
号発生器へ出力するクロック選択回路と、を含めたこと
により、受信信号中の同期信号に対し事前にクロックが
同期していない場合において、同期指令に基づき受信信
号中の同期信号が検出されてからPN符号発生器に印加さ
れる最適クロックがアクティブ変化するまでの位相ずれ
を小さくでき、PN符号発生器の初期化タイミングを受信
信号の１フレーム中のデータ先頭位置近くとできるの
で、DLLの引き込み範囲の中央付近でDLL処理が開始され
ることになり、確実、かつ、円滑にDLLがロック状態と
なり、受信開始後、速やかに正確なスペクトラム拡散通
信のデータ受信を行える。
によれば、互いに位相の異なる複数のクロックを同時発
生するクロック発生器と、同期検出指令に基づき受信信
号中の同期信号を１回検出する同期信号検出回路と、前
記複数のクロックの内、同期信号検出回路が同期信号を
検出後、最初にアクティブ変化したクロックを判別する
最適クロック判別回路と、前記複数のクロックの内、最
適クロック判別回路が検出したクロックを選択的にPN符
号発生器へ出力するクロック選択回路と、を含めたこと
により、受信信号中の同期信号に対し事前にクロックが
同期していない場合において、同期指令に基づき受信信
号中の同期信号が検出されてからPN符号発生器に印加さ
れる最適クロックがアクティブ変化するまでの位相ずれ
を小さくでき、PN符号発生器の初期化タイミングを受信
信号の１フレーム中のデータ先頭位置近くとできるの
で、DLLの引き込み範囲の中央付近でDLL処理が開始され
ることになり、確実、かつ、円滑にDLLがロック状態と
なり、受信開始後、速やかに正確なスペクトラム拡散通
信のデータ受信を行える。
第１図はこの発明の一実施例に係る最適クロック形成器
を示す回路図、第２図は第１図の最適クロック形成器を
含むSS受信機の受信部のブロック図、第３図は第１図に
示す最適クロック形成器の動作を説明するタイムチャー
ト、第４図は従来のSS受信機の受信部のブロック図であ
る。 12:PN符号発生器、16:VCO、 22:コリレータ、24:カウンタ、 28:最適クロック形成器、 40:基本クロック発生回路、 50:最適クロック判別回路、 60:クロック選択回路。
を示す回路図、第２図は第１図の最適クロック形成器を
含むSS受信機の受信部のブロック図、第３図は第１図に
示す最適クロック形成器の動作を説明するタイムチャー
ト、第４図は従来のSS受信機の受信部のブロック図であ
る。 12:PN符号発生器、16:VCO、 22:コリレータ、24:カウンタ、 28:最適クロック形成器、 40:基本クロック発生回路、 50:最適クロック判別回路、 60:クロック選択回路。
Claims (1)
- 【請求項１】スペクトラム拡散通信による受信信号を逆
拡散するためのPN符号を発生するPN符号発生器用の最適
クロックを形成するデータ受信装置の最適クロック形成
装置において、 互いに位相の異なる複数のクロックを同時発生するクロ
ック発生器と、 同期検出指令に基づき受信信号中の同期信号を１回検出
する同期信号検出回路と、 前記複数のクロックの内、同期信号検出回路が同期信号
を検出後、最初にアクティブ変化したクロックを判別す
る最適クロック判別回路と、 前記複数のクロックの内、最適クロック判別回路が検出
したクロックを選択的にPN符号発生器へ出力するクロッ
ク選択回路と、 を含むことを特徴とするデータ受信装置の最適クロック
形成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274825A JPH0795731B2 (ja) | 1987-10-30 | 1987-10-30 | データ受信装置の最適クロック形成装置 |
| US07/263,365 US4942590A (en) | 1987-10-30 | 1988-10-27 | Optimum clock generator in data communication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274825A JPH0795731B2 (ja) | 1987-10-30 | 1987-10-30 | データ受信装置の最適クロック形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117440A JPH01117440A (ja) | 1989-05-10 |
| JPH0795731B2 true JPH0795731B2 (ja) | 1995-10-11 |
Family
ID=17547097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274825A Expired - Lifetime JPH0795731B2 (ja) | 1987-10-30 | 1987-10-30 | データ受信装置の最適クロック形成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4942590A (ja) |
| JP (1) | JPH0795731B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0369047A1 (de) * | 1988-11-15 | 1990-05-23 | Siemens Aktiengesellschaft | Anordnung zur Umschaltung eines Taktes auf einen Takt gleicher Frequenz aber nacheilender Taktphase |
| US5003553A (en) * | 1989-08-23 | 1991-03-26 | Sperry Marine Inc. | Spread spectrum phase locked loop with phase correction |
| JPH0778774B2 (ja) * | 1991-02-22 | 1995-08-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 短待ち時間データ回復装置及びメッセージデータの同期化方法 |
| KR950009406B1 (ko) * | 1992-11-27 | 1995-08-22 | 삼성전자주식회사 | 코드분할 다중접근(cdma) 직접확산(ds) 방식 수신기의 클럭 복구안정화방법 및 회로 |
| US5335249A (en) * | 1993-07-29 | 1994-08-02 | Seattle Silicon Corporation | Method and apparatus for spread spectrum communications |
| JPH0795677A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | シェルフ間の同期用情報と同期クロックの受渡し方法 |
| US5917850A (en) * | 1994-11-24 | 1999-06-29 | Canon Kabushiki Kaisha | Spread spectrum receiving apparatus |
| US5903596A (en) * | 1996-05-16 | 1999-05-11 | Nakano; Takayuki | Spread spectrum demodulation unit |
| WO1998056137A1 (en) | 1997-06-02 | 1998-12-10 | Nokia Networks Oy | A circuit and method for receiving data |
| US5910742A (en) * | 1997-06-16 | 1999-06-08 | Cypress Semiconductor Corp. | Circuit and method for data recovery |
| US6704380B1 (en) * | 1999-10-08 | 2004-03-09 | Interdigital Technology Corporation | Synchronizing PCM and pseudorandom clocks |
| US6944211B2 (en) * | 2002-02-26 | 2005-09-13 | L-3 Communications Corporation | Method and system for deriving dynamic data clocks from PN codes |
| RU2446560C1 (ru) * | 2011-01-11 | 2012-03-27 | Федеральное государственное автономное образовательное учреждение высшего профессионального образования Сибирский федеральный университет (СФУ) | Устройство ускоренной синхронизации приемника шумоподобных сигналов с минимальной частотной манипуляцией |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5588452A (en) * | 1978-12-26 | 1980-07-04 | Nec Corp | Digital signal switching circuit for diversity receiver for digital radio communication |
| NL183214C (nl) * | 1980-01-31 | 1988-08-16 | Philips Nv | Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal. |
| JPS5761354A (en) * | 1980-09-30 | 1982-04-13 | Anritsu Corp | Clock regeneration system in spectrum diffusing communication |
| DE3333714A1 (de) * | 1983-09-17 | 1985-04-04 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schaltungsanordnung zur rahmen- und phasensynchronisation eines empfangsseitigen abtasttaktes |
| JPS61127243A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | ビツト位相同期回路 |
| US4672637A (en) * | 1985-07-31 | 1987-06-09 | Halpern Peter H | Adaptive bit synchronizer |
| JPS62202624A (ja) * | 1985-10-18 | 1987-09-07 | Hitachi Ltd | 高速デ−タ受信回路方式 |
| JPS62217746A (ja) * | 1986-03-19 | 1987-09-25 | Iwatsu Electric Co Ltd | スタ−トビツト検出回路 |
| FR2604043B1 (fr) * | 1986-09-17 | 1993-04-09 | Cit Alcatel | Dispositif de recalage d'un ou plusieurs trains de donnees binaires de debits identiques ou sous-multiples sur un signal de reference d'horloge synchrone |
| JPS63133728A (ja) * | 1986-11-25 | 1988-06-06 | Mitsubishi Electric Corp | 同期クロツク発生方式 |
| JPH0666705B2 (ja) * | 1987-01-12 | 1994-08-24 | 日本電気株式会社 | 間欠受信回路 |
-
1987
- 1987-10-30 JP JP62274825A patent/JPH0795731B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-27 US US07/263,365 patent/US4942590A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 中川正雄監修「スペクトラム拡散通信技術の基礎と応用」，株式会社トリケップス発行，昭和６２年３月１３日発行，第７８〜第７９頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01117440A (ja) | 1989-05-10 |
| US4942590A (en) | 1990-07-17 |
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