JPH0797130B2

JPH0797130B2 - デジタル・パターン発生器

Info

Publication number: JPH0797130B2
Application number: JP5085611A
Authority: JP
Inventors: 哲郎岩佐; 芳邦堀下
Original assignee: ソニー・テクトロニクス株式会社
Priority date: 1993-03-19
Filing date: 1993-03-19
Publication date: 1995-10-18
Anticipated expiration: 2010-10-18
Also published as: JPH06273489A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子回路のタイミング
解析等の検査に用いられるデジタル・パターン波形、即
ち、タイミング波形を発生させるためのデジタル・パタ
ーン発生器に関する。

【０００２】

【従来の技術】デジタル・パターン発生器は、主にＩＣ
や電子回路等の動作解析、タイミング解析等に用いられ
る。図１１は、デジタル・パターン発生器のブロック図
を示しており、マイクロプロセッサ（ＣＰＵ）等を用い
る制御回路１０と、デジタル・データ・パターン（又は
単にデータ・パターンという）を蓄積するメモリ回路
（データ・パターンＲＡＭ）２０と、メモリ回路２０か
らの信号をもとに出力のタイミングを変化させるタイミ
ング調整回路４０とから構成される。また、メモリ回路
２０とタイミング調整回路４０との間に並直列変換回路
３０を設け、低速の並列データを高速の直列データに変
換するようにしても良い。タイミング調整回路４０は、
大まかなタイミング波形を生成するタイミング波形発生
回路６０と、その出力を微調整する遅延／パルス幅可変
回路５０、およびクロック発生回路４２からなる。以
降、このタイミング波形発生回路６０について主に説明
する。

【０００３】図１２は、タイミング解析に用いられるデ
ジタル・パターン発生器の代表的な出力波形として、Ｄ
ＮＲＺ（ディレイド・ノット・リターン・トゥ・ゼロ）
波形、ＲＺ（リターン・トゥ・ゼロ）波形、Ｒ１（リタ
ーン・トゥ・ワン）波形を示している。これらの波形
は、通常、データ・クロックに同期してデータ・パター
ンＲＡＭ２０から出力される１又は０のデジタル・デー
タ・パターンに、遅延等の処理を加えて得られる。

【０００４】例えば、ＤＮＲＺ波形は、データ・クロッ
クに同期してＲＡＭ２０が出力するデジタル・パターン
をそのまま（波形を変えずに）時間的に遅延させた波形
である。ＲＺ波形は、ＲＡＭ２０の出力するデジタル・
パターンが１であれば、０に始まって設定時間後に１に
なり、続いて設定時間後に０に戻る一方で、デジタル・
パターンが０であれば、０に維持される波形である。Ｒ
１波形は、ＲＺと逆にデジタル・パターンが０であれば
波形が１に始まり、ある設定時間後に０になり、続いて
設定時間後に１に戻る一方で、デジタル・パターンが１
であれば１が維持される波形である。

【０００５】ＲＺ波形及びＲ１波形を生成する従来の回
路としては、大きく分けると次の２種類がある。即ち、
「データ・パターン制御型回路」及び「タイミング・ク
ロック制御型回路」の２つである。これらを図１３及び
図１４に示す。なお、これらの図は、簡単のためＲＺ波
形の場合だけを示している。いずれの方法にしても、通
常、微小なタイミング調整、つまり、数１０ナノ秒程度
までの遅延、立ち上がりエッジ、立ち下がりエッジ、パ
ルス幅等の調整は、専用の遅延／パルス幅可変回路５０
（例えば、ブルックツリー（Brooktree）社製Ｂｔ６２
２型ＩＣなど）を用いて実現できる。よって、ここで
は、数ナノ秒の微小な範囲についての波形生成について
は問題にはしない。また、ここでの方法の違いも、遅延
／パルス幅可変回路５０による微小な調整についてでは
なく、パターン発生器の大きなタイミング波形発生のた
めの回路について検討する。

【０００６】図１３は、データ・パターン制御型回路１
００の一従来例のブロック図である。これは、チャンネ
ル毎にカウンタ手段１１０を有しており、各カウンタ手
段１１０は、カウンタ制御回路１１２、２つのカウンタ
１１４及び１１６、並びにＲＳフリップフロップ（Ｆ
Ｆ）１１８で構成される。これらカウンタ１１４及び１
１６には、夫々計数値が設定され、データ・クロックを
計数する。このとき、カウンタ１１４の出力をＲＳフリ
ップフロップ１１８のＳ（セット）入力端に入力し、カ
ウンタ１１６の出力をＲ（リセット）入力端に入力して
いる。よって、データ・パターンが１になった時点か
ら、カウンタ１１４が設定値だけデータ・クロックを計
数し終えたところで、ＲＳフリップフロップ１１８がセ
ットされてその出力が１となる。これに続いて、カウン
タ１１６が設定値を計数し終えたところでＲＳフリップ
フロップ１１８がリセットされて出力が０に戻り、ＲＺ
波形が生成される。

【０００７】図１４は、タイミング・クロック制御型回
路２００の一従来例のブロック図である。回路２００の
各チャンネルは、タイミング選定回路２１０を有してお
り、各タイミング選定回路２１０は、データ制御回路２
１２、２つのマルチプレクサ（ＭＵＸ）２１４及び２１
６、並びにＤフリップフロップ２１８で構成される。こ
のＤフリップフロップ２１８は、Ｄ入力端に１が入力さ
れているときにクロック入力端に１が入力されるとその
出力が１となる。また、Ｒ（リセット）入力端に１が入
力されるとすぐにその出力がリセットされて０に戻る。
この実施例では、Ｄ入力端にはデータ・パターンを入力
し、ＣＬＫ（クロック）入力端には、ＭＵＸ２１４の出
力信号を入力し、Ｒ（リセット）入力端には、ＭＵＸ２
１６の出力信号を入力している。

【０００８】図１５は、図１４に示したクロック発生手
段２３０のブロック図を示している。このクロック発生
手段２３０は、基準クロックをもとにカウンタなどを用
いて周波数の異なる複数のクロックを発生しており、立
ち上がりエッジ用のＣＬＫＨクロックをＭＵＸ２１４
に、立ち下がりエッジ用のＣＬＫＬクロックをＭＵＸ２
１６に供給する。各ＭＵＸは、複数のクロックの中から
適切な周波数のクロックを選択する。そして、ＲＡＭか
らのデータ・パターンが１になった後、クロック入力端
にＭＵＸ２１４からの出力を受けるとＤフリップフロッ
プ２１８の出力が１になる。ついでＭＵＸ２１６の出力
によってＤフリップフロップ２１８がリセットされて出
力が０に戻り、ＲＺ波形が生成される。なお、回路２０
０の場合には、全チャンネルの出力波形が独立とはなら
ず、クロック発生手段２３０が発生するクロックの種類
数で制限される。

【０００９】これら２つの形式は、いずれもクロックを
カウンタで計数することによって、波形の立ち上がり及
び立ち下がりのタイミングを変化させている。このと
き、タイミングを任意に変化させれば、各チャンネルの
出力波形を任意に変化させて出力することができる。ま
た、Ｒ１波形が必要ならば、データ・パターンを反転さ
せて各回路に入力し、その出力をさらに反転させればよ
い。

【００１０】

【発明が解決しようとする課題】データ・パターン制御
型回路では、各チャンネルが波形の立ち上がり、立ち上
がりに必要なカウンタを持っているので、１チャンネル
ごとに独立した波形が生成できる。さらにクロックの発
生手段は、タイミング・クロックを制御する場合と比較
して簡単になる。しかし、チャンネル毎に高速カウンタ
が数個以上必要なため、高価で消費電力が多くなり、さ
らにチャンネル数を増やすと回路規模が非常に大きくな
る。

【００１１】タイミング・クロック制御型回路では、基
本クロック発生器側にカウンタ等を持ち波形の立ち上が
り、立ちさがりに必要な必要な種類のタイミング・クロ
ックを発生させて、それをチャンネル毎に立ち上がり、
立ち下がり毎に選択するので、各チャンネルではクロッ
ク選択回路（ＭＵＸ）とレジスタのみでよい。よって、
データ・パターンを制御する場合に比較して、選択でき
るクロックの個数を限定すれば、１チャンネルあたりの
回路規模が少なくて済み、多チャンネルになった場合に
安価で低消費電力のものとなる。しかし、利用できる波
形の種類は、クロック発生手段で発生できるタイミング
・クロックの種類数に制限され、各チャンネルの出力を
完全に独立な波形にできない。

【００１２】そこで本発明の目的は、多チャンネルにし
ても回路規模が比較的小さくて済むデジタル・パターン
発生器を提供することである。本発明の他の目的は、各
チャンネルから独立なデジタル・パターン波形を出力で
きるデジタル・パターン発生器を提供することである。
本発明のさらに他の目的は、設定に応じて任意な波形を
有するデジタル・パターン波形を出力できるデジタル・
パターン発生器を提供することである。

【００１３】

【課題を解決するための手段】本発明のデジタル・パタ
ーン発生器は、以下のように構成される。即ち、データ
・クロック発生手段４４は、データ・クロックを発生す
る。タイミング・クロック発生手段４６は、データ・ク
ロックに比較して高速なタイミング・クロックを発生す
る。このとき、タイミング・クロックを分周してデータ
・クロックを生成してもよい。データ・パターン発生手
段２０には、ＲＡＭを使用しても良く、データ・クロッ
クに同期して動作し、デジタル・データ・パターンを出
力する。ＲＡＭの使用が適当なタイミング波形メモリ手
段６４は、タイミング・クロックに同期して動作し、予
め記憶したタイミング波形を出力する。アドレス手段７
０は、タイミング波形を出力させるために、タイミング
波形メモリ手段にアドレスを供給する。論理積生成手段
８０は、デジタル・データ・パターン及びタイミング波
形の論理積を生成して出力する。さらには、順序回路を
設け、論理積生成手段８０の出力及びタイミング波形で
定まる所定パルス幅の出力を生成するようにしてもよ
い。これによれば、タイミング波形の２周期に跨る出力
も生成できる。

【００１４】

【実施例】図１は、本発明の一実施例を示すブロック図
である。これは、データ・クロックに従ってメモリ回路
（データ・パターンＲＡＭ）２０から出力されるデータ
・パターンをもとに、上記データ・クロックより早いタ
イミング・クロックでタイミングＲＡＭ６４を動作さ
せ、データ・クロック毎に波形を発生させるものであ
る。レジスタ９０は、グリッチを防止し、タイミング波
形をタイミング・クロックに同期させるための同期レジ
スタである。本発明によれば、通常のＲＺ波形等だけで
はなく、タイミングＲＡＭ６４に書かれた任意のタイミ
ング波形を出力することができる。この新しいタイミン
グ波形を以降、リターン・トゥ・プログラム（ＲＰ）波
形と呼ぶことにする。図２は、本発明のデジタル・パタ
ーン発生器で発生可能な種々のタイミング波形のタイミ
ング・チャートである。

【００１５】タイミング・クロックは、データ・クロッ
クの整数倍にする方が制御は容易であるが、必ずしも整
数倍でなくて良い。ただし、タイミング・パターンＲＡ
Ｍ７４用のアドレス発生器は、データ・クロック毎にタ
イミング・クロックに同期するよう初期設定する必要が
ある。したがって、データ・クロック発生器４４は、タ
イミング・クロック発生器４６からのタイミング・クロ
ックを分周してデータ・クロックを作成すると回路が簡
略化できる。

【００１６】タイミングＲＡＭ６４によるタイミング・
パターン波形の出力に関して、ＲＺ波形を出力する場合
を例に説明する。図３に示すように、仮にデータ・パタ
ーンＲＡＭ２０が動作可能な最大クロック周波数により
出力したデータ・パターンの、２倍の周波数のタイミン
グ波形をタイミングＲＡＭ６４が発生できるものとす
る。すると、データ・クロック周波数がこの最高周波数
のときには、データ・パターン中の１である期間が最短
であるため、タイミングＲＡＭ６４からは、００、０
１、１０又は１１のいずれかのタイミング・パターンし
か発生できない。しかし、データ・クロック周波数が低
くなるにつれて、データ・パターン中の１の期間が長く
なるので、タイミングＲＡＭ６４に予め書き込んでおい
たタイミング・パターンをデータ・パターンの１の期間
中に出力すれば、種々のＲＺ波形を出力できる。例え
ば、周波数を下げたときに００００、０００１、・・
・、１１１０、１１１１といったタイミング・パターン
波形をタイミングＲＡＭ６４から読み出し、データ・パ
ターンが１の期間中に出力されるようにすれば良い。こ
のようにデータ・クロックの周波数を下げて行けば、タ
イミングＲＡＭ６４の容量が許す範囲で種々のタイミン
グ波形を出力できる。例えば、ＲＰ波形などが出力でき
るようになる。

【００１７】タイミングＲＡＭ６４からＲＺ波形を生成
するためには、少なくても”０１０”の波形が必要であ
るが、周波数が高い場合は、上述のように０１、１０等
の波形しかできない場合が生じる。しかし、この場合
は、波形のパルス幅が非常に短かいので、この後の回路
にある遅延／パルス幅可変回路５０で調整すればよい。
例えば、１０のパターンを遅延／パルス幅可変回路５０
に入力すれば、まず、ある時間遅延させ、さらに、パル
ス幅を変更することで、０１０などの波形にすることが
できる。このように遅延／パルス幅可変回路５０には、
数ピコ秒から数１０ナノ秒程度、パルスを微小に遅延さ
せる機能だけでなく、パルス幅を変更する機能を持たせ
ても良い。もちろん、このような遅延／パルス幅可変回
路を用いず、遅延回路とパルス幅可変回路を独立に設け
ても良い。ＲＺ波形について説明したが、もちろん、Ｒ
１波形も同様に生成できる。例えば、データ・パターン
を反転させて回路に入力し、その出力をさらに反転させ
ればよい。

【００１８】図４は、本発明による４チャンネル出力を
有する一実施例を示している。この例では、４チャンネ
ルのデータ・パターンがタイミングＲＡＭ６４の上位４
ビットのＡ１１〜Ａ８アドレスに供給され、Ｄ３〜Ｄ０
から４チャンネルのタイミング波形が出力される。タイ
ミングＲＡＭ６４は、Ｄ３〜Ｄ０に対応して４つのメモ
リ・セルを有している。ただし、これら４つのメモリ・
セルのアドレスは、Ａ１１〜Ａ０であり、共通してい
る。

【００１９】図５及び図６は、Ｄ３及びＤ０に対応する
メモリ・セルの例を夫々示している。図からもわかるよ
うに、各メモリ・セルにつき、上位４ビットであるＡ１
１〜Ａ８アドレスを指定すれば、１６通りの選択が可能
である。ただし、図５からわかるように、Ｄ３用メモリ
・セルについては、Ａ１１が”０”であればＸを、”
１”であればＹを選択するように設定される。また、図
６からわかるように、Ｄ０用メモリ・セルについては、
Ａ８が”０”であればＸを、”１”であればＹを選択す
るように設定される。つまり、Ａ１１に入力によって、
Ｄ３の出力がＸ又はＹに一意に決まる。同様に、Ｄ２〜
Ｄ０についても、夫々Ａ１０〜Ａ８の入力によって一意
に決まる。このようにして決まるＸ又はＹに対して、下
位８ビットのＡ７〜Ａ０アドレスに、タイミング・クロ
ックで変化するアドレス発生器の出力を供給することに
より、メモリ・セルは”０”又は”１”のパターンを出
力し、ＲＺ波形、Ｒ１波形等、Ｘ又はＹにつき夫々２５
６通りの波形を選択的に出力する。結果的には、下位８
ビットで定まる２５６通りのパターンを上位４ビットで
選択するという演算をしていることになる。つまり、メ
モリを演算手段として用いている。ただし、この例で
は、各メモリ・セルに同じＸ又はＹにつき夫々２５６個
のパターンを夫々８通り用意する必要があるので、メモ
リの使用に無駄がある。

【００２０】図７は、本発明による４チャンネル出力を
有する他の実施例を示している。タイミングＲＡＭ６４
には、やはり、４チャンネルに対応して４つのメモリ・
セルを有している。しかし、各メモリ・セルには、１種
類のタイミング・パターンを書き込んであり、データ・
パターンに関係なく、アドレス発生器からの出力にした
がってタイミングＲＡＭ６４から１種類のタイミング・
パターン（タイミング波形）が出力される。図７の演算
手段８０のアンド・ゲートのシンボルで示すように、Ｒ
Ｚ波形を出力するのか、又はＲ１波形を出力するのかに
応じてデータ・パターンの１又は０とタイミングＲＡＭ
６４からの出力（タイミング波形）とで論理積（アン
ド）を取ることによって、ＲＺ波形又はＲ１波形を生成
して出力できる。これによれば、タイミング・パターン
を記憶しておくのに必要なタイミングＲＡＭ６４の容量
は、各チャンネルごと１パターンであるから、図４の場
合よりも少なくて良い。さらには、図４及び図７の２つ
を合わせた形式を用いても良い。つまり、データ・パタ
ーンをタイミングＲＡＭ６４にアドレスとして入力して
出力を得た後、さらにその出力とデータ・パターンを演
算しても良い。

【００２１】図８は、本発明のさらに他の実施例のブロ
ック図である。図４及び図７に示した回路では、ＲＺ、
Ｒ１及びＲＰ波形は発生可能であったが、ＤＮＲＺ波形
に関しては、そのままではうまく発生できない。つま
り、タイミングＲＡＭ６４からの１周期内の波形出力を
もとにしているため、ＤＮＲＺ波形のように、タイミン
グＲＡＭ６４の１周期を越えて、２周期に跨っている波
形に関してはそのままでは発生できなかった。しかし、
図８によれば、ＲＺ波形を生成する回路にわずかな付加
回路を加えるだけでＤＮＲＺ波形も発生させることがで
きる。

【００２２】ＤＮＲＺ波形の出力について説明する。ま
ず、ＤＮＲＺ波形の立ち上がりの遷移を起こす時点に対
応するタイミングＲＡＭ６４のアドレスに、タイミング
・クロックの１クロック分のパターンを書いておく。そ
の他のアドレスの内容は０とする。初期設定では、タイ
ミング・レジスタ９０の出力は０となっている。この状
態から動作を開始するとする。データ・パターンが１
で、タイミングＲＡＭ６４の出力もアドレスが変化して
１になれば、タイミング・レジスタ９０の出力が１とな
る。レジスタ９０は、タイミングＲＡＭ６４の出力が変
化してもその出力を１に保持する。タイミング・レジス
タ９０の出力が０に変化するためには、データ・パター
ンが０になり、タイミングＲＡＭ６４の出力も０に変化
し、続いてタイミング・クロック来た時点である。そこ
で、出力を０にするために、このタイミング・レジスタ
９０とその値をフィードバックして順序回路を構成す
る。これは、数個のゲートで構成できる。このように、
タイミング・レジスタ９０を用いることで、ＤＮＲＺ波
形が得られる。

【００２３】図８のアンド（ＡＮＤ）ゲート８２は、図
７に示した演算回路８０に対応し、タイミングＲＡＭ６
４の利用についても図７で説明したものと同様である。
図４に関して説明したようにタイミングＲＡＭ６４を用
いれば、アンド（ＡＮＤ）ゲート８２を使用しなくても
良い。また、ノア（ＮＯＲ）ゲート８４が受けるモード
信号によって、ＲＺ波形とＤＮＲＺ波形を選択できる。
この例では、モード信号が０であれば、ＤＮＲＺ波形と
なり、モード信号が１であればＲＺ波形となる。なお、
上述のようにＲＺ波形が生成できれば、Ｒ１波形は容易
に生成することができる。

【００２４】図９及び図１０は、図８においてモード信
号に応じた回路の各点における信号の時間関係を表すタ
イミング・チャートである。図９に示すように、モード
信号が０である場合には、データ・パターンの幅を変え
ずに、遅延量のみ変えたＤＮＲＺ波形が生成できる。一
方、図１０に示すように、モード信号が１で、データ・
パターンも１のとき、タイミングＲＡＭ６４の出力の幅
と遅延量を制御したタイミング波形（ＲＺ波形、Ｒ１波
形等）を生成できる。実際には、タイミングＲＡＭ６４
へのクロックは、タイミング・レジスタ９０へのクロッ
クよりも少し早いものを使用して、タイミングＲＡＭ６
４の出力を用いるゲート回路出力が、うまくタイミング
・レジスタ９０に取り込めるようにする。また、データ
・パターンについても同様に、それがうまくタイミング
・レジスタ９０に取り込めるように、その遅延時間を調
整する必要がある。なお、図４で説明した回路に適用す
るには、演算回路を付け加えれば良い。

【００２５】上述のように、本発明をデータ・パターン
制御型回路１００と比較すると、チャンネル毎に数個の
高速なＥＣＬカウンタを持つ必要がなく、数チャンネル
に１個の小容量の高速ＲＡＭを持てばよいため、消費電
力が少なくて済む。例えば４ｋビットで４出力のＥＣＬ
（エミッタ・カップルド・ロジック）ＲＡＭを用いれ
ば、１個のＥＣＬ・ＲＡＭで４チャンネル分の出力でき
る。また、従来のデータ・パターン制御型回路を多チャ
ンネル化した場合には、回路規模が非常に大きく、実用
上は、ＥＣＬのゲートアレイにして使用するため、非常
に高価なものになる。これに比較して、本発明によれ
ば、比較的安価な通常のＥＣＬ・ＲＡＭで同様のパター
ンタイミング発生が可能である。

【００２６】また、従来のタイミング・クロック制御型
回路２００と比較すると、本発明は、各チャンネル独立
にタイミング波形を生成でき、消費電力についても、Ｅ
ＣＬのマルチプレクサを２個で構成していたタイミング
選定回路２１０と比較して消費電力を半分にするができ
る。さらに、使用部品を大幅に少なくできる。

【００２７】さらに、本発明の大きな特徴は、従来と異
なり、タイミング波形の立ち上がりと立ち下がりのエッ
ジを生成するのではなく、タイミングＲＡＭ６４のパタ
ーン内容を利用するため、一定の制限の下にＲＺ、Ｒ１
及びＤＮＲＺ波形だけでなく、タイミングＲＡＭに書け
る内容であれば、例えば、０１００１１等の任意のタイ
ミング波形とも言えるＲＰ（リターン・トゥ・プログラ
ム）波形を発生できることである。このように本発明
は、一般に必要となるデジタル・パターンのほとんどす
べてのタイミング波形を作成可能である。

【００２８】

【発明の効果】本発明のデジタル・パターン発生器によ
れば、多チャンネルであっても、各チャンネルごとにカ
ウンタを複数使用する必要がないので、比較的回路規模
が小さくて良い。その一方で、夫々のチャンネルから独
立なデジタル・パターン波形を出力できる。また、タイ
ミング波形メモリ手段に種々のタイミング波形を記憶さ
せておけば、タイミング解析に必要な多くの波形を出力
することができる。このとき、論理積生成手段がデータ
・パターン及びタイミング波形の論理積を生成して出力
するので、高速動作を必要とするタイミング波形メモリ
手段の容量は比較的少なくて済み、安価である。

【図面の簡単な説明】

【図１】本発明のデジタル・パターン発生器の一実施例
を示すブロック図である。

【図２】本発明のデジタル・パターン発生器で発生可能
なタイミング波形を示すタイミング・チャートである。

【図３】データ・クロックが最高周波数のときのタイミ
ング・チャートである。

【図４】本発明のデジタル・パターン発生器のタイミン
グ調整回路の一実施例のブロック図である。

【図５】タイミングＲＡＭのＤ３出力用メモリ・セルの
設定を示す図である。

【図６】タイミングＲＡＭのＤ０出力用メモリ・セルの
設定を示す図である。

【図７】本発明のデジタル・パターン発生器のタイミン
グ調整回路の他の実施例のブロック図である。

【図８】本発明のデジタル・パターン発生器のタイミン
グ調整回路のさらに他の実施例のブロック図である。

【図９】図８に示す回路において、モード信号を０とし
た場合のタイミング・チャートを示す図である。

【図１０】図８に示す回路において、モード信号を１と
した場合のタイミング・チャートを示す図である。

【図１１】デジタル・パターン発生器の一従来例を示す
ブロック図である。

【図１２】タイミング解析に用いられるデジタル・パタ
ーン発生器の代表的な出力波形を示す図である。

【図１３】デジタル・パターン発生器のデータ・パター
ン制御型回路１００の一従来例のブロック図である。

【図１４】デジタル・パターン発生器のタイミング・ク
ロック制御型回路２００の一従来例のブロック図であ
る。

【図１５】図１４に示すクロック発生手段２３０のブロ
ック図である。

【符号の説明】

１０制御回路２０データ・パターンＲＡＭ４０タイミング調整回路４４データ・クロック発生手段４６タイミング・クロック発生手段５０遅延／パルス幅可変回路６０タイミング波形発生回路６２ＲＡＭ制御回路６４タイミングＲＡＭ８２論理積生成手段８４、８６、９０順序回路

Claims

【特許請求の範囲】

【請求項１】データ・クロックを発生するデータ・ク
ロック発生手段と、上記データ・クロツクに比較して高速なタイミング・ク
ロックを発生するタイミング・クロック発生手段と、上記データ・クロックに同期して動作し、デジタル・デ
ータ・パターンを出力するデータ・パターン発生手段
と、上記タイミング・クロックに同期して動作し、予め記憶
したタイミング波形を出力するタイミング波形メモリ手
段と、上記タイミング波形メモリ手段にアドレスを供給するア
ドレス手段と、上記デジタル・データ・パターン及び上記タイミング波
形の論理積を生成して出力する論理積生成手段とを具え
るデジタル・パターン発生器。
【請求項２】上記論理積生成手段の出力及び上記タイ
ミング波形で定まる所定パルス幅の出力を生成する順序
回路を更に具える請求項１記載のデジタル・パターン発
生器。