JPH0797590B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH0797590B2 JPH0797590B2 JP1302660A JP30266089A JPH0797590B2 JP H0797590 B2 JPH0797590 B2 JP H0797590B2 JP 1302660 A JP1302660 A JP 1302660A JP 30266089 A JP30266089 A JP 30266089A JP H0797590 B2 JPH0797590 B2 JP H0797590B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、バイポーラトランジスタの製造方法に関し、
特に高速動作を要求される半導体装置に適用した好適な
バイポーラトランジスタの製造方法に関する。
特に高速動作を要求される半導体装置に適用した好適な
バイポーラトランジスタの製造方法に関する。
（従来の技術） 近年においては、コンピュータの高性能化に益々拍車が
かかり、コンピュータに用いられる半導体装置の性能向
上に対する要求も非常に強くなりつつある。特に、CMOS
の速度の限界を補うために、CMOSにバイポーラトランジ
スタを組み込んだBiCMOSも非常に多く用いられるように
なってきている。このBiCMOSデバイスの高速動作の確保
には、これに用いられるバイポーラトランジスタ自体の
性能が大きく影響している。このBiCMOSデバイスの性能
の向上のためには、バイポーラトランジスタ単体の高速
化が非常に重要になってきている。
かかり、コンピュータに用いられる半導体装置の性能向
上に対する要求も非常に強くなりつつある。特に、CMOS
の速度の限界を補うために、CMOSにバイポーラトランジ
スタを組み込んだBiCMOSも非常に多く用いられるように
なってきている。このBiCMOSデバイスの高速動作の確保
には、これに用いられるバイポーラトランジスタ自体の
性能が大きく影響している。このBiCMOSデバイスの性能
の向上のためには、バイポーラトランジスタ単体の高速
化が非常に重要になってきている。
第３図（Ａ）〜（Ｃ）はかかる従来のバイポーラトラン
ジスタの製造方法を説明するための工程図であり、特に
NPN型バイポーラトランジスタの製造方法を示す。
ジスタの製造方法を説明するための工程図であり、特に
NPN型バイポーラトランジスタの製造方法を示す。
先ず、同図（Ａ）に示すように、シリコン基体１にコレ
クタ電極引き出しのためにN+埋め込み層２と素子分離の
ためのP+埋め込み層３を形成する。次に、シリコンエピ
タキシャル層４を成長させる。このシリコンエピタキシ
ャル層４にＮ−ウェル５、Ｐ−ウェル６を形成する。続
いて、通常の選択酸化法によりフィールド酸化膜７を形
成して素子分離を行なう。然る後に、コレクタ電極引き
出しのための深いN+拡散層８、N++拡散層９およびベー
ス電極取り出しのためのP++拡散層10をイオン注入によ
り形成する。
クタ電極引き出しのためにN+埋め込み層２と素子分離の
ためのP+埋め込み層３を形成する。次に、シリコンエピ
タキシャル層４を成長させる。このシリコンエピタキシ
ャル層４にＮ−ウェル５、Ｐ−ウェル６を形成する。続
いて、通常の選択酸化法によりフィールド酸化膜７を形
成して素子分離を行なう。然る後に、コレクタ電極引き
出しのための深いN+拡散層８、N++拡散層９およびベー
ス電極取り出しのためのP++拡散層10をイオン注入によ
り形成する。
次に、同図（Ｂ）に示すように、レジストパターン11を
形成し、これをマスクとしてベース形成のためにボロン
Ｂのイオン注入12を行ない、ベース−エミッタSDG（ソ
ース・ドレイン・ゲート）の領域にベースP-不純物23を
導入する。
形成し、これをマスクとしてベース形成のためにボロン
Ｂのイオン注入12を行ない、ベース−エミッタSDG（ソ
ース・ドレイン・ゲート）の領域にベースP-不純物23を
導入する。
続いて、同図（Ｃ）に示すように、例えば、CVD法によ
りSiO2膜18Aを形成し、エミッタ形成予定領域を開孔17A
する。その後で、LPCVD法（Low Pressure CVD法）に
よりエミッタ形成のためのポリシリコン16を形成する。
次に、ポリシリコン16にイオン注入法によりＮタイプの
不純物、例えば砒素Asを導入し、さらにベースエミッタ
SDG領域に拡散させて、エミッタ17を形成する。この
時、同時にベースP-不純物も拡散しベース（P-）15bが
形成される。その後で、CVD法により、例えばSiO2によ
る層間絶縁膜18を形成し、更にエミッタアルミ電極19、
ベースアルミ電極20、コレクタアルミ電極21を形成し、
引き続いて例えばPSGなどにより絶縁保護膜22を形成す
る。
りSiO2膜18Aを形成し、エミッタ形成予定領域を開孔17A
する。その後で、LPCVD法（Low Pressure CVD法）に
よりエミッタ形成のためのポリシリコン16を形成する。
次に、ポリシリコン16にイオン注入法によりＮタイプの
不純物、例えば砒素Asを導入し、さらにベースエミッタ
SDG領域に拡散させて、エミッタ17を形成する。この
時、同時にベースP-不純物も拡散しベース（P-）15bが
形成される。その後で、CVD法により、例えばSiO2によ
る層間絶縁膜18を形成し、更にエミッタアルミ電極19、
ベースアルミ電極20、コレクタアルミ電極21を形成し、
引き続いて例えばPSGなどにより絶縁保護膜22を形成す
る。
（発明が解決しようとする課題） 上述の従来のバイポーラトランジスタの製造方法におい
ては、その高速化を実現する上で、以下に述べるような
問題があった。つまり、上に述べたような方法でバイポ
ーラトランジスタを製造した場合、ベース幅WBが厚くな
って、高速化が妨げられる。このような構造となるの
は、ベース（P-）15bを形成するボロンＢのシリコン中
での拡散係数が、エミッタとなる砒素Asのそれに比べ
て、数倍大きいためである。周知の如く、バイポーラト
ランジスタの高速性はカットオフ周波数FTで表わされ
る。このカットオフ周波数FTは、ベース幅WBの２乗に反
比例する。このため、バイポーラトランジスタの高速化
のためには、ベース幅WBを薄くすることが極めて有効で
ある。しかしながら、上記の従来の製造方法では、ベー
ス幅WBが大きくなってしまうという問題があった。
ては、その高速化を実現する上で、以下に述べるような
問題があった。つまり、上に述べたような方法でバイポ
ーラトランジスタを製造した場合、ベース幅WBが厚くな
って、高速化が妨げられる。このような構造となるの
は、ベース（P-）15bを形成するボロンＢのシリコン中
での拡散係数が、エミッタとなる砒素Asのそれに比べ
て、数倍大きいためである。周知の如く、バイポーラト
ランジスタの高速性はカットオフ周波数FTで表わされ
る。このカットオフ周波数FTは、ベース幅WBの２乗に反
比例する。このため、バイポーラトランジスタの高速化
のためには、ベース幅WBを薄くすることが極めて有効で
ある。しかしながら、上記の従来の製造方法では、ベー
ス幅WBが大きくなってしまうという問題があった。
本発明は、上記従来技術の課題を解決しようとするもの
で、その目的は、バイポーラトランジスタのベース幅WB
を小さくできるバイポーラトランジスタの製造方法を提
供することにある。
で、その目的は、バイポーラトランジスタのベース幅WB
を小さくできるバイポーラトランジスタの製造方法を提
供することにある。
（課題を解決するための手段） 本発明の第１の製造方法は、第１の第１導電型不純物層
の表面に第２導電型不純物層を形成し、その第２導電型
不純物層の表面にさらに第２の第１導電型不純物層を形
成するバイポーラトランジスタの製造方法において、 以下の（１），（２）の工程を順不同に備え、これらの
工程の後に（３）の工程を備えることを特徴とするバイ
ポーラトランジスタの製造方法。
の表面に第２導電型不純物層を形成し、その第２導電型
不純物層の表面にさらに第２の第１導電型不純物層を形
成するバイポーラトランジスタの製造方法において、 以下の（１），（２）の工程を順不同に備え、これらの
工程の後に（３）の工程を備えることを特徴とするバイ
ポーラトランジスタの製造方法。
（１）前記第１の第１導電型不純物層の表面のベース−
エミッタ形成予定領域に、前記第２導電型不純物層を形
成するための第２導電型の第１不純物イオンをイオン注
入する工程。
エミッタ形成予定領域に、前記第２導電型不純物層を形
成するための第２導電型の第１不純物イオンをイオン注
入する工程。
（２）前記第１の第１導電型不純物層の表面のベース−
エミッタ形成予定領域に、前記第１の第１導電型不純物
層中における前記第１不純物イオンの拡散を抑制する第
２不純物イオンであって、前記第１の第１導電型不純物
層中に真性半導体不純物を導入する第２不純物イオン
を、イオン注入する工程。
エミッタ形成予定領域に、前記第１の第１導電型不純物
層中における前記第１不純物イオンの拡散を抑制する第
２不純物イオンであって、前記第１の第１導電型不純物
層中に真性半導体不純物を導入する第２不純物イオン
を、イオン注入する工程。
（３）前記第１不純物イオン及び第２不純物イオンを拡
散させる工程。
散させる工程。
本発明の第２の製造方法は、前記第１の製造方法におい
て、前記第２不純物イオンの原子半径は前記第１不純物
イオンのそれよりも大きく、前記第２不純物イオンの前
記第１の第１導電型不純物層中における拡散速度は前記
第１不純物イオンのそれよりも小さいものとして構成さ
れる。
て、前記第２不純物イオンの原子半径は前記第１不純物
イオンのそれよりも大きく、前記第２不純物イオンの前
記第１の第１導電型不純物層中における拡散速度は前記
第１不純物イオンのそれよりも小さいものとして構成さ
れる。
本発明の第３の製造方法は、第１の第１導電型不純物層
の表面に第２導電型不純物層を形成し、その第２導電型
不純物層の表面にさらに第２の第１導電型不純物層を形
成するバイポーラトランジスタの製造方法において、 以下の（１）〜（３）の工程を順不同に備え、これらの
工程の後に（４）の工程を備えることを特徴とするバイ
ポーラトランジスタの製造方法。
の表面に第２導電型不純物層を形成し、その第２導電型
不純物層の表面にさらに第２の第１導電型不純物層を形
成するバイポーラトランジスタの製造方法において、 以下の（１）〜（３）の工程を順不同に備え、これらの
工程の後に（４）の工程を備えることを特徴とするバイ
ポーラトランジスタの製造方法。
（１）前記第１の第１導電型不純物層の表面のベース−
エミッタ形成予定領域に、前記第２導電型不純物層を形
成するための第２導電型の第１不純物イオンをイオン注
入する工程。
エミッタ形成予定領域に、前記第２導電型不純物層を形
成するための第２導電型の第１不純物イオンをイオン注
入する工程。
（２）前記第１の第１導電型不純物層の表面のベース−
エミッタ形成予定領域に、前記第１の第１導電型不純物
層中における前記第１不純物イオンの拡散を抑制するＰ
型不純物イオンをイオン注入する工程。
エミッタ形成予定領域に、前記第１の第１導電型不純物
層中における前記第１不純物イオンの拡散を抑制するＰ
型不純物イオンをイオン注入する工程。
（３）前記第１の第１導電型不純物層の表面のベース−
エミッタ形成予定領域に、前記第１の第１導電型不純物
層中における前記第１不純物イオンの拡散を抑制するＮ
型不純物イオンを、前記Ｐ型不純物イオンの注入総量と
同じ量だけイオン注入する工程。
エミッタ形成予定領域に、前記第１の第１導電型不純物
層中における前記第１不純物イオンの拡散を抑制するＮ
型不純物イオンを、前記Ｐ型不純物イオンの注入総量と
同じ量だけイオン注入する工程。
（４）前記第１不純物イオン、前記Ｐ型不純物イオン及
びＮ型不純物イオンを拡散させる工程。
びＮ型不純物イオンを拡散させる工程。
本発明の第４の製造方法は、前記第３の製造方法におい
て、前記Ｐ型及びＮ型不純物イオンの原子半径は前記第
１不純物イオンのそれよりも大きく、前記Ｐ型及びＮ型
不純物イオンの前記第１の第１導電型不純物層中におけ
る拡散速度は前記第１不純物イオンのそれよりも小さい
ものとして構成される。
て、前記Ｐ型及びＮ型不純物イオンの原子半径は前記第
１不純物イオンのそれよりも大きく、前記Ｐ型及びＮ型
不純物イオンの前記第１の第１導電型不純物層中におけ
る拡散速度は前記第１不純物イオンのそれよりも小さい
ものとして構成される。
（作 用） 第１不純物イオンの拡散は、第２不純物イオン又はＰ型
及びＮ型不純物イオンによって抑制される。これによ
り、第１不純物イオンの拡散によって形成されるベース
幅は薄いものとなる。よって、得られるバイポーラトラ
ンジスタは高速動作可能なものとなる。
及びＮ型不純物イオンによって抑制される。これによ
り、第１不純物イオンの拡散によって形成されるベース
幅は薄いものとなる。よって、得られるバイポーラトラ
ンジスタは高速動作可能なものとなる。
（実施例） 以下、図面を参照しながら本発明の実施例を説明する。
第１図（Ａ）〜（Ｄ）は本発明の一実施例にかかるバイ
ポーラトランジスタの製造方法の工程図を示すものであ
る。
ポーラトランジスタの製造方法の工程図を示すものであ
る。
先ず、同図（Ａ）に示すように、シリコン基体１にコレ
クタ電極引き出しのためのN+埋め込み層２と素子分離の
ためのP+埋め込み層３を形成する。その後に、シリコン
エピタキシャル層４を成長させる。このシリコンエピタ
キシャル層４にＮ−ウェル５とＰ−ウェル６を形成す
る。続いて、通常の選択酸化法を用いてフィールド酸化
膜７を形成し、素子分離を行なう。然る後に、コレクタ
電極取り出しのための深いN+拡散層８、N++拡散層９並
びにベース電極取り出しのためのP++拡散層10をイオン
注入法により形成する。
クタ電極引き出しのためのN+埋め込み層２と素子分離の
ためのP+埋め込み層３を形成する。その後に、シリコン
エピタキシャル層４を成長させる。このシリコンエピタ
キシャル層４にＮ−ウェル５とＰ−ウェル６を形成す
る。続いて、通常の選択酸化法を用いてフィールド酸化
膜７を形成し、素子分離を行なう。然る後に、コレクタ
電極取り出しのための深いN+拡散層８、N++拡散層９並
びにベース電極取り出しのためのP++拡散層10をイオン
注入法により形成する。
次に、同図（Ｂ）に示すように、レジストパターン11を
形成する。このパターン11をマスクとして、ゲルマニウ
ムGe、あるいは錫Sn、あるいはゲルマニウムGeと錫Snの
両方を例えば加速電圧150KeV、ドーズ量2E13cm-2でイオ
ン注入12し、ベース−エミッタSDG領域に真性半導体不
純物13aを導入する。続いて、同図（Ｃ）に示すよう
に、レジストパターン11をマスクとしてボロン３、ある
いはフッ化ボロンBF2、あるいはボロンＢとフッ化ボロ
ンBF2の両方を、例えば加速電圧20KeV、ドーズ量2E13cm
-2でイオン注入14して、ベース形成のためのｐタイプ不
純物15aをベース−エミッタSDG領域に導入する 次に、従来の方法と同様に、同図（Ｄ）に示すように、
ポリシリコン16からＮタイプ不純物、例えば砒素Asを拡
散させてエミッタ17を形成する。この時、同時にベース
形成のためのｐタイプ不純物15aも拡散し、ベース
（p-）15bを形成する。その後に、CVD法により例えばSi
Oによる層間絶縁膜18を形成し、更にエミッタアルミ電
極19、ベースアルミ電極20、コレクタアルミ電極21を形
成し、引き続きPSG等の絶縁保護膜22を形成してバイポ
ーラトランジスタを構成する。
形成する。このパターン11をマスクとして、ゲルマニウ
ムGe、あるいは錫Sn、あるいはゲルマニウムGeと錫Snの
両方を例えば加速電圧150KeV、ドーズ量2E13cm-2でイオ
ン注入12し、ベース−エミッタSDG領域に真性半導体不
純物13aを導入する。続いて、同図（Ｃ）に示すよう
に、レジストパターン11をマスクとしてボロン３、ある
いはフッ化ボロンBF2、あるいはボロンＢとフッ化ボロ
ンBF2の両方を、例えば加速電圧20KeV、ドーズ量2E13cm
-2でイオン注入14して、ベース形成のためのｐタイプ不
純物15aをベース−エミッタSDG領域に導入する 次に、従来の方法と同様に、同図（Ｄ）に示すように、
ポリシリコン16からＮタイプ不純物、例えば砒素Asを拡
散させてエミッタ17を形成する。この時、同時にベース
形成のためのｐタイプ不純物15aも拡散し、ベース
（p-）15bを形成する。その後に、CVD法により例えばSi
Oによる層間絶縁膜18を形成し、更にエミッタアルミ電
極19、ベースアルミ電極20、コレクタアルミ電極21を形
成し、引き続きPSG等の絶縁保護膜22を形成してバイポ
ーラトランジスタを構成する。
以上の工程においては、ベース形成領域に、ｐタイプ不
純物15aのイオン注入だけでなく、ゲルマニウムGe、錫S
n、あるいはゲルマニウムGeと錫Snの両方をイオン注入
するようにしている。これらの不純物は、原子半径が大
きく且つボロンＢやフッ化ボロンBF2等のベースタイプ
不純物15aに比べてシリコン中での拡散の速度が数分の
１程度である。そのため、ｐタイプ不純物15aのシリコ
ン中での拡散が抑制される。これにより、結果としてベ
ース幅WBの薄いバイポーラトランジスタが形成される。
このため、上述の工程で得られたバイポーラトランジス
タは高速動作に適したものとなる。
純物15aのイオン注入だけでなく、ゲルマニウムGe、錫S
n、あるいはゲルマニウムGeと錫Snの両方をイオン注入
するようにしている。これらの不純物は、原子半径が大
きく且つボロンＢやフッ化ボロンBF2等のベースタイプ
不純物15aに比べてシリコン中での拡散の速度が数分の
１程度である。そのため、ｐタイプ不純物15aのシリコ
ン中での拡散が抑制される。これにより、結果としてベ
ース幅WBの薄いバイポーラトランジスタが形成される。
このため、上述の工程で得られたバイポーラトランジス
タは高速動作に適したものとなる。
なお、上記実施例では、ゲルマニウムGeあるいは錫Snの
真性半導体のイオン注入後に、ベース形成のためのＰタ
イプ不純物のイオン注入を行なう場合を例示した。しか
しながら、上記とは逆に、先ずベース形成のためのＰタ
イプ不純物のイオン注入を行ない、然る後に真性半導体
のイオン注入を行なってもよい。このようにしても、先
の場合と同様の効果を得ることができる。
真性半導体のイオン注入後に、ベース形成のためのＰタ
イプ不純物のイオン注入を行なう場合を例示した。しか
しながら、上記とは逆に、先ずベース形成のためのＰタ
イプ不純物のイオン注入を行ない、然る後に真性半導体
のイオン注入を行なってもよい。このようにしても、先
の場合と同様の効果を得ることができる。
第２図（Ａ）〜（Ｅ）は本発明の他の実施例にかかるバ
イポーラトランジスタの製造方法の工程図を示す。
イポーラトランジスタの製造方法の工程図を示す。
第２図（Ａ）の断面は、第１図（Ａ）に説明したのと同
じ工程で得られる。
じ工程で得られる。
次に、第２図（Ｂ）に示すように、レジストパターン11
を形成する。このパターン11をマスクとして、Ｎタイプ
の不純物である砒素As、あるいはアンチモンSb、あるい
は砒素AsとアンチモンSb両方を、例えば加速電圧150Ke
V、ドーズ量1E13cm-2でイオン注入12し、ベース−エミ
ッタSDG領域にＮタイプ不純物13を導入する。
を形成する。このパターン11をマスクとして、Ｎタイプ
の不純物である砒素As、あるいはアンチモンSb、あるい
は砒素AsとアンチモンSb両方を、例えば加速電圧150Ke
V、ドーズ量1E13cm-2でイオン注入12し、ベース−エミ
ッタSDG領域にＮタイプ不純物13を導入する。
続いて、同図（Ｃ）に示すように、レジストパターン11
をマスクとし、Ｐタイプの不純物であるガリウムGa、あ
るいはインジウムIn、あるいはガリウムGaとインジウム
Inの両方を、例えば加速電圧150KeV、ドーズ量1E13cm-2
でイオン注入14し、ベース−エミッタSDG領域にＰタイ
プ不純物15を導入する。その注入に当っては、注入総量
が、先に注入したＮタイプの不純物の注入総量と同じに
なるようにし、お互いに打ち消し合い真性半導体化する
ようにする。加速電圧は、Ｎタイプ不純物13とＰタイプ
不純物15とが、同じ深さにくるように適宜設定すれば良
い。
をマスクとし、Ｐタイプの不純物であるガリウムGa、あ
るいはインジウムIn、あるいはガリウムGaとインジウム
Inの両方を、例えば加速電圧150KeV、ドーズ量1E13cm-2
でイオン注入14し、ベース−エミッタSDG領域にＰタイ
プ不純物15を導入する。その注入に当っては、注入総量
が、先に注入したＮタイプの不純物の注入総量と同じに
なるようにし、お互いに打ち消し合い真性半導体化する
ようにする。加速電圧は、Ｎタイプ不純物13とＰタイプ
不純物15とが、同じ深さにくるように適宜設定すれば良
い。
次に、同図（Ｄ）に示すように、レジストパターン11を
マスクとしてボロンＢ、あるいはフッ化ボロンBF2、あ
るいはボロンＢとフッ化ボロンBF2の両方を、例えば加
速電圧20KeV、ドーズ量2E13cm-2でイオン注入26して、
ベース形成のためのＰタイプ不純物27aをベース−エミ
ッタSDG領域に導入する。
マスクとしてボロンＢ、あるいはフッ化ボロンBF2、あ
るいはボロンＢとフッ化ボロンBF2の両方を、例えば加
速電圧20KeV、ドーズ量2E13cm-2でイオン注入26して、
ベース形成のためのＰタイプ不純物27aをベース−エミ
ッタSDG領域に導入する。
その後に、先の実施例の場合と同様に、同図（Ｅ）に示
すように、ポリシリコン16からＮタイプ不純物、例えば
砒素Asを拡散させてエミッタ17を形成する。この時、同
時にベース形成のためのＰタイプ不純物27aも拡散し、
ベース（P-）27bを形成す。その後、CVD法により例えば
SiOによる層間絶縁膜18を形成し、更にエミッタアルミ
電極19、ベースアルミ電極20、コレクタアルミ電極21を
形成し、更にPSG等の絶縁保護膜22を形成する。これに
よりバイポーラトランジスタが構成される。
すように、ポリシリコン16からＮタイプ不純物、例えば
砒素Asを拡散させてエミッタ17を形成する。この時、同
時にベース形成のためのＰタイプ不純物27aも拡散し、
ベース（P-）27bを形成す。その後、CVD法により例えば
SiOによる層間絶縁膜18を形成し、更にエミッタアルミ
電極19、ベースアルミ電極20、コレクタアルミ電極21を
形成し、更にPSG等の絶縁保護膜22を形成する。これに
よりバイポーラトランジスタが構成される。
上述の工程によれば、第１図の工程による場合と同様に
ベース幅WBの薄いバイポーラトランジスタが得られる。
また、Ｎタイプの不純物とＰタイプの不純物の注入総量
を同じにして真性半導体化している。このため、ベース
−コレクタ間の耐圧を高く維持することが可能である。
よって、ベース幅WBを薄くしても耐圧の低下を避けるこ
とができる。よって、上述の工程で得られたバイポーラ
トランジスタも高速動作に適したものとなる。
ベース幅WBの薄いバイポーラトランジスタが得られる。
また、Ｎタイプの不純物とＰタイプの不純物の注入総量
を同じにして真性半導体化している。このため、ベース
−コレクタ間の耐圧を高く維持することが可能である。
よって、ベース幅WBを薄くしても耐圧の低下を避けるこ
とができる。よって、上述の工程で得られたバイポーラ
トランジスタも高速動作に適したものとなる。
なお、上記第２実施例では、砒素AsやアンチモンSb等の
Ｎタイプの不純物イオン注入と、ガリウムGaやインジウ
ムInのＰタイプの不純物イオン注入後に、ベース形成の
ためのＰタイプ不純物のイオン注入を行なう場合を例示
した。しかしながら、Ｎタイプの不純物イオン注入とＰ
タイプの不純物イオン注入とベース形成のためのＰタイ
プ不純物イオン注入との順番はどうでもよく、いずれの
順番であってもよい。このようにしても、形成されるバ
イポーラトランジスタのベース幅WBを薄くすることがで
きる。
Ｎタイプの不純物イオン注入と、ガリウムGaやインジウ
ムInのＰタイプの不純物イオン注入後に、ベース形成の
ためのＰタイプ不純物のイオン注入を行なう場合を例示
した。しかしながら、Ｎタイプの不純物イオン注入とＰ
タイプの不純物イオン注入とベース形成のためのＰタイ
プ不純物イオン注入との順番はどうでもよく、いずれの
順番であってもよい。このようにしても、形成されるバ
イポーラトランジスタのベース幅WBを薄くすることがで
きる。
発明の実施例によれば、ベース形成領域にベースＰタイ
プ不純物のイオン注入と合せて、ゲルマニウム、錫、砒
素、アンチモン、ガリウム、あるいはインジウム等の原
子半径が大きく、且つボロン等のベースＰタイプ不純物
に比べてシリコン中での拡散の速さが数分の１程度の不
純物もイオン注入するようにしたので、ベースＰタイプ
不純物のシリコン中での拡散が抑制され、ベース幅WBが
薄く高速動作可能なバイポーラトランジスタを得ること
ができる。さらに、砒素、アンチモン等のＮタイプ不純
物をイオン注入する場合は、同量のＰタイプ不純物（ガ
リウム、インジウム等）を導入するようにしたので、ベ
ース−コレクタ間の耐圧を低下させることなくベース幅
WBの薄い高速動作可能なバイポーラトランジスタを得る
ことができる。
プ不純物のイオン注入と合せて、ゲルマニウム、錫、砒
素、アンチモン、ガリウム、あるいはインジウム等の原
子半径が大きく、且つボロン等のベースＰタイプ不純物
に比べてシリコン中での拡散の速さが数分の１程度の不
純物もイオン注入するようにしたので、ベースＰタイプ
不純物のシリコン中での拡散が抑制され、ベース幅WBが
薄く高速動作可能なバイポーラトランジスタを得ること
ができる。さらに、砒素、アンチモン等のＮタイプ不純
物をイオン注入する場合は、同量のＰタイプ不純物（ガ
リウム、インジウム等）を導入するようにしたので、ベ
ース−コレクタ間の耐圧を低下させることなくベース幅
WBの薄い高速動作可能なバイポーラトランジスタを得る
ことができる。
以上には、NPN型のバイポーラトランジスタの製造方法
について述べたが、PNP型バイポーラトランジスタも上
記と同様にして製造することができる。ただし、この場
合には、導電型が反対のものとなるのは当然である。
について述べたが、PNP型バイポーラトランジスタも上
記と同様にして製造することができる。ただし、この場
合には、導電型が反対のものとなるのは当然である。
本発明によれば、ベースを形成する第１不純物イオンの
拡散を第２不純物イオン又はＰ型及びＮ型不純物イオン
によって抑制するようにしたので、ベース幅の薄い、高
速動作可能なバイポーラトランジスタを得ることができ
る。
拡散を第２不純物イオン又はＰ型及びＮ型不純物イオン
によって抑制するようにしたので、ベース幅の薄い、高
速動作可能なバイポーラトランジスタを得ることができ
る。
第１図は本発明の一実施例の工程図、第２図は本発明の
他の実施例の工程図、第３図は従来のバイポーラトラン
ジスタの製造方法の工程図である。 １……シリコン基体、２……N+埋め込み層、３……P+埋
め込み層、４……シリコンエピタキシャル層、５……Ｎ
−ウェル、６……Ｐ−ウェル、７……フィールド酸化
膜、８……深いN+拡散層、９……N++拡散層、10……P++
拡散層、11……レジストパターン、12……イオン注入、
13……Ｎタイプ型不純物、13a……真性半導体不純物、1
4……イオン注入、15……Ｐタイプ不純物、15a……ベー
ス形成のためのＰタイプ不純物、15b……ベース
（P-）、16……ポリシリコン、17……エミッタ、18……
層間絶縁膜、18A……SiO2膜、19……エミッタアルミ電
極、20……ベースアルミ電極、21……コレクタアルミ電
極、22……絶縁保護膜、23……ベースP-不純物、26……
イオン注入、27a……ベース形成のためのＰタイプ不純
物、27b……ベースP-。
他の実施例の工程図、第３図は従来のバイポーラトラン
ジスタの製造方法の工程図である。 １……シリコン基体、２……N+埋め込み層、３……P+埋
め込み層、４……シリコンエピタキシャル層、５……Ｎ
−ウェル、６……Ｐ−ウェル、７……フィールド酸化
膜、８……深いN+拡散層、９……N++拡散層、10……P++
拡散層、11……レジストパターン、12……イオン注入、
13……Ｎタイプ型不純物、13a……真性半導体不純物、1
4……イオン注入、15……Ｐタイプ不純物、15a……ベー
ス形成のためのＰタイプ不純物、15b……ベース
（P-）、16……ポリシリコン、17……エミッタ、18……
層間絶縁膜、18A……SiO2膜、19……エミッタアルミ電
極、20……ベースアルミ電極、21……コレクタアルミ電
極、22……絶縁保護膜、23……ベースP-不純物、26……
イオン注入、27a……ベース形成のためのＰタイプ不純
物、27b……ベースP-。
Claims (4)
- 【請求項１】第１の第１導電型不純物層の表面に第２導
電型不純物層を形成し、その第２導電型不純物層の表面
にさらに第２の第１導電型不純物層を形成するバイポー
ラトランジスタの製造方法において、 以下の（１），（２）の工程を順不同に備え、これらの
工程の後に（３）の工程を備えることを特徴とするバイ
ポーラトランジスタの製造方法。 （１）前記第１の第１導電型不純物層の表面のベース−
エミッタ形成予定領域に、前記第２導電型不純物層を形
成するための第２導電型の第１不純物イオンをイオン注
入する工程。 （２）前記第１の第１導電型不純物層の表面のベース−
エミッタ形成予定領域に、前記第１の第１導電型不純物
層中における前記第１不純物イオンの拡散を抑制する第
２不純物イオンであって、前記第１の第１導電型不純物
層中に真性半導体不純物を導入する第２不純物イオン
を、イオン注入する工程。 （３）前記第１不純物イオン及び第２不純物イオンを拡
散させる工程。 - 【請求項２】前記第２不純物イオンの原子半径は前記第
１不純物イオンのそれよりも大きく、前記第２不純物イ
オンの前記第１の第１導電型不純物層中における拡散速
度は前記第１不純物イオンのそれよりも小さいことを特
徴とする請求項１記載のバイポーラトランジスタの製造
方法。 - 【請求項３】第１の第１導電型不純物層の表面に第２導
電型不純物層を形成し、その第２導電型不純物層の表面
にさらに第２の第１導電型不純物層を形成するバイポー
ラトランジスタの製造方法において、 以下の（１）〜（３）の工程を順不同に備え、これらの
工程の後に（４）の工程を備えることを特徴とするバイ
ポーラトランジスタの製造方法。 （１）前記第１の第１導電型不純物層の表面のベース−
エミッタ形成予定領域に、前記第２導電型不純物層を形
成するための第２導電型の第１不純物イオンをイオン注
入する工程。 （２）前記第１の第１導電型不純物層の表面のベース−
エミッタ形成予定領域に、前記第１の第１導電型不純物
層中における前記第１不純物イオンの拡散を抑制するＰ
型不純物イオンをイオン注入する工程。 （３）前記第１の第１導電型不純物層の表面のベース−
エミッタ形成予定領域に、前記第１の第１導電型不純物
層中における前記第１不純物イオンの拡散を抑制するＮ
型不純物イオンを、前記Ｐ型不純物イオンの注入総量と
同じ量だけイオン注入する工程。 （４）前記第１不純物イオン、前記Ｐ型不純物イオン及
び前記Ｎ型不純物イオンを拡散させる工程。 - 【請求項４】前記Ｐ型及びＮ型不純物イオンの原子半径
は前記第１不純物イオンのそれよりも大きく、前記Ｐ型
及びＮ型不純物イオンの前記第１の第１導電型不純物層
中における拡散速度は前記第１不純物イオンのそれより
も小さいことを特徴とする請求項３記載のバイポーラト
ランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302660A JPH0797590B2 (ja) | 1989-11-21 | 1989-11-21 | バイポーラトランジスタの製造方法 |
| US07/615,235 US5126278A (en) | 1989-11-21 | 1990-11-19 | Method of manufacturing bipolar transistor by implanting intrinsic impurities |
| KR1019900018866A KR940000386B1 (ko) | 1989-11-21 | 1990-11-21 | 바이폴라트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302660A JPH0797590B2 (ja) | 1989-11-21 | 1989-11-21 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03161936A JPH03161936A (ja) | 1991-07-11 |
| JPH0797590B2 true JPH0797590B2 (ja) | 1995-10-18 |
Family
ID=17911656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302660A Expired - Fee Related JPH0797590B2 (ja) | 1989-11-21 | 1989-11-21 | バイポーラトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5126278A (ja) |
| JP (1) | JPH0797590B2 (ja) |
| KR (1) | KR940000386B1 (ja) |
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|---|---|---|---|---|
| JPH0521448A (ja) * | 1991-07-10 | 1993-01-29 | Sharp Corp | 半導体装置の製造方法 |
| US5426069A (en) * | 1992-04-09 | 1995-06-20 | Dalsa Inc. | Method for making silicon-germanium devices using germanium implantation |
| EP0616370B1 (en) * | 1993-03-16 | 2004-06-09 | Canon Kabushiki Kaisha | Semiconductor device comprising a lateral bipolar transistor including SiGe and method of manufacturing the same |
| US5388327A (en) * | 1993-09-15 | 1995-02-14 | Lsi Logic Corporation | Fabrication of a dissolvable film carrier containing conductive bump contacts for placement on a semiconductor device package |
| US5633177A (en) * | 1993-11-08 | 1997-05-27 | Advanced Micro Devices, Inc. | Method for producing a semiconductor gate conductor having an impurity migration barrier |
| TW288200B (en) * | 1995-06-28 | 1996-10-11 | Mitsubishi Electric Corp | Semiconductor device and process thereof |
| US5863831A (en) * | 1995-08-14 | 1999-01-26 | Advanced Materials Engineering Research, Inc. | Process for fabricating semiconductor device with shallow p-type regions using dopant compounds containing elements of high solid solubility |
| US5773356A (en) * | 1996-02-20 | 1998-06-30 | Micron Technology, Inc. | Gettering regions and methods of forming gettering regions within a semiconductor wafer |
| KR100239402B1 (ko) * | 1997-04-02 | 2000-02-01 | 김영환 | 반도체 소자의 웰과 그 형성방법 |
| DE69734871D1 (de) | 1997-05-30 | 2006-01-19 | St Microelectronics Srl | Verfahren zur Herstellung eines Germanium-implantierten bipolaren Heteroübergangtransistors |
| US6124546A (en) * | 1997-12-03 | 2000-09-26 | Advanced Micro Devices, Inc. | Integrated circuit chip package and method of making the same |
| US6511893B1 (en) | 1998-05-05 | 2003-01-28 | Aeroflex Utmc Microelectronics, Inc. | Radiation hardened semiconductor device |
| SE517434C3 (sv) * | 1999-10-08 | 2002-08-07 | Ericsson Telefon Ab L M | Bipolär högfrekvenskiseltransistor och förfarande för att förbättra karakeristiken för en sådan transistor genom tillägg av indium i transistors bas |
| US6452338B1 (en) | 1999-12-13 | 2002-09-17 | Semequip, Inc. | Electron beam ion source with integral low-temperature vaporizer |
| US20030162360A1 (en) * | 2002-02-25 | 2003-08-28 | Beasom James D. | Reduced mask count buried layer process |
| US6830982B1 (en) * | 2002-11-07 | 2004-12-14 | Newport Fab, Llc | Method for reducing extrinsic base resistance and improving manufacturability in an NPN transistor |
| JP2007180243A (ja) * | 2005-12-27 | 2007-07-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US11456374B2 (en) * | 2013-03-15 | 2022-09-27 | Matthew H. Kim | Germanium-silicon-tin (GeSiSn) heterojunction bipolar transistor devices |
| US10319836B1 (en) * | 2017-12-20 | 2019-06-11 | International Business Machines Corporation | Effective junction formation in vertical transistor structures by engineered bottom source/drain epitaxy |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933860A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| CA1216962A (en) * | 1985-06-28 | 1987-01-20 | Hussein M. Naguib | Mos device processing |
| US4746964A (en) * | 1986-08-28 | 1988-05-24 | Fairchild Semiconductor Corporation | Modification of properties of p-type dopants with other p-type dopants |
-
1989
- 1989-11-21 JP JP1302660A patent/JPH0797590B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-19 US US07/615,235 patent/US5126278A/en not_active Expired - Lifetime
- 1990-11-21 KR KR1019900018866A patent/KR940000386B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010622A (ko) | 1991-06-29 |
| KR940000386B1 (ko) | 1994-01-19 |
| JPH03161936A (ja) | 1991-07-11 |
| US5126278A (en) | 1992-06-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |