JPH0797606B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0797606B2 JPH0797606B2 JP61249725A JP24972586A JPH0797606B2 JP H0797606 B2 JPH0797606 B2 JP H0797606B2 JP 61249725 A JP61249725 A JP 61249725A JP 24972586 A JP24972586 A JP 24972586A JP H0797606 B2 JPH0797606 B2 JP H0797606B2
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- H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
- H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置、特に、縦型マスクROM
（Ｒead Ｏnly Ｍemoly）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
（Ｒead Ｏnly Ｍemoly）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
マスクROMを有する半導体集積回路装置は、低価格、情
報破壊に対する安全性に優れている。マスクROMには、
縦型（直列型）マスクROMと横型（並列型）マスクROMと
がある。縦型マスクROMは、横型マスクROMに比べて高集
積化し易く、情報の大容量化を図ることができる特徴が
ある。
報破壊に対する安全性に優れている。マスクROMには、
縦型（直列型）マスクROMと横型（並列型）マスクROMと
がある。縦型マスクROMは、横型マスクROMに比べて高集
積化し易く、情報の大容量化を図ることができる特徴が
ある。
先に本願出願人により出願された特開昭53−41188号公
報には、高集積化に最適な縦型マスクROMが記載されて
いる。この縦型マスクROMは、ゲート長方向に所定の間
隔で第１層目ゲート電極を複数配置し、この第１層目ゲ
ート電極間に第２層目ゲート電極を形成している。第１
層目ゲート電極は、第１層目の多結晶シリコン膜で構成
されており、MIS容量又はMISFETからなるメモリセルを
構成する。第２層目ゲート電極は、第２層目の多結晶シ
リコン膜で構成され、第１層目ゲート電極に夫々の端部
を重ね合わせて構成しており、MIS容量又はMISFETから
なるメモリセルを構成する。メモリセルは、ゲート電極
と基板との間に形成されるMIS容量から、又は、このMIS
容量の両側のメモリセルのチャネル領域を電流の供給口
（ソース）及び取出口（ドレイン）と見なしてMISFETか
らなると言うことができる。メモリセルは、したがっ
て、直列に接続される。第１層目ゲート電極と第２層目
ゲート電極との間（メモリセル間）には、ソース領域又
はドレイン領域に相当する半導体領域を設ける必要がな
い。したがって、メモリセル面積を極めて縮小すること
ができる。
報には、高集積化に最適な縦型マスクROMが記載されて
いる。この縦型マスクROMは、ゲート長方向に所定の間
隔で第１層目ゲート電極を複数配置し、この第１層目ゲ
ート電極間に第２層目ゲート電極を形成している。第１
層目ゲート電極は、第１層目の多結晶シリコン膜で構成
されており、MIS容量又はMISFETからなるメモリセルを
構成する。第２層目ゲート電極は、第２層目の多結晶シ
リコン膜で構成され、第１層目ゲート電極に夫々の端部
を重ね合わせて構成しており、MIS容量又はMISFETから
なるメモリセルを構成する。メモリセルは、ゲート電極
と基板との間に形成されるMIS容量から、又は、このMIS
容量の両側のメモリセルのチャネル領域を電流の供給口
（ソース）及び取出口（ドレイン）と見なしてMISFETか
らなると言うことができる。メモリセルは、したがっ
て、直列に接続される。第１層目ゲート電極と第２層目
ゲート電極との間（メモリセル間）には、ソース領域又
はドレイン領域に相当する半導体領域を設ける必要がな
い。したがって、メモリセル面積を極めて縮小すること
ができる。
本発明者は、前述の縦型マスクROMにおいて、メモリセ
ルの情報の書込みについて検討した結果、次の問題点が
生じることを見出した。
ルの情報の書込みについて検討した結果、次の問題点が
生じることを見出した。
前記第２層目ゲート電極で構成されるメモリセルの情報
の書込みは、次のように行われる。まず、基板上に第１
層目ゲート電極を形成する。この後、情報が書込まれる
メモリセル、つまり、第１層目ゲート電極間の基板主面
に、第１層目ゲート電極をマスクにして、情報書込用不
純物を導入する。情報書込用不純物は、第２層目ゲート
電極下のしきい値電圧制御領域（チャネル領域）におい
て、しきい値電圧をデプレッション型からエンハンスメ
ント型又はその逆に設定する。この情報の書込みは、第
１層目ゲート電極をマスクに使用しているので、第１層
目ゲート電極に対して自己整合的に形成することができ
る。
の書込みは、次のように行われる。まず、基板上に第１
層目ゲート電極を形成する。この後、情報が書込まれる
メモリセル、つまり、第１層目ゲート電極間の基板主面
に、第１層目ゲート電極をマスクにして、情報書込用不
純物を導入する。情報書込用不純物は、第２層目ゲート
電極下のしきい値電圧制御領域（チャネル領域）におい
て、しきい値電圧をデプレッション型からエンハンスメ
ント型又はその逆に設定する。この情報の書込みは、第
１層目ゲート電極をマスクに使用しているので、第１層
目ゲート電極に対して自己整合的に形成することができ
る。
一方、第１層目ゲート電極で構成されるメモリセルの情
報の書込みは、次のように行われる。まず、第１層目ゲ
ート電極形成領域の基板主面部に、予じめ情報書込用不
純物を導入する。情報書込用不純物は、メモリセルのし
きい値電圧をデプレッション型からエンハンスメント型
又はその逆に設定する。この後、情報書込用不純物が導
入された基板上に、第１層目ゲート電極を形成する。こ
のため、情報書込用不純物が導入された領域と、第１層
目ゲート電極との間に、製造工程におけるマスク合せ余
裕が必要となる。このマスク合せ余裕は、第１層目ゲー
ト電極のゲート長寸法を増加し、メモリセル面積を増加
させるので、縦型マスクROMの集積度を低下するという
問題を生じる。
報の書込みは、次のように行われる。まず、第１層目ゲ
ート電極形成領域の基板主面部に、予じめ情報書込用不
純物を導入する。情報書込用不純物は、メモリセルのし
きい値電圧をデプレッション型からエンハンスメント型
又はその逆に設定する。この後、情報書込用不純物が導
入された基板上に、第１層目ゲート電極を形成する。こ
のため、情報書込用不純物が導入された領域と、第１層
目ゲート電極との間に、製造工程におけるマスク合せ余
裕が必要となる。このマスク合せ余裕は、第１層目ゲー
ト電極のゲート長寸法を増加し、メモリセル面積を増加
させるので、縦型マスクROMの集積度を低下するという
問題を生じる。
本発明の目的は、縦型マスクROMを有する半導体集積回
路装置の集積度を向上することが可能な技術を提供する
ことにある。
路装置の集積度を向上することが可能な技術を提供する
ことにある。
本発明の他の目的は、メモリセルの情報の書込をゲート
電極に対して自己整合的に行い、前記第１目的を達成す
ることが可能な技術を提供することにある。
電極に対して自己整合的に行い、前記第１目的を達成す
ることが可能な技術を提供することにある。
本発明の他の目的は、第１層目ゲート電極で構成される
メモリセルの情報の書込みを、第１層目ゲート電極に対
して自己整合的に行うことが可能な技術を提供すること
にある。
メモリセルの情報の書込みを、第１層目ゲート電極に対
して自己整合的に行うことが可能な技術を提供すること
にある。
本発明の他の目的は、メモリセルのゲート電極のゲート
長寸法を縮小し、前記第１目的を達成することが可能な
技術を提供することにある。
長寸法を縮小し、前記第１目的を達成することが可能な
技術を提供することにある。
本発明の他の目的は、１層目ゲート電極のゲート長寸法
を縮小することが可能な技術を提供することにある。
を縮小することが可能な技術を提供することにある。
本発明の他の目的は、縦型マスクROMを有する半導体集
積回路装置の動作速度の高速化を図ることが可能な技術
を提供することにある。
積回路装置の動作速度の高速化を図ることが可能な技術
を提供することにある。
本発明の他の目的は、縦型マスクROMを有する半導体集
積回路装置において、製造工程の完了までに要する時間
の縮小（以下、工程短縮という）を図ることが可能な技
術を提供することにある。
積回路装置において、製造工程の完了までに要する時間
の縮小（以下、工程短縮という）を図ることが可能な技
術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
本発明によれば、複数のMISFETが直列接続されて行方向
に複数配列され、共通のゲート電極がその行方向と直交
するように列方向に沿って複数配列され、選択されたMI
SFETは相対的に低しきい値電圧を有するデプレッション
型MISFETで、他のMISFETは相対的に高しきい値電圧を有
するエンハンス型MISFETで縦型マスクROMを一つの半導
体基体に形成する半導体集積回路装置の製造方法であっ
て、 （１）第１導電型を示す半導体基体の主面の複数のMISF
ETのチャネル領域が形成されるべき部分にその第１導電
型とは反対の第２導電型を示す不純物を導入する低しき
い値電圧調整工程、 （２）その低しきい値電圧調整された基板主面にゲート
絶縁膜を介して、複数の第１ゲート電極を所定間隔を保
って、列方向に沿って複数配列させる工程、 （３）所要の複数の第１ゲート電極間の基板主面内に、
そのゲート電極に対して自己整合的に第１導電型を示す
不純物を導入する第１の高しきい値電圧調整工程、 （３）所要の第１ゲート電極下にその第１ゲート電極を
通して基板主面に第１導電型を示す不純物を導入する第
２の高しきい値電圧調整工程、 （４）前記第１ゲート電極間にその第１ゲート電極間を
オーバーラップするようにゲート絶縁膜を介して第２ゲ
ート電極を列方向に沿って配列させる工程、 とから成ることを特徴とする半導体集積回路装置の製造
方法にある。
に複数配列され、共通のゲート電極がその行方向と直交
するように列方向に沿って複数配列され、選択されたMI
SFETは相対的に低しきい値電圧を有するデプレッション
型MISFETで、他のMISFETは相対的に高しきい値電圧を有
するエンハンス型MISFETで縦型マスクROMを一つの半導
体基体に形成する半導体集積回路装置の製造方法であっ
て、 （１）第１導電型を示す半導体基体の主面の複数のMISF
ETのチャネル領域が形成されるべき部分にその第１導電
型とは反対の第２導電型を示す不純物を導入する低しき
い値電圧調整工程、 （２）その低しきい値電圧調整された基板主面にゲート
絶縁膜を介して、複数の第１ゲート電極を所定間隔を保
って、列方向に沿って複数配列させる工程、 （３）所要の複数の第１ゲート電極間の基板主面内に、
そのゲート電極に対して自己整合的に第１導電型を示す
不純物を導入する第１の高しきい値電圧調整工程、 （３）所要の第１ゲート電極下にその第１ゲート電極を
通して基板主面に第１導電型を示す不純物を導入する第
２の高しきい値電圧調整工程、 （４）前記第１ゲート電極間にその第１ゲート電極間を
オーバーラップするようにゲート絶縁膜を介して第２ゲ
ート電極を列方向に沿って配列させる工程、 とから成ることを特徴とする半導体集積回路装置の製造
方法にある。
上述した手段によれば、第１層目ゲート電極で構成され
るメモリセルの情報の書込み（しきい値電圧の制御）
を、第１層目ゲート電極に対して自己整合的に行うこと
ができるので、このメモリセル面積を縮小することがで
きる。つまり、縦型マスクROMの集積度を向上すること
ができる。
るメモリセルの情報の書込み（しきい値電圧の制御）
を、第１層目ゲート電極に対して自己整合的に行うこと
ができるので、このメモリセル面積を縮小することがで
きる。つまり、縦型マスクROMの集積度を向上すること
ができる。
また、第２層目ゲート電極と第３層目ゲート電極とを重
ね合せ、第１層目ゲート電極上における両者の離隔寸法
をなくすことができるので、第１層目ゲート電極のゲー
ト長寸法を縮小し、第１層目ゲート電極で構成されるメ
モリセル面積を縮小することができる。つまり、縦型マ
スクROMの集積度を向上することができる。
ね合せ、第１層目ゲート電極上における両者の離隔寸法
をなくすことができるので、第１層目ゲート電極のゲー
ト長寸法を縮小し、第１層目ゲート電極で構成されるメ
モリセル面積を縮小することができる。つまり、縦型マ
スクROMの集積度を向上することができる。
以下、本発明の構成について、実施例とともに説明す
る。
る。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
同一符号を付け、その繰り返しの説明は省略する。
本発明の実施例Ｉである縦型マスクROMを第１図（等価
回路図）で示す。
回路図）で示す。
第１図に示すように、縦型マスクROMのメモリセルアレ
イには、MIS容量又はMISFET（以下単にMISFET）からな
るメモリセルQ1〜Q8が配置されている。メモリセルQ1〜
Q8は、直列に接続されている。８個（又は16個,32個，
…）のメモリセルQ1〜Q8は、８ビット（又は16ビット,3
2ビット…）からなる単位メモリセル行を構成してい
る。
イには、MIS容量又はMISFET（以下単にMISFET）からな
るメモリセルQ1〜Q8が配置されている。メモリセルQ1〜
Q8は、直列に接続されている。８個（又は16個,32個，
…）のメモリセルQ1〜Q8は、８ビット（又は16ビット,3
2ビット…）からなる単位メモリセル行を構成してい
る。
前記メモリセルＱは、“0"情報となるデプレッション型
（第１のしきい値電圧）又は“1"情報となるエンハンス
メント型（第２のしきい値電圧）のMISFETで構成されて
いる。メモリセルQ1〜Q8のゲート電極の夫々には、列方
向に延在するワード線WLが接続されており、ワード線WL
は、メモリセルＱの導通、非導通を制御するように構成
されている。夫々のワード線WLは、その一端がＸデコー
ダ回路Xdecに接続されている。
（第１のしきい値電圧）又は“1"情報となるエンハンス
メント型（第２のしきい値電圧）のMISFETで構成されて
いる。メモリセルQ1〜Q8のゲート電極の夫々には、列方
向に延在するワード線WLが接続されており、ワード線WL
は、メモリセルＱの導通、非導通を制御するように構成
されている。夫々のワード線WLは、その一端がＸデコー
ダ回路Xdecに接続されている。
単位メモリセル行のメモリセルQ1、具体的にはメモリセ
ルQ1を構成するMISFETのドレインは、行方向に延在する
データ線DL及びそのゲート電極にプリチャージ信号Φpc
が供給されるプリチャージ用MISFETQpを介して電源電圧
Vccに接続されている。電源電圧Vccは、例えば回路の動
作電圧５［Ｖ］である。データ線DLは、その一端が、カ
ラムスイッチを構成するMISFETQsを通してコモンデータ
線CDに接続されている。MISFETQsのゲート電極は、Ｙデ
コーダ回路Ydecに接続されている。単位メモリセル行の
メモリセルQ8、具体的にはメモリセルQ8を構成するMISF
ETのソースは、基準電圧Vssに接続されている。基準電
圧Vssは、例えば回路の接地電位０［Ｖ］である。後述
するが、電源電圧Vcc、基準電圧Vssの夫夫は、列方向に
配置された複数の単位メモリセル行に共通で設けられて
おり、電源電圧用配線、基準電圧用配線の夫々を構成す
るようになっている。
ルQ1を構成するMISFETのドレインは、行方向に延在する
データ線DL及びそのゲート電極にプリチャージ信号Φpc
が供給されるプリチャージ用MISFETQpを介して電源電圧
Vccに接続されている。電源電圧Vccは、例えば回路の動
作電圧５［Ｖ］である。データ線DLは、その一端が、カ
ラムスイッチを構成するMISFETQsを通してコモンデータ
線CDに接続されている。MISFETQsのゲート電極は、Ｙデ
コーダ回路Ydecに接続されている。単位メモリセル行の
メモリセルQ8、具体的にはメモリセルQ8を構成するMISF
ETのソースは、基準電圧Vssに接続されている。基準電
圧Vssは、例えば回路の接地電位０［Ｖ］である。後述
するが、電源電圧Vcc、基準電圧Vssの夫夫は、列方向に
配置された複数の単位メモリセル行に共通で設けられて
おり、電源電圧用配線、基準電圧用配線の夫々を構成す
るようになっている。
単位メモリセル行は、前記プリチャージ用MISFETQpを中
心に行方向に一対の対称形で構成されている。この一対
の単位メモリセル行は、行方向及び列方向に繰り返しパ
ターンで複数配置され、メモリセルアレイを構成してい
る。
心に行方向に一対の対称形で構成されている。この一対
の単位メモリセル行は、行方向及び列方向に繰り返しパ
ターンで複数配置され、メモリセルアレイを構成してい
る。
エンハンスメント型のMISFETで構成されているメモリセ
ル、例えばメモリセルQ1〜Q4は、デプレッション型のMI
SFETに不純物を導入し、そのしきい値電圧をエンハンス
メント型に設定したものである。不純物としては、ボロ
ン（Ｂ）、フッ化ボロン（BF2）等のｐ型不純物が使用
されている。
ル、例えばメモリセルQ1〜Q4は、デプレッション型のMI
SFETに不純物を導入し、そのしきい値電圧をエンハンス
メント型に設定したものである。不純物としては、ボロ
ン（Ｂ）、フッ化ボロン（BF2）等のｐ型不純物が使用
されている。
次に、実施例Ｉの具体的な構成について、説明する。
本発明の実施例Ｉである縦型マスクROMのメモリセルア
レイを第２図（要部平面図）で示し、第２図のIII−III
線で切った断面を第３図で示す。なお、第２図において
は、本実施例の構成をわかり易くするために、各導電層
間に設けられるフィールド絶縁膜以外の絶縁膜は図示し
ておらず、また、データ線及び第２層目のゲート電極の
一部を省略している。
レイを第２図（要部平面図）で示し、第２図のIII−III
線で切った断面を第３図で示す。なお、第２図において
は、本実施例の構成をわかり易くするために、各導電層
間に設けられるフィールド絶縁膜以外の絶縁膜は図示し
ておらず、また、データ線及び第２層目のゲート電極の
一部を省略している。
第２図及び第３図において、１は単結晶シリコンからな
るp-型半導体基板（又はウエル領域）である。この半導
体基板１の主面には、フィールド絶縁膜２、ｐ型チャネ
ルストッパ領域３の夫々が設けられている。フィールド
絶縁膜２及びチャネルストッパ領域３は、半導体素子間
を電気的に分離するように構成されている。フィールド
絶縁膜２は、単位メモリセル行の形状（具体的には、単
位メモリセル行のMISFETのゲート幅又はチャネル幅寸
法）を規定するように構成されている。
るp-型半導体基板（又はウエル領域）である。この半導
体基板１の主面には、フィールド絶縁膜２、ｐ型チャネ
ルストッパ領域３の夫々が設けられている。フィールド
絶縁膜２及びチャネルストッパ領域３は、半導体素子間
を電気的に分離するように構成されている。フィールド
絶縁膜２は、単位メモリセル行の形状（具体的には、単
位メモリセル行のMISFETのゲート幅又はチャネル幅寸
法）を規定するように構成されている。
単位メモリセル行のメモリセルQ1〜Q8は、夫々、半導体
基板１の主面に形成されている。
基板１の主面に形成されている。
メモリセルQ1,Q3,Q5,Q7は、半導体基板１、ゲート絶縁
膜４及び第１層目ゲート電極５からなるMISFETで構成さ
れている。メモリセルQ2,Q4,Q6,Q8は、半導体基板１、
ゲート絶縁膜８及び第２層目ゲート電極９からなるMISF
ETで構成されている。
膜４及び第１層目ゲート電極５からなるMISFETで構成さ
れている。メモリセルQ2,Q4,Q6,Q8は、半導体基板１、
ゲート絶縁膜８及び第２層目ゲート電極９からなるMISF
ETで構成されている。
ゲート絶縁膜４、８の夫々は、例えば、酸化シリコン膜
で形成されている。
で形成されている。
第１層目ゲート電極５は、製造工程における第１層目の
導電層（ゲート材料）で構成されており、例えば、多結
晶シリコン膜で形成されている。第２層目ゲート電極９
は、製造工程における第２層目の導電層（ゲート材料）
で構成されており、例えば、多結晶シリコン膜で形成さ
れている。メモリセルQ1,Q3,Q5,Q7の夫々の第１層目ゲ
ート電極５は、ゲート長（チャネル長）方向に所定の間
隔で配置されている。メモリセルQ2,Q4,Q6,Q8の夫々の
第２層目ゲート電極９は、第１層目ゲート電極５間に、
夫々の端部を第１層目ゲート電極５上部に重ね合わせる
ように配置されている。
導電層（ゲート材料）で構成されており、例えば、多結
晶シリコン膜で形成されている。第２層目ゲート電極９
は、製造工程における第２層目の導電層（ゲート材料）
で構成されており、例えば、多結晶シリコン膜で形成さ
れている。メモリセルQ1,Q3,Q5,Q7の夫々の第１層目ゲ
ート電極５は、ゲート長（チャネル長）方向に所定の間
隔で配置されている。メモリセルQ2,Q4,Q6,Q8の夫々の
第２層目ゲート電極９は、第１層目ゲート電極５間に、
夫々の端部を第１層目ゲート電極５上部に重ね合わせる
ように配置されている。
メモリセルQ1,Q3,Q5,Q7の夫々の第１層目ゲート電極５
には、それと一体に形成されたワード線（WL）5Aが構成
されている。メモリセルQ2,Q4,Q6,Q8の夫々の２層目ゲ
ート電極９には、それと一体に形成されたワード線（W
L）9Aが構成されている。
には、それと一体に形成されたワード線（WL）5Aが構成
されている。メモリセルQ2,Q4,Q6,Q8の夫々の２層目ゲ
ート電極９には、それと一体に形成されたワード線（W
L）9Aが構成されている。
また、ゲート電極５、９の夫々は、高融点金属（Mo,Ti,
Ta,W）膜若しくは高融点金属シリサイド（MoSi2,TiSi2,
TaSi2,WSi2）膜の単層で構成してもよい。また、ゲート
電極５、９の夫々は、多結晶シリコン膜上に高融点金属
膜若しくは高融点金属シリサイド膜を重ね合わせた複合
膜で構成してもよい。
Ta,W）膜若しくは高融点金属シリサイド（MoSi2,TiSi2,
TaSi2,WSi2）膜の単層で構成してもよい。また、ゲート
電極５、９の夫々は、多結晶シリコン膜上に高融点金属
膜若しくは高融点金属シリサイド膜を重ね合わせた複合
膜で構成してもよい。
メモリセルQ1〜Q8の夫々は、情報が書込まれていない場
合、デプレッション型のMISFETとされ、低いしきい値電
圧を有するように構成されている。すなわち、図示は省
略するが、ｐ型半導体基板１のメモリセル形成領域の主
面はｎ型不純物（例えばリン）の導入によりｎ型化され
る。情報が書込まれたメモリセルQ1及びQ3のしきい値電
圧制御領域（チャネル領域）には、ｐ型半導体領域7Aが
設けられている。同様に、情報が書込まれたメモリセル
Q2及びQ4のしきい値電圧制御領域には、ｐ型半導体領域
６が設けられている。半導体領域7A、６の夫々は、デプ
レッション型つまり低いしきい値電圧を持つMISFETをエ
ンハンスメント型つまり高いしきい値電圧を持つMISFET
に変更するようになっている。
合、デプレッション型のMISFETとされ、低いしきい値電
圧を有するように構成されている。すなわち、図示は省
略するが、ｐ型半導体基板１のメモリセル形成領域の主
面はｎ型不純物（例えばリン）の導入によりｎ型化され
る。情報が書込まれたメモリセルQ1及びQ3のしきい値電
圧制御領域（チャネル領域）には、ｐ型半導体領域7Aが
設けられている。同様に、情報が書込まれたメモリセル
Q2及びQ4のしきい値電圧制御領域には、ｐ型半導体領域
６が設けられている。半導体領域7A、６の夫々は、デプ
レッション型つまり低いしきい値電圧を持つMISFETをエ
ンハンスメント型つまり高いしきい値電圧を持つMISFET
に変更するようになっている。
後に詳述するが、半導体領域7Aは、第１層目ゲート電極
５に対して自己整合的に形成され、半導体領域６は、第
１層目ゲート電極５に対して自己整合的に形成される。
半導体領域６下の半導体基板１内の深い位置、つまり、
メモリセルQ2、Q4の夫々のしきい値電圧制御領域以外の
領域には、ｐ型半導体領域7Bが形成される。半導体領域
7Bは、半導体領域7Aと同一工程で形成されるものである
が、メモリセルQ2、Q4の夫々のしきい値電圧を変動させ
ない位置に形成される。
５に対して自己整合的に形成され、半導体領域６は、第
１層目ゲート電極５に対して自己整合的に形成される。
半導体領域６下の半導体基板１内の深い位置、つまり、
メモリセルQ2、Q4の夫々のしきい値電圧制御領域以外の
領域には、ｐ型半導体領域7Bが形成される。半導体領域
7Bは、半導体領域7Aと同一工程で形成されるものである
が、メモリセルQ2、Q4の夫々のしきい値電圧を変動させ
ない位置に形成される。
このように構成される単位メモリセル行の一端側（メモ
リセルQ1側）には、プリチャージ用MISFETQpcが接続さ
れている。MISFETQpcは、半導体基板１の主面に形成さ
れ、ゲート絶縁膜４、ゲート電極５、ソース領域若しく
はドレイン領域である一対のn+型半導体領域10で構成さ
れている。MISFETQpcと単位メモリセル行との接続は、M
ISFETQpcのソース領域である半導体領域10がメモリセル
Q1のドレイン領域として用いられることで行われる。
リセルQ1側）には、プリチャージ用MISFETQpcが接続さ
れている。MISFETQpcは、半導体基板１の主面に形成さ
れ、ゲート絶縁膜４、ゲート電極５、ソース領域若しく
はドレイン領域である一対のn+型半導体領域10で構成さ
れている。MISFETQpcと単位メモリセル行との接続は、M
ISFETQpcのソース領域である半導体領域10がメモリセル
Q1のドレイン領域として用いられることで行われる。
MISFETQpcのドレイン領域である半導体領域10には、電
源電圧Vccが印加される配線（電源電圧用配線）13が接
続されている。配線13は、例えばフォスフォシリケート
ガラス（PSG）膜からなる層間絶縁膜11上に、それに形
成された接続孔12を通して半導体領域10と電気的に接続
し、延在している。配線13は、製造工程における第１層
目の配線、例えば、アルミニウム膜や所定の添加物（C
u,Si）が含有させたアルミニウム膜で形成する。
源電圧Vccが印加される配線（電源電圧用配線）13が接
続されている。配線13は、例えばフォスフォシリケート
ガラス（PSG）膜からなる層間絶縁膜11上に、それに形
成された接続孔12を通して半導体領域10と電気的に接続
し、延在している。配線13は、製造工程における第１層
目の配線、例えば、アルミニウム膜や所定の添加物（C
u,Si）が含有させたアルミニウム膜で形成する。
メモリセルQ1のドレイン領域及びMISFETQpcのソース領
域である半導体領域10には、データ線（DL）16が接続さ
れている。データ線16は、例えばPSG膜からなる層間絶
縁膜14上に、それに形成された接続孔15を通して半導体
領域10と電気的に接続し、延在している。データ線16
は、製造工程における第２層目の配線、例えば、配線13
と同様のアルミニウム膜で形成する。
域である半導体領域10には、データ線（DL）16が接続さ
れている。データ線16は、例えばPSG膜からなる層間絶
縁膜14上に、それに形成された接続孔15を通して半導体
領域10と電気的に接続し、延在している。データ線16
は、製造工程における第２層目の配線、例えば、配線13
と同様のアルミニウム膜で形成する。
単位メモリセル行の他端（メモリセルQ8側）には、メモ
リセルQ8のソース領域としてのn+型半導体領域10を介し
て、基準電圧Vssが印加される配線（基準電圧用配線）1
3が接続されている。
リセルQ8のソース領域としてのn+型半導体領域10を介し
て、基準電圧Vssが印加される配線（基準電圧用配線）1
3が接続されている。
次に、このように構成される縦型マスクROMの製造方法
及び情報書込方法について、第４図乃至第７図（各製造
工程毎に示すメモリセルアレイの要部断面図）を用いて
簡単に説明する。
及び情報書込方法について、第４図乃至第７図（各製造
工程毎に示すメモリセルアレイの要部断面図）を用いて
簡単に説明する。
まず、p-型半導体基板１の主面に、フィールド絶縁膜
２、ｐ型チャネルストッパ領域３の夫々を形成する。
２、ｐ型チャネルストッパ領域３の夫々を形成する。
次に、半導体素子形成領域の半導体基板１の主面上に、
ゲート絶縁膜４を形成する。ゲート絶縁膜４は、例え
ば、半導体基板１の表面を酸化して形成した酸化シリコ
ン膜を用い、100〜300［Å］程度の膜厚で形成する。図
示しないが、この後、ゲート絶縁膜４を通して半導体基
板１の主面部であって、メモリセルの形成される領域つ
まりメモリセルのMISFETのしきい値電圧制御領域（チャ
ネル領域）に、しきい値電圧を調整する不純物を導入す
る。しきい値電圧を調整する不純物は、メモリセルＱを
デプレッション型MISFETつまり低いしきい値電圧を有す
るMISFETとするために導入される。不純物は、ｎ型不純
物（As,P）を用いて、イオン打込みで導入する。
ゲート絶縁膜４を形成する。ゲート絶縁膜４は、例え
ば、半導体基板１の表面を酸化して形成した酸化シリコ
ン膜を用い、100〜300［Å］程度の膜厚で形成する。図
示しないが、この後、ゲート絶縁膜４を通して半導体基
板１の主面部であって、メモリセルの形成される領域つ
まりメモリセルのMISFETのしきい値電圧制御領域（チャ
ネル領域）に、しきい値電圧を調整する不純物を導入す
る。しきい値電圧を調整する不純物は、メモリセルＱを
デプレッション型MISFETつまり低いしきい値電圧を有す
るMISFETとするために導入される。不純物は、ｎ型不純
物（As,P）を用いて、イオン打込みで導入する。
次に、第４図に示すように、ゲート絶縁膜４の所定上部
に、第１層目ゲート電極５を形成する。第１層目ゲート
電極５は、例えば、抵抗値を低減する不純物（As,P）が
導入された多結晶シリコン膜を用い、3000〜10000
［Å］程度の膜厚で形成する。この第１層目ゲート電極
５を形成する工程でMISFETからなるメモリセルQ1,Q3,Q5
及びQ7が形成される。
に、第１層目ゲート電極５を形成する。第１層目ゲート
電極５は、例えば、抵抗値を低減する不純物（As,P）が
導入された多結晶シリコン膜を用い、3000〜10000
［Å］程度の膜厚で形成する。この第１層目ゲート電極
５を形成する工程でMISFETからなるメモリセルQ1,Q3,Q5
及びQ7が形成される。
次に、メモリセルQ2及びQ4形成領域（第１層目ゲート電
極５間の第２層目ゲート電極９形成領域）が開口された
不純物導入用マスク17を形成する。マスク17は、製造工
程におけるマスク合せずれを考慮して、その開口端部が
第１層目ゲート電極５上に位置するように形成されてい
る。マスク17は、例えば、フォトレジスト膜で形成す
る。
極５間の第２層目ゲート電極９形成領域）が開口された
不純物導入用マスク17を形成する。マスク17は、製造工
程におけるマスク合せずれを考慮して、その開口端部が
第１層目ゲート電極５上に位置するように形成されてい
る。マスク17は、例えば、フォトレジスト膜で形成す
る。
次に、第５図に示すように、メモリセルQ2及びQ4形成領
域の半導体基板１の表面に情報を書込むための不純物6a
を導入し、第１回目の情報の書込みを行う。情報書込用
不純物6aの導入は、マスク17及びこれから露出する第１
層目ゲート電極５をマスクとして用いる。不純物6aは、
メモリセルQ2、Q4の夫々のしきい値電圧制御領域に導入
され、これらのMISFETを低いしきい値電圧を持つデプレ
ッション型MISFETから高いしきい値電圧を持つエンハン
スメント型MISFETに設定する。不純物6aは、１×1013〜
３×1013［atoms/cm2］程度の不純物濃度のフッ化ボロ
ン（BF2）を用いる。不純物6aは、第１層目ゲート電極
５を通過しない低エネルギ例えば60［KeV］程度の低エ
ネルギのイオン打込みで導入する。この条件で導入され
る不純物6aの不純物濃度は、半導体基板１の表面から０
〜300［Å］程度の深さにピークを有する。
域の半導体基板１の表面に情報を書込むための不純物6a
を導入し、第１回目の情報の書込みを行う。情報書込用
不純物6aの導入は、マスク17及びこれから露出する第１
層目ゲート電極５をマスクとして用いる。不純物6aは、
メモリセルQ2、Q4の夫々のしきい値電圧制御領域に導入
され、これらのMISFETを低いしきい値電圧を持つデプレ
ッション型MISFETから高いしきい値電圧を持つエンハン
スメント型MISFETに設定する。不純物6aは、１×1013〜
３×1013［atoms/cm2］程度の不純物濃度のフッ化ボロ
ン（BF2）を用いる。不純物6aは、第１層目ゲート電極
５を通過しない低エネルギ例えば60［KeV］程度の低エ
ネルギのイオン打込みで導入する。この条件で導入され
る不純物6aの不純物濃度は、半導体基板１の表面から０
〜300［Å］程度の深さにピークを有する。
このように、半導体基板１上に第１層目ゲート電極５を
形成した後に、第１層目ゲート電極５間（第２層目ゲー
ト電極９形成領域）の半導体基板１の主面部に、不純物
6aを導入し、第１回目の情報の書込みを行うことによ
り、第１層目ゲート電極５をマスクとして情報書込用不
純物6aを導入するので、第１層目ゲート電極５に対して
情報書込用不純物6aを自己整合的に導入することができ
る。つまり、メモリセルQ2、Q4の夫々の情報の書込み
を、第１層目ゲート電極５に対して自己整合的に行うこ
とができるので、製造工程におけるマスク合せ余裕寸法
を低減し、メモリセルQ1〜Q8の面積を縮小することがで
きる。
形成した後に、第１層目ゲート電極５間（第２層目ゲー
ト電極９形成領域）の半導体基板１の主面部に、不純物
6aを導入し、第１回目の情報の書込みを行うことによ
り、第１層目ゲート電極５をマスクとして情報書込用不
純物6aを導入するので、第１層目ゲート電極５に対して
情報書込用不純物6aを自己整合的に導入することができ
る。つまり、メモリセルQ2、Q4の夫々の情報の書込み
を、第１層目ゲート電極５に対して自己整合的に行うこ
とができるので、製造工程におけるマスク合せ余裕寸法
を低減し、メモリセルQ1〜Q8の面積を縮小することがで
きる。
次に、マスク17を除去し、メモリセルQ1及びQ3領域（第
１層目ゲート電極５領域）が開口された不純物導入用マ
スク18を形成する。マスク18は、製造工程におけるマス
ク合せずれを考慮して、その開口端部が不純物6aが導入
された第２層目ゲート電極９形成領域上に位置するよう
に形成されている。マスク18は、例えば、フォトレジス
ト膜で形成する。
１層目ゲート電極５領域）が開口された不純物導入用マ
スク18を形成する。マスク18は、製造工程におけるマス
ク合せずれを考慮して、その開口端部が不純物6aが導入
された第２層目ゲート電極９形成領域上に位置するよう
に形成されている。マスク18は、例えば、フォトレジス
ト膜で形成する。
次に、第６図に示すように、メモリセルQ1及びQ3領域
（第１層目ゲート電極５下）の半導体基板１の表面に、
第１層目ゲート電極５を通して情報を書込むため不純物
7aを導入し、第２回目の情報の書込みを行う。不純物7a
の導入は、マスク18及びこれから露出する第１層目ゲー
ト電極５をマスクとして用いる。不純物7aは、メモリセ
ルQ1、Q3の夫々のしきい値電圧制御領域に導入され、こ
れらのMISFETを低いしきい値電圧を持つデプレッション
型MISFETから高いしきい値電圧を持つエンハンスメント
型MISFETにする。不純物7aは、１×1013〜３×1013［at
oms/cm2］程度の不純物濃度のボロン（Ｂ）を用いる。
不純物7aは、第１層目ゲート電極５を通過する高エネル
ギ例えば300［KeV］程度の高エネルギのイオン打込みで
導入する。なお、マスク18は、このイオン打込みによっ
ても不純物が透過しないように、十分に厚く形成され
る。マスク18の開口内に露出するメモリセルQ2、Q4形成
領域おいては、第１層目ゲート電極５を通さないので、
不純物7aは、しきい値電圧制御領域以外の深い位置に導
入される。つまり、メモリセルQ2、Q4形成領域におい
て、情報書込用不純物7aは、しきい値電圧に影響しない
領域に導入される。この条件で導入される不純物7aの不
純物濃度は、メモリセルQ1、Q3領域において、半導体基
板１の表面から０〜300［Å］程度の深さにピークを有
する。また、メモリセルQ2、Q4形成領域において、不純
物7aの不純物濃度は、半導体基板１の表面から3000〜10
000［Å］程度の深さにピークを有する。
（第１層目ゲート電極５下）の半導体基板１の表面に、
第１層目ゲート電極５を通して情報を書込むため不純物
7aを導入し、第２回目の情報の書込みを行う。不純物7a
の導入は、マスク18及びこれから露出する第１層目ゲー
ト電極５をマスクとして用いる。不純物7aは、メモリセ
ルQ1、Q3の夫々のしきい値電圧制御領域に導入され、こ
れらのMISFETを低いしきい値電圧を持つデプレッション
型MISFETから高いしきい値電圧を持つエンハンスメント
型MISFETにする。不純物7aは、１×1013〜３×1013［at
oms/cm2］程度の不純物濃度のボロン（Ｂ）を用いる。
不純物7aは、第１層目ゲート電極５を通過する高エネル
ギ例えば300［KeV］程度の高エネルギのイオン打込みで
導入する。なお、マスク18は、このイオン打込みによっ
ても不純物が透過しないように、十分に厚く形成され
る。マスク18の開口内に露出するメモリセルQ2、Q4形成
領域おいては、第１層目ゲート電極５を通さないので、
不純物7aは、しきい値電圧制御領域以外の深い位置に導
入される。つまり、メモリセルQ2、Q4形成領域におい
て、情報書込用不純物7aは、しきい値電圧に影響しない
領域に導入される。この条件で導入される不純物7aの不
純物濃度は、メモリセルQ1、Q3領域において、半導体基
板１の表面から０〜300［Å］程度の深さにピークを有
する。また、メモリセルQ2、Q4形成領域において、不純
物7aの不純物濃度は、半導体基板１の表面から3000〜10
000［Å］程度の深さにピークを有する。
このように、半導体基板１上に第１層目ゲート電極５を
形成した後に、第１層目ゲート電極５下の半導体基板１
主面部に、第１層目ゲート電極５を通して情報書込用不
純物7aを導入し、第２回目の情報の書込みを行うことに
より、第１層目ゲート電極５で構成されるメモリセル
Q1、Q3の情報の書込み（しきい値電圧の制御）を、第１
層目ゲート電極５に対して自己整合的に行うことができ
る。つまり、第１層目ゲート電極５と不純物7aが導入さ
れる領域との製造工程におけるマスク合せ余裕寸法がい
らなくなる。したがって、第１層目ゲート電極５、第２
層目ゲート電極９の夫々のゲート長寸法を縮小し、メモ
リセルQ1〜Q8面積を縮小することができるので、縦型マ
スクROMの集積度を著しく向上することができる。
形成した後に、第１層目ゲート電極５下の半導体基板１
主面部に、第１層目ゲート電極５を通して情報書込用不
純物7aを導入し、第２回目の情報の書込みを行うことに
より、第１層目ゲート電極５で構成されるメモリセル
Q1、Q3の情報の書込み（しきい値電圧の制御）を、第１
層目ゲート電極５に対して自己整合的に行うことができ
る。つまり、第１層目ゲート電極５と不純物7aが導入さ
れる領域との製造工程におけるマスク合せ余裕寸法がい
らなくなる。したがって、第１層目ゲート電極５、第２
層目ゲート電極９の夫々のゲート長寸法を縮小し、メモ
リセルQ1〜Q8面積を縮小することができるので、縦型マ
スクROMの集積度を著しく向上することができる。
また、メモリセルQ1〜Q8の夫々のゲート長寸法を縮小
し、単位メモリセル行の直列抵抗値を低減することがで
きるので、情報読出動作におけるプリチャージ電位の引
き抜き速度を速くし、縦型マスクROMの動作速度の高速
化を図ることができる。
し、単位メモリセル行の直列抵抗値を低減することがで
きるので、情報読出動作におけるプリチャージ電位の引
き抜き速度を速くし、縦型マスクROMの動作速度の高速
化を図ることができる。
また、第２回目の情報の書込みは、第１層目ゲート電極
５を形成した後に、この第１層目ゲート電極５を通して
情報書込用不純物7aを導入して行うので、工完短縮を図
ることができる。
５を形成した後に、この第１層目ゲート電極５を通して
情報書込用不純物7aを導入して行うので、工完短縮を図
ることができる。
前記第６図に示す第２回目の情報の書込みの後に、メモ
リセルQ2,Q4,Q6及びQ8形成領域（第１層目ゲート電極５
間）において、ゲート絶縁膜８を形成する。ゲート絶縁
膜８は、半導体基板１の表面を酸化して形成した酸化シ
リコン膜を用いる。
リセルQ2,Q4,Q6及びQ8形成領域（第１層目ゲート電極５
間）において、ゲート絶縁膜８を形成する。ゲート絶縁
膜８は、半導体基板１の表面を酸化して形成した酸化シ
リコン膜を用いる。
次に、ゲート絶縁膜８上に第２層目ゲート電極９を形成
する。第２層目ゲート電極９は、例えば、第１層目ゲー
ト電極５と同様に、多結晶シリコン膜で形成する。この
第２層目ゲート電極９を形成する工程により、メモリセ
ルQ2,Q4,Q6及びQ8が形成される。
する。第２層目ゲート電極９は、例えば、第１層目ゲー
ト電極５と同様に、多結晶シリコン膜で形成する。この
第２層目ゲート電極９を形成する工程により、メモリセ
ルQ2,Q4,Q6及びQ8が形成される。
次に、第７図に示すように、プリチャージ用MISFETQpの
ゲート電極５の両側部及びメモリセルQ8の一側部に、n+
型半導体領域10を形成する。半導体領域10は、ゲート電
極５及び９をマスクとして用い、イオン打込みでｎ型不
純物（例えばAs）を導入することにより形成することが
できる。なお、前記導入された情報書込用不純物6a、7a
の夫々は、半導体領域10を形成するアニール工程等によ
り、ｐ型半導体領域６、7A、7Bの夫々に形成される。
ゲート電極５の両側部及びメモリセルQ8の一側部に、n+
型半導体領域10を形成する。半導体領域10は、ゲート電
極５及び９をマスクとして用い、イオン打込みでｎ型不
純物（例えばAs）を導入することにより形成することが
できる。なお、前記導入された情報書込用不純物6a、7a
の夫々は、半導体領域10を形成するアニール工程等によ
り、ｐ型半導体領域６、7A、7Bの夫々に形成される。
次に、層間絶縁膜11、接続孔12、配線13、層間絶縁膜1
4、接続孔15、データ線16の夫夫を順次形成することに
より、前記第２図及び第３図に示す縦型マスクROMは完
成する。
4、接続孔15、データ線16の夫夫を順次形成することに
より、前記第２図及び第３図に示す縦型マスクROMは完
成する。
なお、本発明は、前記第１回目の情報の書込みと第２回
目の情報の書込みとを入れ替えてもよい。つまり、本発
明は、第１層目ゲート電極５を形成する工程の後に、第
１層目ゲート電極５を通して不純物7aを導入し、この
後、第１層目ゲート電極５間に、不純物6aを導入しても
よい。
目の情報の書込みとを入れ替えてもよい。つまり、本発
明は、第１層目ゲート電極５を形成する工程の後に、第
１層目ゲート電極５を通して不純物7aを導入し、この
後、第１層目ゲート電極５間に、不純物6aを導入しても
よい。
また、本発明は、メモリセルQ1〜Q8を予じめエンハンス
メント型MISFETに設定しておき、不純物を導入すること
により、所定のメモリセルＱをデプレッション型MISFET
となるような低いしきい値電圧に設定してもよい。この
場合、不純物として、As又はＰのｎ型不純物を使用す
る。
メント型MISFETに設定しておき、不純物を導入すること
により、所定のメモリセルＱをデプレッション型MISFET
となるような低いしきい値電圧に設定してもよい。この
場合、不純物として、As又はＰのｎ型不純物を使用す
る。
本実施例IIは、第１層目ゲート電極を通して情報書込用
不純物を導入する情報の書込みにおいて、第１層目ゲー
ト電極下、第２層目ゲート電極下の夫々に導入される情
報書込用不純物の深さ方向の位置を制御することができ
る、本発明の他の実施例である。
不純物を導入する情報の書込みにおいて、第１層目ゲー
ト電極下、第２層目ゲート電極下の夫々に導入される情
報書込用不純物の深さ方向の位置を制御することができ
る、本発明の他の実施例である。
本発明の実施例IIである縦型マスクROMを第８図（所定
の製造工程における要部断面図）に示す。
の製造工程における要部断面図）に示す。
本実施例IIにおいては、第１層目ゲート電極５下への情
報の書込みに先立って、第１層目ゲート電極５の上部に
マスク19を形成したうえで不純物7aを導入する。マスク
19は、例えば第１層目ゲート電極５の加工々程（エッチ
ング工程）で同時に形成される（重ね切りされる）。す
なわち、基板上全面に堆積されたゲート電極５形成のた
めの多結晶シリコン層上に、さらに、例えばCVD等で形
成される酸化シリコン膜や窒化シリコン膜が形成され
る。この後、図示しないフォトレジスト膜を用いたRIE
（リアクティブイオンエッチング）等の異方性エッチン
グによりこれらの絶縁膜及び多結晶シリコンを順次エッ
チングして第１層目ゲート電極５及びマスク19を形成す
る。また、マスク19は、第１層目ゲート電極５を加工す
るために用いたエッチングマスクつまりフォトレジスト
膜で形成してもよい。この場合、マスク18と19とを共に
ポジ型とすることなく、いずれか一方又は両方をネガ型
とする。
報の書込みに先立って、第１層目ゲート電極５の上部に
マスク19を形成したうえで不純物7aを導入する。マスク
19は、例えば第１層目ゲート電極５の加工々程（エッチ
ング工程）で同時に形成される（重ね切りされる）。す
なわち、基板上全面に堆積されたゲート電極５形成のた
めの多結晶シリコン層上に、さらに、例えばCVD等で形
成される酸化シリコン膜や窒化シリコン膜が形成され
る。この後、図示しないフォトレジスト膜を用いたRIE
（リアクティブイオンエッチング）等の異方性エッチン
グによりこれらの絶縁膜及び多結晶シリコンを順次エッ
チングして第１層目ゲート電極５及びマスク19を形成す
る。また、マスク19は、第１層目ゲート電極５を加工す
るために用いたエッチングマスクつまりフォトレジスト
膜で形成してもよい。この場合、マスク18と19とを共に
ポジ型とすることなく、いずれか一方又は両方をネガ型
とする。
このように、第１層目ゲート電極５の上部にこれに自己
整合的にマスク19を形成し、両者を通して不純物7aを導
入して第１層ゲート電極５下への情報の書込みを行うこ
とにより、マスク19で不純物7aの打込みエネルギを大き
くできるので、第１層目ゲート電極５下、第２層目ゲー
ト電極９下の夫々に導入される不純物7aの位置の差を充
分に確保する（位置の差を大きくする）ことができる。
つまり、メモリセルQ1、Q2の基板表面に不純物7aを導入
するようなエネルギを選択したとき、メモリセルQ2、Q4
形成領域に導入される不純物7aが、メモリセルQ2、Q4の
しきい値電圧に、より影響を与えないように、深い位置
に形成することができる。
整合的にマスク19を形成し、両者を通して不純物7aを導
入して第１層ゲート電極５下への情報の書込みを行うこ
とにより、マスク19で不純物7aの打込みエネルギを大き
くできるので、第１層目ゲート電極５下、第２層目ゲー
ト電極９下の夫々に導入される不純物7aの位置の差を充
分に確保する（位置の差を大きくする）ことができる。
つまり、メモリセルQ1、Q2の基板表面に不純物7aを導入
するようなエネルギを選択したとき、メモリセルQ2、Q4
形成領域に導入される不純物7aが、メモリセルQ2、Q4の
しきい値電圧に、より影響を与えないように、深い位置
に形成することができる。
この実施例IIにおいて、不純物6aのイオン打込み及びそ
の他の工程は、実施例Ｉと同様に行なわれる。
の他の工程は、実施例Ｉと同様に行なわれる。
本実施例IIIは、単位メモリセル行の第２層目ゲート電
極間の離隔寸法を低減し、縦型マスクROMの集積度をさ
らに向上した、本発明の他の実施例である。
極間の離隔寸法を低減し、縦型マスクROMの集積度をさ
らに向上した、本発明の他の実施例である。
本発明の実施例IIIである縦型マスクROMのメモリセルア
レイを第９図（所定の製造工程における要部断面図）で
示す。
レイを第９図（所定の製造工程における要部断面図）で
示す。
本実施例IIIは実施例IIにおける第２層目ゲート電極９
に代えて第２層目ゲート電極9Aと第３層目ゲート電極
（製造工程における第３層目の導電層）9Bとを交互に形
成している。第２層目ゲート電極9Aは、第１層目ゲート
電極５間に１つ置きに配置される。第３層目ゲート電極
9Bは、第２層目ゲート電極9Aを形成した後に、第２層目
ゲート電極9A間の第１層目ゲート電極５間に配置され
る。つまり、第２層目ゲート電極9A、第３層目ゲート電
極9Bの夫々は、ゲート長方向に、第１層目ゲート電極５
間に交互に形成されている。
に代えて第２層目ゲート電極9Aと第３層目ゲート電極
（製造工程における第３層目の導電層）9Bとを交互に形
成している。第２層目ゲート電極9Aは、第１層目ゲート
電極５間に１つ置きに配置される。第３層目ゲート電極
9Bは、第２層目ゲート電極9Aを形成した後に、第２層目
ゲート電極9A間の第１層目ゲート電極５間に配置され
る。つまり、第２層目ゲート電極9A、第３層目ゲート電
極9Bの夫々は、ゲート長方向に、第１層目ゲート電極５
間に交互に形成されている。
このように構成される縦型マスクROMは、第２層目ゲー
ト電極9Aと第３層目ゲート電極9Bとを重ね合せ、第１層
目ゲート電極５上における両者（9Aと9B）の離隔寸法を
なくすことができる。すなわち、実施例Ｉにおけるゲー
ト電極９の間隔（通常、最小加工寸法とされる）が不要
とされる。このため、第１層目ゲート電極５のゲート長
寸法を縮小し、第１層目ゲート電極５で構成されるメモ
リセルQ1,Q3,Q5及びQ7の面積を縮小することができる。
つまり、縦型マスクROMの集積度をより向上することが
できる。
ト電極9Aと第３層目ゲート電極9Bとを重ね合せ、第１層
目ゲート電極５上における両者（9Aと9B）の離隔寸法を
なくすことができる。すなわち、実施例Ｉにおけるゲー
ト電極９の間隔（通常、最小加工寸法とされる）が不要
とされる。このため、第１層目ゲート電極５のゲート長
寸法を縮小し、第１層目ゲート電極５で構成されるメモ
リセルQ1,Q3,Q5及びQ7の面積を縮小することができる。
つまり、縦型マスクROMの集積度をより向上することが
できる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明の縦型マスクROMは、これがPLA（Progra
mmable Logic Array）等の論理回路として用いられた場
合をも含む。例えば、第10図に示すように、本発明の縦
型マスクROMと同一の構成によって、Ｙデコーダ回路の
一部Ydec1を構成することができる。第10図において、Y
dec1は、単位メモリセル行とプリチャージ用MISFETQpc
との間に接続され、単位メモリセル行をデータ線DLに選
択的に接続する。ＹデコーダYdec1の単位選択回路は、M
ISFETQd1〜Qdnからなる。MISFETQd1〜Qdnは、本発明に
従ってディプレション型又はエンハンスメント型とされ
る。１つの単位選択回路が１つのメモリセル行に相当す
る。ＹデコーダYdec1には、図示しないアドレスバッフ
ァ回路において発生された相補アドレス信号のうちの所
定の一部の信号が供給され、MISFETQd1〜Qdn等の各ゲー
ト電極に供給される。第10図に示す縦型マスクROMは、
電源電圧線を中心としてMISFETQpc、ＹデコーダYdec1、
メモリセルアレイを対称に配置し、これをくり返すこと
によって、構成される。そして、同一のデータ線に対応
する複数の単位メモリセル行のうち、ＹデコーダYdec1
によって選択された１つが、データ線に接続される。こ
の場合、ＹデコーダYdec1は、メモリ回路ではなく、１
つのメモリセル行を外部からの信号に応じて選択する論
理回路と見ることができる。
mmable Logic Array）等の論理回路として用いられた場
合をも含む。例えば、第10図に示すように、本発明の縦
型マスクROMと同一の構成によって、Ｙデコーダ回路の
一部Ydec1を構成することができる。第10図において、Y
dec1は、単位メモリセル行とプリチャージ用MISFETQpc
との間に接続され、単位メモリセル行をデータ線DLに選
択的に接続する。ＹデコーダYdec1の単位選択回路は、M
ISFETQd1〜Qdnからなる。MISFETQd1〜Qdnは、本発明に
従ってディプレション型又はエンハンスメント型とされ
る。１つの単位選択回路が１つのメモリセル行に相当す
る。ＹデコーダYdec1には、図示しないアドレスバッフ
ァ回路において発生された相補アドレス信号のうちの所
定の一部の信号が供給され、MISFETQd1〜Qdn等の各ゲー
ト電極に供給される。第10図に示す縦型マスクROMは、
電源電圧線を中心としてMISFETQpc、ＹデコーダYdec1、
メモリセルアレイを対称に配置し、これをくり返すこと
によって、構成される。そして、同一のデータ線に対応
する複数の単位メモリセル行のうち、ＹデコーダYdec1
によって選択された１つが、データ線に接続される。こ
の場合、ＹデコーダYdec1は、メモリ回路ではなく、１
つのメモリセル行を外部からの信号に応じて選択する論
理回路と見ることができる。
なお、特に、縦型マスクROMにおいて、第10図のよう
に、Ｙデコーダの一部をメモリセルアレイと同一構成と
することによって、さらにその集積度を向上することが
できる。
に、Ｙデコーダの一部をメモリセルアレイと同一構成と
することによって、さらにその集積度を向上することが
できる。
また、上記実施例Ｉ〜IIIを組合せて実施することが可
能である。
能である。
メモリセルの周辺回路を構成するMISFETQpc等は、公知
のLDD（Lightly Doped Drain）構造、DDD（Double Diff
used Drain）構造等の種々の構造であってもよい。
のLDD（Lightly Doped Drain）構造、DDD（Double Diff
used Drain）構造等の種々の構造であってもよい。
メモリセルアレイは、ｎ型半導体基板内に形成されたp-
型ウエル領域内に形成してもよい。
型ウエル領域内に形成してもよい。
縦型マスクROMが、他の論理回路と共に同一半導体基板
上に形成されたような、例えば１チップマイクロコンピ
ュータのような半導体集積回路装置にも本発明は有効で
ある。
上に形成されたような、例えば１チップマイクロコンピ
ュータのような半導体集積回路装置にも本発明は有効で
ある。
ゲート電極（ワード線）は、４層以上の導体層のくり返
しによって形成されてもよい。
しによって形成されてもよい。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
縦型マスクROMの第１層目ゲート電極を形成した後に、
前記第１層目ゲート電極下の基板主面部に、この第１層
目ゲート電極を通して情報書込用不純物を導入し、情報
の書込みを行うことにより、第１層目ゲート電極で構成
されるメモリセルの情報の書込みを、第１層目ゲート電
極に対して自己整合的に行うことができるので、このメ
モリセル面積を縮小し、縦型マスクROMの集積度を向上
することができる。
前記第１層目ゲート電極下の基板主面部に、この第１層
目ゲート電極を通して情報書込用不純物を導入し、情報
の書込みを行うことにより、第１層目ゲート電極で構成
されるメモリセルの情報の書込みを、第１層目ゲート電
極に対して自己整合的に行うことができるので、このメ
モリセル面積を縮小し、縦型マスクROMの集積度を向上
することができる。
また、第２層目、第３層目ゲート電極の夫々を第１層目
ゲート電極間に交互に形成したことにより、第２層目ゲ
ート電極と第３層目ゲート電極とを重ね合せ、第１層目
ゲート電極上における両者の離隔寸法をなくすことがで
きるので、第１層目ゲート電極のゲート長寸法を縮小
し、第１層目ゲート電極で構成されるメモリセル面積を
縮小し、縦型マスクROMの集積度をより向上するこがで
きる。
ゲート電極間に交互に形成したことにより、第２層目ゲ
ート電極と第３層目ゲート電極とを重ね合せ、第１層目
ゲート電極上における両者の離隔寸法をなくすことがで
きるので、第１層目ゲート電極のゲート長寸法を縮小
し、第１層目ゲート電極で構成されるメモリセル面積を
縮小し、縦型マスクROMの集積度をより向上するこがで
きる。
第１図は、本発明の実施例Ｉである縦型マスクROMの等
価回路図、 第２図は、前記縦型マスクROMのメモリセルアレイを示
す要部平面図、 第３図は、第２図のIII−III線で切った断面図、 第４図乃至第７図は、前記第３図に示すメモリセルアレ
イの各製造工程毎の要部断面図、 第８図は、本発明の実施例IIである縦型マスクROMにお
いて、所定の製造工程でのメモリセルアレイを示す要部
断面図、 第９図は、本発明の実施例IIIである縦型マスクROMにお
いて、所定の製造工程でのメモリセルアレイを示す要部
断面図、 第10図は、本発明の他の適用例を示す回路図である。 図中、１……半導体基板、4,8……ゲート絶縁膜、5,9,9
A,9B……ゲート電極、5A,9A,WL……ワード線、6,7A,7B,
10……半導体領域、6a,7a……情報書込用不純物、13…
…配線、16,DL……データ線、17,18,19……マスク、Q1
〜Q8……メモリセル、Qp……MISFETである。
価回路図、 第２図は、前記縦型マスクROMのメモリセルアレイを示
す要部平面図、 第３図は、第２図のIII−III線で切った断面図、 第４図乃至第７図は、前記第３図に示すメモリセルアレ
イの各製造工程毎の要部断面図、 第８図は、本発明の実施例IIである縦型マスクROMにお
いて、所定の製造工程でのメモリセルアレイを示す要部
断面図、 第９図は、本発明の実施例IIIである縦型マスクROMにお
いて、所定の製造工程でのメモリセルアレイを示す要部
断面図、 第10図は、本発明の他の適用例を示す回路図である。 図中、１……半導体基板、4,8……ゲート絶縁膜、5,9,9
A,9B……ゲート電極、5A,9A,WL……ワード線、6,7A,7B,
10……半導体領域、6a,7a……情報書込用不純物、13…
…配線、16,DL……データ線、17,18,19……マスク、Q1
〜Q8……メモリセル、Qp……MISFETである。
フロントページの続き (72)発明者 楠山 幸一 東京都小平市上水本町1479番地 日立マイ クロコンピュータエンジニアリング株式会 社内 (72)発明者 目黒 怜 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 甲藤 久郎 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 小森 和宏 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭56−150858（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数のMISFETが直列接続されて行方向に複
数配列され、共通のゲート電極がその行方向と直交する
ように列方向に沿って複数配列され、選択されたMISFET
は相対的に低しきい値電圧を有するデプレッション型MI
SFETで、他のMISFETは相対的に高しきい値電圧を有する
エンハンス型MISFETで縦型マスクROMを一つの半導体基
体に形成する半導体集積回路装置の製造方法であって、 （１）第１導電型を示す半導体基板の主面の複数のMISF
ETのチャネル領域が形成されるべき部分にその第１導電
型とは反対の第２導電型を示す不純物を導入する低しき
い値電圧調整工程、 （２）その低しきい値電圧調整された基板主面にゲート
絶縁膜を介して、複数の第１ゲート電極を所定間隔を保
って、列方向に沿って複数配列させる工程、 （３）所要の複数の第１ゲート電極間の基板主面内に、
そのゲート電極に対して自己整合的に第１導電型を示す
不純物を導入する第１の高しきい値電圧調整工程、 （３）所要の第１ゲート電極下にその第１ゲート電極を
通して基板主面に第１導電型を示す不純物を導入する第
２の高しきい値電圧調整工程、 （４）前記第１ゲート電極間にその第１ゲート電極間を
オーバーラップするようにゲート絶縁膜を介して第２ゲ
ート電極を列方向に沿って配列させる工程、 とから成ることを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249725A JPH0797606B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置の製造方法 |
| KR1019870010080A KR950009810B1 (ko) | 1986-10-22 | 1987-09-11 | 반도체기억장치의 제조방법 |
| US07/111,690 US4818716A (en) | 1986-10-22 | 1987-10-22 | Semiconductor device and manufacturing method thereof |
| US07/301,978 US4904615A (en) | 1986-10-22 | 1989-01-26 | Method of making a read only memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249725A JPH0797606B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104469A JPS63104469A (ja) | 1988-05-09 |
| JPH0797606B2 true JPH0797606B2 (ja) | 1995-10-18 |
Family
ID=17197270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249725A Expired - Fee Related JPH0797606B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4818716A (ja) |
| JP (1) | JPH0797606B2 (ja) |
| KR (1) | KR950009810B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPH01161752A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置製造方法 |
| US5084404A (en) * | 1988-03-31 | 1992-01-28 | Advanced Micro Devices | Gate array structure and process to allow optioning at second metal mask only |
| JP2654449B2 (ja) * | 1988-06-09 | 1997-09-17 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
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| JP2509707B2 (ja) * | 1989-09-04 | 1996-06-26 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2577093B2 (ja) * | 1989-09-14 | 1997-01-29 | 三星電子株式会社 | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
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| JP2604071B2 (ja) * | 1991-05-14 | 1997-04-23 | 株式会社東芝 | 半導体装置の製造方法 |
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-
1986
- 1986-10-22 JP JP61249725A patent/JPH0797606B2/ja not_active Expired - Fee Related
-
1987
- 1987-09-11 KR KR1019870010080A patent/KR950009810B1/ko not_active Expired - Fee Related
- 1987-10-22 US US07/111,690 patent/US4818716A/en not_active Expired - Fee Related
-
1989
- 1989-01-26 US US07/301,978 patent/US4904615A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950009810B1 (ko) | 1995-08-28 |
| KR880005686A (ko) | 1988-06-30 |
| US4818716A (en) | 1989-04-04 |
| US4904615A (en) | 1990-02-27 |
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