JPH01128565A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、縦型マス
クＲＯＭを有する半導体集積回路装置に適用して有効な
技術に関するものである。

〔従来の技術〕

Ｉい４体の縦型マスクＲＯＭ或はマイクロプロセッサ等
の半導体集積回路装置に内蔵された縦型マスクＲＯＭは
２層ゲート構造（マルチゲート構造）を採用している。

２層ゲート構造は、ゲート長方向に所定間隔で配置され
た第１ゲート電極間に第２ゲート電極を配置するように
構成されている。第１ゲート電極は第１層目ゲート電極
材料つまり多結晶珪素膜で形成されている。第２ゲート
″ｔｔｉ極は第２層目ゲート電極材料つまり同様に多結
晶珪素膜で形成されている。第１ゲート電極の端部と第
２ゲート電極の端部とは、１２造工程におけるマスク合
せ余裕寸法に相当する分重ね合されている。

このように構成される縦型マスクＲＯＭは、第１ゲート
電極と第２ゲート電極との間のソース領域又はドレイン
領域に相当する部分をなくすことができる。すなわち、
この種の縦型マスクＲＯＭは、ゲート長方向の面積を縮
小することができるので、集積度を向上することができ
る特徴がある。

前記縦型マスクＲＯＭの情報の書込は、前記第１ゲート
電極及び第２ゲート電極を形成する前に行われている。

つまり、情報の書込みは次のように行われている。

まず、半導体基板主面部のチャネル形成領域を予じめデ
ィプレッション型（又はエンハンスメント型）のしきい
値電圧に形成する。

次に、半導体基板主面上に不純物導入用マスクを形成す
る。不純物導入用マスクは１例えばフォトレジスト膜で
形成し、情報を書込む領域のチャネル形成領域上が開口
されている。

次に、前記不純物導入用マスクを用い、その開口部を通
してチャネル形成領域に情報書込用不純物を導入する。

この情報書込用不純物はＢ（ボロン）を使用し、情報書
込用不純物が導入されたチャネル形成領域はエンハンス
メント型のしきい値電圧に形成される。

次に、第１ゲート電極を形成し、この後、第２ゲート電
極を形成する。

このように構成される縦型マスクＲＯＭは、情報書込用
不純物が導入される領域に対して、第１ゲート電極、第
２ゲート電極の夫々が製造工程におけるマスク合せずれ
を生じる。このマスク合せずれは、それに相当する分、
第１ゲート電極と第２ゲート電極との重ね合せに余裕寸
法を確保する必要があるので、縦型マスクＲＯＭの集積
度を低下させる。

この問題点を解決する技術として、日経マグロウヒル社
発行、日経マイクロデバイス、１９８７年７月号、第７
３頁乃至第７５頁に次ような技術が記載されている。

まず、縦型マスクＲＯＭの第１ゲート電極を形成する前
に、第１ゲート電極形成領域の半導体基板主面部のチャ
ネル形成領域に情報書込用不純物を導入する。この情報
書込用不純物の導入は、不純物導入用マスクを用い、イ
オン打込みで行う。

次に、第１ゲート電極を形成する。

次に、第１ゲート電極をエツチング用マスクとして用い
、半導体基板主面部の第２ゲート電極形成領域をエツチ
ングしトレンチを形成する。このエツチングは、少なく
ともチャネル形成領域よりも深く行う。このエツチング
により第１ゲート電極の周囲にはみ出す前記情報書込用
不純物を除去できるので、第１ゲート電極に対して自己
整合で情報の書込みを行うことができる。

次に、不純物導入用マスクを形成する。この麹。

この不純物導入用マスク及び第１ゲート電極を用い、半
導体基板主面部の第２ゲート電極形成領域の所定のチャ
ネル形成領域に情報書込用不純物を導入する。この情報
書込用不純物は、第１ゲート電極に対して自己整合で導
入されるので、結果的に第２ゲニト電極形成領域に対し
て自己整合で導入される。

次に、前記トレンチに沿って第２ゲート電極を形成する
。

このように構成される縦型マスクＲＯＭは、第１ゲート
電極、第２ゲート電極の夫々に対して情報書込用不純物
を自己整合で導入できるので、集積度を向上することが
できる特徴がある。

〔発明が解決しようとする問題点〕

本発明者は、前述の技術の検討の結果１次の問題点を見
出した。

前述の縦型マスクＲＯＭは、情報の書込みがゲート電極
を形成する前に行われているので、縦型マスクＲＯＭの
製品の完成までに要する時間が長くなる。

また、前述のマスクＲＯＭは、２回の情報書込用不純物
導入マスクを形成する工程及び２回の情報書込用不純物
を導入する工程を必要としている。

このため、情報書込工程数が増加するので、縦型マスク
ＲＯＭの製品の完成までに要する時間がさらに長くなる
。

本発明の目的は、縦型マスクＲＯＭを有する半導体集積
回路装置において、製品の完成までに要する時間を短縮
することが可能な技術を提供することにある。

本発明の他の目的は、前記縦型マスクＲＯＭの情報の書
込みをゲート電極の形成後に行い、前記目的を達成する
ことが可能な技術を提供することにある。

本発明の他の目的は、前記縦型マスクＲＯＭの情報書込
工程数を低減し、前記目的を達成することが可能な技術
を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、縦型
マスクＲＯＭの集積度を向上することが可能な技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

２層ゲート構造の縦型マスクＲＯＭを有する半導体集積
回路装置において、第１ゲート電極、第２ゲート電極の
夫々を異なる不純物透過率で形成し、この後、情報書込
用不純物導入マスクを形成し、この情報書込用不純物導
入マスクを用い、前記不純物透過率の差を利用して第１
ゲート電極、第２ゲート電槙の夫々を通して情報書込用
不純物をチャネル形成領域に選択的に導入する。

〔作　用〕

上述した手段によれば、第１ゲート電極及び第２ゲート
電極を形成した後に情報の書込みを行うので、縦型マス
クＲＯＭの製品の完成までに要する時間を短縮すること
ができる。

また、１回の情報書込用不純物導入マスクを形成する工
程及び２回の情報書込用不純物を導入する工程で情報書
込工程を行い、１回の情報書込用不純物導入用マスクを
形成する工程をなくすことができるので、縦型マスクＲ
ＯＭの製品の完成までに要する時間を短縮することがで
きる。

また、情報書込用不純物は、第１ゲート電極、第２ゲー
ト電極の夫々に対して自己整合で導入されるので、縦型
マスクＲＯＭの集積度を向上することができる。

以下、本発明の構成について、一実施例とともに説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例である縦型マスクＲＯＭの構成を第３
図（等価回路図）で示す。

第３図に示すように、縦型マスクＲＯＭは、８個のメモ
リセルＭ１〜Ｍ８を直列に接続した所ｍ８゜段のＮＡＮ
Ｄ構造で構成されている。

メモリセルＭはＭＩＳ構造で構成されている。

つまり、メモリセルＭはｌＭＩＳＦＥＴのソース領域及
びドレイン領域に相当する半導体領域部分が存在しない
。各メモリセルＭのゲート電極は、Ｘデコーダ回路ＸＤ
ｅｃにワード線を介して接続されている。

前記８個の直列接続されたメモリセルＭのうち、一端側
のメモリセルＭ１はメモリセル選択用ＭＩＳＦＥＴＱｓ
を介在させて出力信号端子Ｖｏｕｔを経由してセンスア
ンプＳＡに接続されている。−方、ダミーメモリセルＤ
ＭＣはメモリセルと同一のＸデコーダ回路ＸＤｅｃ及び
Ｙデコーダ回路ＹＤｅｃで選択され、ダミーメモリセル
選択用ＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　ｄを介在させて出
力信号端子ＶｏｕｔＤを経由してダミーセンスアンプＳ
ＡＤに接続されている。これらの電流センスアンプで増
幅された信号を差動アンプＯＡにて増幅してＤｏｕｔに
出力する。Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓはＹデコー
ダ回路ＹＤｅｃに接続されている。センスアンプＳＡ、
ＳＡＤは電源電圧ＶＣＣにて決定されるレベルでセンス
電流を決めている。

前記８個の直列接続されたメモリセルＭのうち、他端側
のメモリセルＭ６は接地電位ＧＮＤに接続されている。

また、ダミーメモリセルＤＭＣの一端も接地電位ＧＮＤ
に接続されている。

次に、前記縦型マスクＲＯＭのメモリセルＭの具体的な
構成について、第２図（メモリセルアレイの要部平面図
）及び第１図（第２図の１−１切断線で切った断面図）
を用いて説明する。

第１図及び第２図に示すように、縦型マスクＲ０Ｍは単
結晶珪素からなるｐ“型半導体基板（又はウェル領域）
１で構成されている。半導体基板１の半導体素子形成領
域間の主面にはフィールド絶縁膜２及びｐ、型チャネル
ストッパ領域３が設けられている。

縦型マスクＲＯＭのメモリセルＭは、半導体基板１、ゲ
ート絶縁膜４及びゲート電極５で構成される奇数列のメ
モリセルＭｌ、Ｍ３．Ｍ、、Ｍ、と、半導体基板１、ゲ
ート絶縁膜６及びゲート電極７で構成される偶数列のメ
モリセルＭ　２−　Ｍ　４　＃　Ｍ　＠　−Ｍ　８とで
構成されている。

奇数列のメモリセルＭのゲート電極５は、ゲート長方向
（第２図では行方向）に所定の間隔で配置されている。

このゲートｆ！を極５は第１層目ゲート電極形成工程で
形成されている。例えば、ゲート電極５は、　２０００
［人］程度の膜厚の多結晶珪素膜５Ａ上に１５００〜３
０００［入］程度の膜厚の高融点金属シリサイド（Ｍｏ
ｓｔ、、ＷＳｉ、、ＴａＳｉ、、Ｔｉ５ｉ２）膜５Ｂを
設けた複合膜で形成する。ゲート電極５は。

情報書込用不純物が透過しすらいように、高融点金属シ
リサイド膜５Ｂを使用し、がっ合計としての膜厚を厚く
構成している。また、ゲート電極５は、高融点金属シリ
サイド膜５Ｂに代えて、高融点金属（Ｍｏ、Ｗ、Ｔａ、
Ｔｉ）膜を積層した複合膜で形成してもよい。

偶数列のメモリセルＭのゲート電極７は、ゲート電極５
に対する製造工程におけるマスク合せ余裕寸法に相当す
る分重ね合せて前記第１ゲート電極５間に配置されてい
る。ゲートｆｌｔ極７は第１層目ゲート電極形成工程で
形成されている。例えば。

ゲート電極７は３０００〜４０００［人１８度の膜厚の
多結晶珪素膜の単層で形成する。ゲート電ｔ４７は、情
報書込用不純物が透過し易いように、多結晶珪素膜を使
用し、かつ膜厚を薄く構成している。

前記ゲート電極５とゲート電極７とは、符号を付けない
が、ゲート電極５上を覆う層間絶縁膜によって電気的に
分離されている。

奇数列のメモリセルＭのうち、メモリセルＭ３及びＭ７
は情報が書込まれている。つまり、メモリセルＭ、及び
Ｍ７は、半導体基板１の主面部のチャネル形成領域に情
報書込用不純物の導入によって形成されたｐ型半導体領
域９が構成されている。メモリセルＭは予じめディプレ
ッション型のしきい値電圧で形成されるが、ｐ型半導体
領域９はしきい値電圧をエンハンスメント型に変化させ
るように構成されている。

同様に、偶数列のメモリセルＭのうち、メモリセルＭ２
及びＭ４は情報が書込まれている。メモリセルＭ２及び
Ｍ４は、半導体基板１の主面部のチャネル形成領域に情
報書込用不純物の導入によって形成されたｐ型半導体領
域１０が構成されている。ｐ型半導体領域１０はしきい
値電圧をエンハンスメント型に変化させるように構成さ
れている。

メモリセルＭ２及びＭ４の半導体領域１０の下部の半導
体基板１の主面部には、メモリセルＭ、及びＭ７の情報
を書込むために導入された情報書込用不純物によってｐ
半導体領域９が構成されている。

この半導体領域９は、メモリセルＭ２及びＭ、のチャネ
ル形成領域よりも深い位置に導入されるので、しきい値
電圧の変化には影響を及ぼさない。

メモリセル選択用ＭＩＳＦＥＴＱｓは、半導体基板１、
ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイ
ン領域として使用される一対のｎ゛型半導体領域８で構
成されている。前記奇数列のメモリセルＭは、このＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓと略同−製造工程によって
形成されている。ダミーメモリセル用ＭＩＳＦＥＴＤＭ
Ｃは第１図及び第２図には図示していないが、上記略同
様の構造で構成されている。接地電位配、線ＧＮＤは半
導体領域８によって構成されている。

前記ＭＩＳＦＥＴＱｓの一方の半導体領域８には１層間
絶縁膜１１に形成された接続孔１２を通してビット線１
３が接続されている。層間絶縁膜１１は、例えば、ＣＶ
Ｄで積層した酸化珪素膜上にＰＳＧ膜を形成した複合膜
で形成する。ビット線１３は、アルミニウムか、Ｃｕ又
は及びＳｉを添加したアルミニウム合金で形成する。

図示していないが、Ｘデコーダ回路ＸＤｅｃ。

Ｙデコーダ回路Ｙ　Ｄ　ｅ　ｃ等の周辺回路を構成する
Ｍ　Ｉ　Ｓ　ＦＥＴは、前記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｓと同一製造工程で形成する。つまり１周辺回路を
構成するＭＩＳＦＥＴは、半導体基板１．ゲート絶縁膜
４゜ゲート電極５及び一対のｎ゛型半導体領域８　（ｐ
チャネルＭＩＳＦＥＴの場合はｐ０型型半体領域）で構
成されている。周辺回路を構成するＭＩＳＦＥＴは、ゲ
ート絶縁膜４を形成した後、早い時点でゲート電極を形
成し、ゲート絶縁膜４の汚染を低減できるように、第１
層目ゲート電極形成工程でゲート電極を形成する。ゲー
ト電極５で構成されるＭＩＳＦＥＴは、ゲート電極５の
比抵抗値がゲート電極７に比べて小さいので、動作速度
の高速化を図ることができる。

次に、このよう゛に構成される縦型マスクＲＯＭの製造
方法及び情報書込方法について、第４図乃至第８図（各
製造工程毎の要部断面図）を用いて簡弔に説明する。

まず、単結晶珪素からなるｐ−型半導体基板１を用意す
る。半導体基板１はｌＸｌＯ１２〜２　Ｘ　１０”　［
ａｔｏｎｓ／ｃｎ”］程度の表面濃度で形成する。

次に、前記半導体基板１の半導体素子形成領域間の主面
に、フィールド絶縁膜２及びｐ型チャネルストッパ領域
３を形成する６ 次に、半導体基板１のＭＩＳＦＥＴ形成領域の主面部に
、しきい値電圧調整用の不純物１４を導入する。不純物
１４は、例えばｌＸｌ０”〜２　Ｘ　１０”　［ａｔｏ
ｗｓ／ａｍ２］程度のＢ３を５０〜８ｏ［Ｋｅｖ］程度
のイオン打込みで導入する。さらに、メモリマット部の
み、例えば２　Ｘ　１０”　〜３　Ｘ　１０”　［ａｔ
ｏｍｓ／　ｃｘ”　］程度のＡｓ−を１００〜１５０［
Ｋ　ｅ　Ｖコ程度のイオン打込みで導入する。この不純
物１４′　の導入によって。

しきい値電圧はディプレッション型に調整される。

次に、第４図に示すように、半導体基板１のメモリセル
Ｍ形成領域及びＭＩＳＦＥＴＱｓ形成領域の主面上にゲ
ート絶縁膜４を形成する。ゲート絶縁膜４は、半導体基
板１の主面を熱酸化した酸化珪素膜で形成し、２００〜
３００［人］程度の膜厚で形成する。

次に、第５図に示すように、第１層目ゲート電極形成工
程によって、ゲート絶縁膜４の所定上部にゲート電極（
第１ゲート電極）５を形成する。ゲ−上電極５は、前述
のように、多結晶珪素膜５Ａと高融点金属シリサイド膜
５Ｂとの複合膜で形成されている。多結晶珪素膜５Ａは
ＣＶＤで積層され、高融点金属シリサイド膜５Ｂはスパ
ッタで積層される。このゲート電極５を形成することに
より、奇数列のメモリセルＭが形成される。

次に、メモリセルＭ形成領域のゲート電ｔ４ｉ５間にお
いて、半導体基板１の主面上にゲート絶縁膜６を形成す
る。ゲート絶縁膜６は、半導体基板１の主面を熱酸化し
た酸化珪素膜で形成し、２００〜３００［人］程度の膜
厚で形成する。このゲート絶縁膜６を形成する工程と同
一製造工程によって、ゲート化Ｉ４！５を覆う層間絶縁
膜が形成される。

次に、前記ゲート絶縁膜６の上部に、第２層目ゲート電
極形成工程によって、ゲート電極（第２ゲート電極）７
を形成する。ゲート電極７は、前述のように多結晶珪素
膜で形成する。このゲート電極７を形成することにより
、偶数列のメモリセルＭが形成される。

次に、前記ゲート電極５及び７を不純物導入用マスクと
して用い、第６図に示すように、半導体基板１の主面部
にｎ１型半導体領域８を形成する。

半導体領域８はイオン打込みで形成する。半導体領域８
を形成することにより、メモリセル選択用Ｍ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ　ｓが形成される（同様にダミーメモリ
セル用ＭＩＳＦＥＴＤＭＣ，Ｑｓｄ及びセンスアンプを
含む周辺回路を構成するＭＩＳＦＥＴも形成される）。

次に、情報書込工程を施す。まず、ゲート電極５及び７
の上部全面に情報書込用不純物導入マスク１５を形成す
る。情報書込用不純物導入マスク１５は、情報が書込ま
れるゲート電極５上、ゲート電極７上の夫々の表面が露
出するように開口部１５Ａを有している。この開口部１
５Ａの平面形状は、第２図に一点鎖線で示すように、ゲ
ート長方向の寸法がメモリセルＭのゲート電極５．７の
夫々よりも少なくとも製造工程におけるマスク合せ余裕
寸法に相当する分車さい寸法で構成されている。また、
開口部１５Ａの平面形状は、ゲート幅方向がメモリセル
Ｍのゲート幅寸法よりも少なくとも製造工程におけるマ
スク合せ余裕寸法に相当する分大きい寸法で構成されて
いる。情報書込用不純物導入マスク１５は例えばフォト
レジスト膜で形成する。

そして、前記情報書込用不純物導入マスク１５を用い、
開口部１５Ａから露出する奇数列のメモリセルＭのゲー
ト電極５を通して、情報書込用不純物をゲート電極５下
のチャネル形成領域に選択的に導入し、第７図に示すよ
うに半導体領域９を形成する。この半導体領域９を形成
する情報書込用不純物の導入は１例えば、　７　ｘｔｏ
”〜９ＸＩＯ”［ａｔ。

ｍｓ／ｃｍ”１程度のＢ”を用い、１４０〜１６０［Ｋ
　ｅ　Ｖ］程度の高エネルギ（Ｂのシングルチャージの
場合は約３００［Ｋ　ｅ　Ｖｌ程度）のイオン打込みで
行う。奇数列のメモリセルＭのゲート電極５は、情報書
込用、不純物の透過率が小さいので、前述のような高エ
ネルギのイオン打込みを使用する。このような条件にお
いては、情報書込用不純物の不純物濃度の最大値をチャ
ネル形成領域に設定することができる。前述の情報書込
用不純物は、偶数列のメモリセルＭにも導入されるが、
ゲート化ｔ＠７の不純物透過率がゲート電極５に比べて
大きいので、チャネル形成領域よりも下側の半導体基板
１の主面部に不純物濃度の最大値が形成される。つまり
、偶数列のメモリセルＭのしきい値電圧は、ディプレッ
ション型のままで影響がない。また、メモリセル層間で
あるゲート電極５とゲートな極７とが重なる部分は、情
報書込用不純物の不純物透過率がゲート電極５よりも小
さくなるので、情報書込用不純物がチャネル形成領域に
達しない。

この後、前述と同一の情報書込用不純物導入マスク１５
を用い、開口部１５Ａから露出する偶数列のメモリセル
Ｍのゲート電極７を通して、情報書込用不純物をゲート
電極７下のチャネル形成領域に選択的に導入し、第８図
に示すように半導体領域１０を形成する。この半導体領
域１０を形成する情報書込用不純物の導入は１例えば、
７Ｘ１０”〜９×１０”［ａｔｏｍｓ／　ａｍ”］′Ｐ
４度の８４を用い、１２０〜１４０［ＫｓＶ］８度の低
エネルギのイオン打込みで行う。

偶数列のメモリセルＭのゲート電極７は、情報書込用不
純物の透過率が大きいので、前述のような低エネルギの
イオン打込みを使用する。このような条件においては、
情報書込用不純物の不純物濃度の最大値をチャネル形成
領域に設定することができる。前述の情報書込用不純物
は、奇数列のメモリセルＭにも導入されるが、ゲート電
極５の不純物透過率がゲート電極７に比べて小さいので
、ゲート電極５に阻止され、チャネル形成領域に達しな
い。つまり、奇数列のメモリセルＭのしきい値電圧は、
ディプレッション型又はエンハンスメント型のままで影
響がない。そして、前記情報書込用不純物導入マスク１
５を除去することにより。

情報書込工程は終了する。

このように、２層ゲート構造（マルチゲート構造）の縦
型マスクＲＯＭを有する半導体集積回路装置において、
第１ゲート電極５、第２ゲート電極７の夫々を異なる不
純物透過率で形成し、この後、情報書込用不純物導入マ
スク１５を形成し、この情報書込用不純物導入マスク１
５を用い、前記不純物透過率の差を利用して第１ゲート
電極５、第２ゲート電極７の夫々を通して情報書込用不
純物をチャネル形成領域に選択的に導入することにより
、第１ゲート電極５及び第２ゲート電ｔ４７を形成した
後に情報の書込みを行うので、縦型マスクＲＯＭの製品
の完成までに要する時間を短縮することができる。

また、１回の情報書込用不純物導入マスク１５を形成す
る工程及び２回の情報書込用不純物を導入する工程で情
報書込工程を行うことにより、１回の情報書込用不純物
導入用マスクを形成する工程をなくすことができるので
、それに相当する分、縦型マスクＲＯＭの製品の完成ま
でに要する時間を短縮することができる。

また、情報書込用不純物は、第１ゲート電極５で規定さ
れた領域内に、又第２ゲート電極７で規定された領域内
に導入され、ゲート電極５，７の夫々のチャネル形成領
域に自己整合で導入されるので、縦型マスクＲＯＭの集
積度を向上することができる。

また、第９図に示すように１本発明者が行った基礎的実
験の結果、周辺回路を構成するエンハンスメント型のし
きい値電圧のＭＩＳＦＥＴ（１）に比べて、メモリセル
Ｍのディプレッション型のしきい値電圧を変化させたエ
ンハンスメント型のしきい値電圧のＭＯＳ　（ＩＩ）の
方が短チヤネル効果を低減することができる。つまり、
メモリセルＭのゲート長の寸法を短縮することができる
ので、縦型マスクＲＯＭの集積度を向上することができ
る。

前記情報書込工程の後に、前記第１図及び第２図に示す
ように、層間絶縁膜１１、接続孔１２、ビット線１３を
順次形成することによって、本実施例の縦型マスクＲＯ
Ｍは完成する。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、前述の実施例の情報書込工程におい
て、低エネルギで情報書込用不純物を導入した（偶数列
のメモリセルＭの情報書込み）後、高エネルギで情報書
込用不純物を導入しく奇数列のメモリセルＭの情報書込
み）でもよい。

また、本発明は、第１ゲート電極（５）を多結晶珪素膜
の用層、第２ゲート電極（７）を多結晶珪素膜上に高融
点金属シリサイド膜を積層した複合膜で構成してもよい
。この場合、第１ゲート電極と第２ゲート電極との間の
両者間を電気的に分離する層間絶縁膜は、多結晶珪素膜
の表面に熱酸化で酸化珪素膜を形成するだけなので、高
融点金属シリサイドを含む膜に比べて安定な絶縁耐圧で
しかも形成し易い。

また、本発明は、第１ゲート電極と第２ゲート電極との
抵抗値が異なるので、メモリセルアレイ毎に第１ゲート
電極と第２ゲート電極との間で材料を入れ替え、ワード
線（メモリセルＭのゲート電極と一体に構成される）の
遅延を均一に構成してもよい。

また１本発明は、エンハンスメント型のしきい値電圧で
形成されたメモリセルＭを、ディプレッション型のしき
い値電圧に変化させる情報の書込みを行う縦型マスクＲ
ＯＭに適用することができる。

また、本発明は、第１ゲート電極と第２ゲート電極とを
同一導電性材料で構成し、両者の膜厚を代えて不純物透
過率を変化させてもよい。

また１本発明は、情報書込用不純物の導入を前記層間絶
縁膜１１を形成した後、又はビット線１３を形成した後
に行ってもよい。

また１本発明は、単体の縦型マスクＲＯＭに限定されず
、マイクロプロセッサや論理ゲートアレイ等の半導体集
積回路装置に内蔵された縦型マスクＲＯＭに適用するこ
とができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

２層ゲート構造の縦型マスクＲＯＭにおいて。

製品の完成までに要する時間を短縮することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である縦型マスクＲＯＭの
メモリセルの構成を示す要部断面図。 第２図は、前記メモリセルの平面図、 第３図は、前記縦型マスクＲＯＭの等価回路図、第４図
乃至第８図は、前記縦型マスクＲＯＭの製造方法及び情
報書込方法を説明するための各製造工程毎に示すメモリ
セルの要部断面図、第９図は、前記メモリセル及び周辺
回路を構成するＭＩＳＦＥＴにおいて、しきい値電圧と
ゲート長との関係を示す図である。 図中、１・・・半導体基板、４，６・・・ゲート＃！！
縁膜、５．７・・・ゲート電極、８，９．１０・・・半
導体領域。 １５・・・情報書込用不純物導入マスク、１５Ａ・・・
開口部。 Ｍ・・・メモリセルである。

Claims (1)

1. 【特許請求の範囲】 １、ゲート長方向に所定の間隔で配置された第１層目の
   第１ゲート電極間に第２層目の第２ゲート電極を形成し
   た縦型マスクＲＯＭを有する半導体集積回路装置の製造
   方法において、半導体基板上に第１不純物透過率を有す
   る第１ゲート電極を形成する工程と、該第１ゲート電極
   間の半導体基板上に前記第１不純物透過率と異なる第２
   不純物透過率を有する第２ゲート電極を形成する工程と
   、前記第１ゲート電極及び第２ゲート電極の上部に、所
   定の第１ゲート電極上及び第２ゲート電極上が開口され
   た不純物導入用マスクを形成する工程と、該不純物導入
   用マスクを用い、情報書込用不純物を前記第１ゲート電
   極又は第２ゲート電極を通してその下部の半導体基板主
   面部のチャネル形成領域に選択的に導入する工程と、前
   記不純物導入用マスクを用い、情報書込用不純物を前記
   第２ゲート電極又は第１ゲート電極を通してその下部の
   半導体基板主面部のチャネル形成領域に選択的に導入す
   る工程とを備えたことを特徴とする半導体集積回路装置
   の製造方法。 ２、前記第１ゲート電極又は第２ゲート電極は、多結晶
   珪素膜上に高融点金属膜或は高融点金属シリサイド膜を
   積層した複合膜で形成されていることを特徴とする特許
   請求の範囲第１項に記載の半導体集積回路装置の製造方
   法。 ３、前記第２ゲート電極又は第１ゲート電極は、多結晶
   珪素膜の単層で形成されていることを特徴とする特許請
   求の範囲第１項又は第２項に記載の半導体集積回路装置
   の製造方法。 ４、前記第１ゲート電極と第２ゲート電極とは同一導電
   性材料で構成され、第１ゲート電極と第２ゲート電極と
   は不純物透過率が異なるように厚さが異なるように構成
   されていることを特徴とする特許請求の範囲第１項乃至
   第３項に記載の夫々の半導体集積回路装置の製造方法。 ５、前記第１ゲート電極の下部のチャネル形成領域に導
   入される情報書込用不純物と第２ゲート電極の下部のチ
   ャネル形成領域に導入される情報書込用不純物とは、夫
   々、異なるエネルギのイオン打込みで導入されているこ
   とを特徴とする特許請求の範囲第１項乃至第４項に記載
   の夫々の半導体集積回路装置の製造方法。 ６、前記第１ゲート電極の下部のチャネル形成領域に導
   入される情報書込用不純物と第２ゲート電極の下部のチ
   ャネル形成領域に導入される情報書込用不純物とは、前
   記同一の不純物導入用マスクを用いて導入されているこ
   とを特徴とする特許請求の範囲第１項乃至第５項に記載
   の夫々の半導体集積回路装置の製造方法。 ７、前記情報書込用不純物の導入は、ディプレッション
   型のしきい値電圧をエンハンスメント型に変化させるた
   めに行うことを特徴とする特許請求の範囲第１項乃至第
   ６項に記載の夫々の半導体集積回路装置の製造方法。