JPH0797607B2

JPH0797607B2 - 半導体装置

Info

Publication number: JPH0797607B2
Application number: JP2070702A
Authority: JP
Inventors: 元雄中野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-01
Filing date: 1990-03-20
Publication date: 1995-10-18
Anticipated expiration: 2010-10-18
Also published as: JPH0418756A

Description

【発明の詳細な説明】〔目次〕・概要・産業上の利用分野・従来の技術・発明が解決しようとする課題・課題を解決するための手段・作用・実施例（ａ）本発明の第１実施例の説明（ｂ）本発明の第２実施例の説明（ｃ）本発明の第３実施例の説明（ｄ）本発明の第４実施例の説明（ｅ）本発明の第５実施例の説明（ｆ）本発明のその他の実施例の説明・発明の効果〔概要〕製造工程の最終段階近くで特定デバイスをスイッチとし
て選択できる半導体装置に関し、、寄生チャネルを簡単に制御できるとともに、素子の高
集積化及び情報の高密度化を図ることを目的とし、半導体層に設けられる一導電型のチャネル形成領域と該
チャネル形成領域の両側に形成される反対導電型領域層
と、前記半導体層の上に形成された絶縁膜と、該絶縁膜
の上に積層された一導電型膜と該一導電型膜の上に形成
された反対導電型膜、金属膜又はシリサイド膜とを含
み、または、半導体層に形成された反対導電型領域層と、該
反対導電型領域層の周囲にチャネル形成条件を異ならせ
て設けられる複数の一導電型チャネル形成領域と、該チ
ャネル形成領域の外側に形成される反対導電型領域層
と、前記半導体層の上に設けられる絶縁膜と、該絶縁膜
の上に積層される一導電型膜と、該一導電型膜の上に形
成される反対導電型膜、金属膜又はシリサイド膜とによ
って構成される複数の電界効果トランジスタを備えたこ
とを含み構成する。

〔産業上の利用分野〕

本発明は、半導体装置に関し、より詳しくは、製造工程
の最終段階近くで特定デバイスをスイッチとして選択で
きる半導体装置に関する。

〔従来の技術〕

読出専用記憶回路（ROM）、書込可能論理回路（PLA）等
を有する半導体装置は、製造工程の最終段階近くで特定
のデバイスをスイッチとして選択する構造が採用されて
おり、この装置においては高集積度が要求されている。

この種の装置に用いられる素子としては、例えば第18図
（ａ）に示すように、チャネル形成領域53を挟む２つの
Ｎ型の導電層51、52をＰ型半導体基板50の表層に形成
し、これらの上に絶縁膜54を介して面方向にPN接合を有
する電極層55を形成した電界効果トランジスタが提案さ
れている。

ところで、この電界効果トランジスタの電極層55は、一
方の導電層51上の領域に設けられたn⁺型層56と、他方の
導電層52からチャネル形成領域53に到る領域に設けられ
たｐ型層57とによって構成されている。

そして、このような構造のトランジスタをON,OFF可能な
デバイスとして機能させる場合には、チャネル形成領域
53上方にあるｐ型層57にｎ型の不純物イオンを注入し、
これを活性化することにより、ｐ型層57の一部を第18図
（ｂ）に示すようなｎ型層58に変えるといった処理を行
う。

この状態で、n⁺型層56に正のゲート電圧を印加すると、
ｎ型層58を通してチャネル形成領域53の上方に電圧が加
わるようになるため、２つの導電層51、52間にチャネル
が形成されてこれらに電流が流れ、トランジスタはON状
態となる。

したがって、このような素子によりROMやPLAを構成する
装置においては、電極55にイオンを注入するか否かによ
り、トランジスタを動作可能にしたりあるいは動作不能
にすることができるため、情報の書込や素子の選択を行
うことになる。

例えばROMにおいて、第22図に示すように、第一の導電
層51を接地するとともに、抵抗Ｒを介して第二の導電層
52に電圧V_DDを印加する回路構成とする。そして、チャ
ネル形成領域53上のｐ型層57に不純物イオンを注入せず
にn⁺層56にワード信号を加えると、第二の導電層52と抵
抗Ｒの間に接続されたビット端子BTから高レベルの信号
（Ｈ信号）が出力されるのに対し、ｐ型層57に不純物イ
オンを注入してチャネル形成領域53上にｎ型層58を形成
すると、n⁺層56へのビット信号の印加により、ビット端
子BTから低レベルの信号（Ｌ信号）が出力されることに
なり、これらによって情報書込の有無を識別することに
なる。

〔発明が解決しようとする課題〕

ところで、このような面方向にpn接合となるゲート電極
を有する電界効果トランジスタによって構成した半導体
装置においては種々の問題がある。

即ち、ワード線を電極層55のn⁺層56に接続する場合に
は、第19図に例示するように、層間絶縁膜60を介して電
極層55の上にワード線61を形成するとともに、層間絶縁
膜60に設けたコンタクトホール62を通してそのワード線
61を電極層55のn⁺層56に接続するようにしているが、コ
ンタクトホール62を形成する際の位置ずれを考慮してコ
ンタクトホール62周辺にマージンをとる必要がある。こ
の結果、n⁺層56が広くなって半導体装置の高集積化に支
障をきたすといった第１の問題がある。

また、上記した半導体装置において配置される電源線
層、信号線層等に所定の電圧を印加する場合には、その
電圧の影響により半導体基板50表面に寄生チャネルが形
成され、この寄生チャネルを通して隣接し合う素子間が
電気的に導通することがあるため、半導体基板50に形成
する複数の素子を電気的に分離する必要がある。

このために、第20図に示すように、底面に高不純物濃度
領域を有する素子分離用の酸化膜63を選択酸化法により
半導体基板50に形成したり、あるいは、第21図に示すよ
うに周囲を絶縁膜66で覆ったシールド板67を素子分離領
域の上に設け、寄生チャネルの発生を阻止するようにし
ている。

しかし、前者のものでは、窒化膜64を用いてマスクを形
成したり、あるいはこれを除去する手間がかかり、ま
た、酸化膜63周辺のバーズビーク65によって形成面積が
広がるといった問題がある。また、後者のものでは、シ
ールド板67をパターニングして、これを絶縁膜66によっ
て覆う必要があるため、作成に手間がかかったり、ある
いは、スペース的なマージンを取るために、半導体装置
の集積度が低下したり、さらに、シールド板67の側部に
厚い絶縁膜を形成することが難しいといった第２の問題
がある。

さらに、第19図に示すようなROMにおいては、素子分離
用酸化膜63に囲まれた１つの素子について、２値の情報
しか記憶できず、情報の密度を高めたい場合には、素子
をさらに微細化する必要があり、微細化に伴って歩留り
が低下するといった第３問題がある。

この第３の問題を解決するために、第23図に示すような
素子が提案されている。

即ち、第23図（ａ）に示すように、１つのトランジスタ
のゲート領域68を４つに区画してこれを選択し、情報を
書き込もうとする区画領域には第23図（ｂ），（ｃ）の
斜線で示すように、薄い酸化膜を介してゲート電極69を
設け、書き込まない区画領域には厚い絶縁膜を形成して
その下の半導体基板にチャネルが形成されない構造にす
ることにより、ゲート領域68両脇の導電層51、52間に流
れる電流を４段階に変えることを可能にし、これによ
り、情報を４値まで記憶し、読出しすることができる。

しかし、この素子は、電界効果トランジスタを４つ連続
して設けているだけなので、情報の高密度化を図ること
はできない。

本発明はこのような問題に鑑みてなされたものであっ
て、寄生チャネルを簡単に制御できるとともに、素子の
高集積化及び情報の高密度化を図ることができる半導体
装置を提供することを目的とする。

〔課題を解決するための手段〕

上記した課題は、第１図の基本構造図に示すように、半
導体層100に設けられる一導電型のチャネル形成領域101
と該チャネル形成領域101の両側に形成されてソース又
はドレインとなる反対導電型半導体領域102と、前記半
導体層100上に形成された絶縁膜103と、前記絶縁膜103
上に形成され且つ反対導電型不純物の導入により反対導
電型化が選択されるゲート形成領域106を前記チャネル
形成領域101の上方に有する一導電型半導体膜104と、前
記一導電型半導体膜104との間でショットキーバリアを
形成する金属若しくはシリサイドと反対導電型半導体の
いずれかの材料によって前記一導電型半導体膜104上に
形成される上部膜105とを有することを特徴とする半導
体装置、または、前記一導電型半導体104により素子分離を行う
ことを特徴とする半導体装置、または、第９図、第14図に示すように、半導体層１、25
に形成されたドレイン領域27,37と、該ドレイン領域27,
37に隣接してチャネル形成条件を異ならせて設けられる
複数のチャネル形成領域32,36と、該チャネル形成領域3
2,36に隣接して外側に形成されるソース領域34,43と、
前記半導体層1,35の上に設けられる絶縁膜28,39と、該
絶縁間28,39の上に積層され且つ反対導電型不純物の導
入により反対導電型化が選択されるゲート形成領域を前
記チャネル形成領域32,36の上方に有する一導電型半導
体膜29,40と、前記一導電型半導体膜29,40との間でショ
ットキーバリアを形成する金属若しくはシリサイドと反
対導電型半導体とのいずれかの材料によって前記一覆電
型半導体膜29,40上に形成される上部膜30,41とによって
構成される複数の電界効果トランジスタを備えたことを
特徴とする半導体装置によって解決する。

〔作用〕

本発明のトランジスタの断面構造を第１図に示す。半導
体層100に電界効果トランジスタのソース・ドレインに
相当する反対導電型領域102を形成し、半導体層100の上
に絶縁層103を介して一導電型半導体膜（以下、一導電
型膜という）104と反対導電型半導体膜（以下、反対導
電型膜という）105を形成している。

この状態では、チャネル形成領域101の上の領域に存在
するゲート電極は、一導電型膜104であるが、この領域
に選択的に反対導電型不純物をイオン注入し、これを活
性化すればこの領域106は反対導電型に変換されて反対
導電型膜105と電気的に接続される。したがって、チャ
ネル形成領域101の上のゲート電極は反対導電型膜105に
切り換えられることになる。

一導電型膜104とショットキーバリアを形成するシリサ
イド又は金属よりなる膜105を使用した場合にも、チャ
ネル形成領域101上方の一導電型膜を反対導電型に変化
すれば、ショットキーバリアは消滅し、ゲート電極はシ
リサイド又は金属膜105に電気的に接続されて同等の効
果が得られる。

以上の操作は第18図におけるゲート電極の切換と同等の
作用をする。

この結果、不純物イオンの注入、活性化によって、ゲー
ト電極の形成工程と、配線電極となる反対導電型膜105
とゲート電極との接続工程とを同時に行うことができる
ようになるため、第19図に示すようなコンタクトホール
62を形成する手間を省けるばりでなく、コンタクトホー
ル62の形成領域が不要となって素子の微細化が可能にな
る。

しかも、半導体層１上のゲート電極層におけるpn接合
を、膜の厚さ方向に形成するようにしているために、接
合を形成する際の横方向の余裕を考慮する必要がなくな
り、素子の微細化が可能になるばかりでなく、第21図に
示すような層間絶縁膜が不必要となり、半導体装置の厚
みを低減したり、その表面を平坦にすることが可能にな
る。

また、反対導電型膜105の下に一導電型膜104を形成して
いるので、一導電型層104を接地電位に固定することに
よりシールド膜として機能させることが可能になり、寄
生チャネルの発生を抑制するためのシールド板（第21
図）を形成したり、これを絶縁膜で覆う必要がなくな
り、また、寄生チャネル防止のための選択酸化膜や高濃
度不純物層（第20）が不要となり、素子形成のための工
数が大幅に低減される。

この場合、シールド板の側部を覆う絶縁膜の膜厚や（第
21図）、選択酸化法による酸化膜のバーズビーク（第20
図）の大きさを考慮する必要もなく、素子の集積度を向
上させることができる。

さらに、第９、14図に例示するように、本発明によれ
ば、半導体層１、35に形成されたドレイン領域27、37に
隣接してチャネル形成条件の異なる複数のチャネル形成
領域32、36を設け、さらにその外側にソース領域34、43
を設けるとともに、チャネル形成領域32、36の上に絶縁
膜28、39を介して一導電型膜29、40と反対導電型膜30、
41を積層している。

これによりドレイン領域27、37を共通のドレインとした
ゲート閾値電圧の異なる複数のトランジスタを形成する
ことが可能になる。

このため、チャネル形成領域32、36上の一導電型膜29、
40に選択的に不純物イオンを注入して情報を書き込むと
ともに、ドレイン領域27、37にビット線を接続し、反対
導電型膜30、41にワード線を接続することによって、複
数のトランジスタに書き込んだ情報を１つのビット線に
よって読み込める半導体記憶装置を形成することができ
る。

この場合、チャネル形成領域の数だけトランジスタが形
成される。そして各トランジスタは、ドレインを共通に
し、さらに、ゲート閾値電圧を異ならせているために、
作動させるトランジスタの組合せによってビット線に流
れる電流を異ならせることができ、１つの記憶デバイス
により記憶できる情報を多くすることができるととも
に、記憶する情報の密度を高めることが可能になる。

チャネル形成条件を異ならせる方法としては、ゲート絶
縁膜の膜厚を変えたり、チャネル形成領域の不純物濃度
を異ならせる等の方法がある。

なお、上記した反対導電型膜105、30、41の代わりに、
一導電型膜104、29、41とショットキーバリアを形成す
る金属膜や金属シリサイドを用いても同様な結果が得ら
れる。

〔実施例〕

そこで、以下に本発明の実施例を図面に基づいて説明す
る。

（ａ）本発明の第１実施例の説明第２図（ａ）は、本発明の一実施例を示す装置の斜視図
であって、図中符号１は、シリコン等よりなるｐ型の半
導体基板で、その表層にはチャネル形成領域２を介して
２つのn⁺型層３、４が形成されており、n⁺型層３、４の
間には所定の電圧V_DDを印加し得るように構成されてい
る。

５は、半導体基板１の表面に形成された絶縁膜で、その
上には、多結晶シリコン等の半導体よりなるｐ型層６と
ｎ型層７が順に積層され、また、チャネル形成領域２上
方位置のｐ型層６とｎ型層７には情報書込みのためのイ
オン注入領域９が設定されており、さらに、ｎ型層７
は、ワード線等のような配線電極として使用される一
方、ｐ型層６は、ｎ型層７と反対極正の電圧が印加され
るか、或いは接地線に接続されてシールド膜として用い
るように構成されている。

この実施例において、第２図（ａ）に示すように、半導
体基板１のチャネル形成領域２の上方に順にｐ型層６と
ｎ型層７が存在している状態において、ｎ型層７から発
生する電界がｐ型層６によって遮蔽されるため、一方の
n⁺層４に電圧V_DDを印加し、さらに、ｎ型層７に電圧V₉
を印加しても、半導体基板１のチャネル形成領域２にチ
ャネルが発生せず、この素子をトランジスタとして使用
する場合には常時OFF状態となり、また、ROMに用いる場
合には、２つのn⁺型層３、４間に電流が流れず、一方の
n⁺層４に接続した出力端子Ｔが高レベルを示すことにな
る。

また、第２図（ｂ）に示すように、イオン注入領域９に
選択的に燐のようなｎ型不純物イオンを注入し、これを
活性化してその領域のｐ型層６をｎ型層８に変えると、
このｎ型層８は、絶縁層５を介してチャネル形成領域２
の上に存在することになる。

そこで、ｎ型層７に正の閾値電圧V₉を印加すると、ｎ型
層８の電圧はV₉となり、ｎ型層８がゲート電極として機
能するために、これによって生じる電界はｐ型層６によ
り遮蔽されずに絶縁膜５を通るため、チャネル形成領域
２にチャネルが生じ、n⁺型層3,4間の印加電圧V_DDにより
キャリアが移動して電流が流れる。

このようにｐ型層６を選択的にｎ型層８に変換した場合
の素子は、ｎ型層８がゲート電極となってON、OFF可能
なトランジスタとなる。これをROMに用いて、ｎ型層７
とn⁺層３、４に所定の電圧を印加すると、出力端子Ｔが
低レベルとなってこの素子に情報が書き込まれたことが
わかる。

また、上記した実施例では、ｎ型層７の下にｐ型層６を
形成し、これをシールド膜として機能させるために、第
21図に示すような寄生チャネルの発生を抑制するシール
ド板67を新たに形成する必要がなくなり、しかも、シー
ルド板67の上部や側部を絶縁膜66で覆ったり、第20図に
示すような選択酸化法による酸化膜63のバーズビーク65
を考慮する必要もなくなり、素子の形成の工数が大幅に
低減するとともに、その集積度を向上することができ
る。

さらに、イオン注入領域９に不純物イオンを注入するこ
とにより、ゲート電極となるｎ型層８の形成工程と、配
線電極となるｎ型層７とその下のｎ型層８との接続工程
を同時に行うことができるようになり、第19図に示すよ
うな層間絶縁膜60を積層してコンタクトホール62を形成
するといった手間が省けるばかりでなく、コンタクトホ
ール形成領域が不要となって素子の高集積化が可能にな
る。

しかも、半導体基板１上のゲート電極のpn接合を、膜の
厚さ方向に形成しているために、第18図（ａ）でn⁺/P接
合の位置がチャネル形成領域53の上方へ広がる心配がな
くなり、その余裕度に相当するスペースだけ素子の微細
化が可能になる。

次に、上記した素子を半導体基板１に複数形成する場合
の工程について説明する。

第３図は、本発明の装置の形成工程の一例を示す斜視図
であって、まず第３図（ａ）に示すように、シリコン等
のｐ型半導体基板１にレジスト10を塗布し、これを露
光、現像してストライプ状のパターンを形成する。

そして、レジスト10に形成されたストライプ状の窓11を
通して、例えば注入エネルギー80keV、ドーズ量３×10
¹⁵/cm²で砒素イオンを注入し、半導体基板１にイオン注
入層12を形成する。

次に、レジスト10を除去してから半導体基板１表面に、
ゲート絶縁膜となるSiO₂膜13を熱酸化法により150Åの
厚さに形成する。この場合、イオン注入層12が活性化し
てn⁺型層14となる（第３図（ｂ））。このn⁺型層14が、
第２図に示すn⁺型層3,4に対応する。

この後に、第３図（ｃ）に示すように、SiO₂膜13上にCV
D法により膜厚0.5μｍの多結晶シリコン膜を成長し、こ
の膜の中に硼素等のｐ型不純物イオンを概略10¹⁸/cm³の
濃度となるようにドープし、この多結晶シリコン膜をｐ
型膜15とする。このｐ型層15が、第２図に示すｐ型層６
となる。

さらに、ｐ型層15の上に厚さ0.3μｍの多結晶シリコン
膜を形成し、この中に燐、砒素等の不純物イオンを10²⁰
/cm³以上の濃度となるようドープし、これをｎ型層16と
する。これが、第２図のｎ型層７に対応している。

これらの不純物ドープは、多結晶シリコン膜の成長中に
不純物ガスを混入してもよいし、成膜後にイオン注入法
によって行うこともできる。

次に、ｎ型層16の上にレジスト17を塗布し、これを露
光、現像してストライプ状の窓18を一定間隔をおいて形
成する（第３図（ｃ））。この窓18は、半導体基板１の
表層に形成されたn⁺層14の方向と直交する向きに形成す
る。

そして、窓18から露出したｎ型層のみを反応性イオンエ
ッチング法により除去し、ｎ型層16を複数の帯状にパタ
ーニングし、各ラインの帯状ｎ型層16を例えばワード線
として使用する（第３図（ｄ））。この場合のエッチン
グガスには、塩素系のガスを使用する。

なお、第３図（ｄ）に示すように、基板１表層におい
て、n⁺層14に挟まれる領域はチャネル形成領域19となる
が、素子をROMとして適用する場合には、n⁺層14に挟ま
れる領域を１つおきにチャネル形成領域としてもよい
し、n⁺層14に挟まれる領域の全てをチャネル形成領域19
とすることも可能である。ここで、チャネル形成領域19
の上方に情報書込みのためのイオン注入領域20を設定す
る。

そして、イオン注入領域20に選択的にイオンを注入して
これを活性化した後に、公知の成膜技術、リソグラフィ
ー技術、エッチング技術等を使用して、ワード線選択回
路や、ビット線選択回路等の周辺回路部を形成すれば、
読出専用記憶デバイス等が完成する。

上記した実施例装置においては、ｐ型層15の上に形成し
た板状のｎ型層16をパターニングすることにより、帯状
のｎ型層16を複数形成するようにしたが、第４図に示す
ように、絶縁膜13上のｐ型層15を、例えば0.8μｍ程度
に厚く形成するとともに（同図（ａ））、帯状のｎ型層
16を形成しようとする領域に、ｎ型の不純物イオン、例
えば砒素イオンをエネルギ200keV、ドーズ量３×10¹⁵/c
m²で注入し、これを活性化して深さ0.3μｍ程度の帯状
のｎ型層25をストライプ状に複数形成てもよい（同図
（ｂ））。

なお、上記した実施例では、半導体基板１上のｎ型層16
を直線的な帯状に形成し、半導体基板１表層のn⁺型層14
と直交するようにしたが、PLA等においては、これをＬ
字状、Ｓ字状等の形状にすることもできる。

（ｂ）本発明の第２実施例の説明上記した第１実施例は、半導体基板１の上層にn⁺型層3,
4,14を形成する場合について説明したが、他の構造を採
用することもできる。

即ち、第５図（ａ）に示すように、SOI（silicon on in
sulator）基板1aの薄膜ｐ型半導体層1bに、n⁺型層3a,4a
を形成するとともに、半導体層1bの上に絶縁膜5a、ｐ型
層6a、ｎ型層7aを順に積層した構造としても、第１実施
例と同様な作用、効果が得られる。

また、第５図（ｂ）に示すように、ｎ型の半導体層1cの
上層に、チャネル形成領域となるｐ型層4cを設け、この
ｐ型層4cの中央上層に、ソースやドレインとなるn⁺型層
3cを形成し、この上に絶縁膜5c、ｐ型層6c及びｎ型層7c
を積層しても同じ作用、効果が得られる。この場合、チ
ャネル形成領域となるｐ型層4bの上層部は、ｎ型層3bに
よって２つの領域に分割されることになり、この上方に
あるｐ型層6bにｎ型不純物イオンを注入することにな
る。

（ｃ）本発明の第３実施例の説明次に、上記した素子を適用した読出専用記憶デバイスに
ついて説明する。

第６図は、本発明の第３の実施例を示す斜視図であっ
て、１つの記憶デバイスは、２つのn⁺型層14のライン間
のチャネル形成領域19、及びこれらとｎ型層16との交差
部に形成され、交差部上方のｐ型層15をそのままｐ型で
維持するか、又は、イオン注入法等によりｎ型に変換す
るかによって情報が蓄えられることになる。

ところで、情報を書込む方法を説明すると次のようにな
る。

即ち、第７図に示すように、帯状のｎ型層16と、その間
から露出するｐ型層15の上にレジスト21を塗布し、この
後に、レジスト21を露光、現像することにより、動作可
能な状態にしようとする素子のチャネル形成領域19上方
に窓22を形成する。

次に、窓22とｎ型層16を通してその下方のｐ型層15にエ
ネルギー600keV、ドーズ量15¹⁵/cm²で燐イオンを注入し
（第７図（ａ））、ついで、レジスト21を除去してから
温度700℃で10分間の熱処理を行い、ｐ型層15中の燐を
活性化し、これをｎ型層23に変換する（第７図
（ｂ））。

読出専用記憶回路における情報の読出しは次のような過
程を経て行われる。

まず、第６図に示すように、帯状に形成した複数のｐ型
層16の各々にワード線選択回路30のワード線ｉ、ｉ＋１
…をそれぞれ接続し、また、半導体基板１に形成した複
数のn⁺層14にビット線選択回路31のビット線ｊ、ｊ＋１
…を接続し、さらに、ｐ型層15を接地するか、或いはワ
ード線ｉ、ｉ＋１…と反対極性の電圧を印加する。

そして、ワード線選択回路30により、複数のワード線
ｉ、ｉ＋１…の中から１つのワード線ｉを選択してトラ
ンジスタをON状態にするに足る電圧V_wを印加し、他のワ
ード線ｉ＋１、ｉ＋２…を接地電位とする。さらに、ビ
ット線選択回路31により特定のビット線のペア（j,j＋
１）を選択し、その間に電圧を印加する。そして、ワー
ド線ｉ、ビット線ｊ及びビット線ｊ＋１に囲まれる領域
のｐ型層15がｎ型層22に変換されている場合には（第２
図（ｂ））、その下のチャネル形成領域19にチャネルが
できるためにキャリアが移動し、ビット線ｊ及びビット
線ｊ＋１間に電流が流れることになり、情報が書き込ま
れていることが検出できる。

これに対し、ｐ型層15がｎ型層23に変換されていない場
合には（第２図（ａ））、ビット線ｊ及びビット線ｊ＋
１間に電流が流れず、情報の書き込みがないことがわか
る。

ところで、２本のビット線のペアを選択する方法として
は、第８図に示すように、２つの方式が考えられる。第
１番目の方式は、（j,j＋１）、（ｊ＋2,j＋３）という
ように、各ビット線は１回のみ選択されるだけであっ
て、繰り返しての選択を行わない方式である。

第２の方式は、（j,j＋１），（ｊ＋1,j＋２），（ｊ＋
2,j＋３）というように、各ビット線は２回までの繰り
返し選択を行うものである。この第２の方式によれば、
情報を書き込む領域がn⁺層14相互間となるために、第１
の方式よりも無駄なスペースが減少することになり、素
子の高密度化が図れることになる。

したがって、第６図及び第８図（ｂ）に示すように、３
つのn⁺型層14とこれらに挟まれる２つのチャネル形成領
域19によって２値２ビットの情報を記録する構成にすれ
ば、１つのn⁺層と素子分離領域を省略することができ、
情報の高密度化を図ることができるようになる。

（ｄ）本発明の第４実施例の説明上記した第３実施例の装置は、２値を１つのビット線で
読み込むように構成したものであるが、次に、１つのビ
ット線で４つの情報を書込み及び読込みできるように構
成した装置について説明する。

第９図は、本発明の第４の実施例を示す装置の斜視図で
あって、図中符号１は、ｐ型の半導体基板で、この表層
には後述する帯状のn⁺型層27が平行に複数形成され、ま
た、半導体基板１の上にはSiO₂よりなる絶縁膜28を介し
て膜厚0.5μｍのｐ型半導体層29が積層され、さらにそ
の上には膜厚0.3μｍの帯状のｎ型半導体層30がn⁺型層2
7と直交する向きに複数形成されている。

上記したn⁺型層27は、半導体基板１に不純物イオンを選
択的に注入し、これを拡散して形成したもので、このn⁺
型層27は１つおきに接地され、また、残りのn⁺型層27に
はビット線BLが接続され、ビット線選択及び検出回路31
のビット信号電圧V_DDが順に印加されるように構成され
ている。

32は、n⁺型層27に挟まれる領域に設けられたチャネル形
成領域で、このチャネル形成領域32には、１つおきにｐ
型の不純物が注入されており、不純物注入領域Ｃをチャ
ネル領域とする電界効果トランジスタの閾値電圧が高く
なるように構成されている。

33は、帯状のｎ型半導体層30にワード信号電圧V₉を印加
するワード選択回路で、このワード選択回路33は、入力
信号に基づいて各ｎ型半導体層30に順にワード信号を印
加するように構成されている。

次に、本実施例の作用について説明する。

本実施例において、例えば、ビット線WLに接続されてい
る１つのn⁺型層27の両脇に存在するチャネル形成領域32
と、その両隣のn⁺型層27、27によって１つの記憶素子を
構成する。

そして、この記憶素子にデータを書き込む場合には、第
１、２実施例と同様に、ｐ型半導体層29にｎ型の不純物
を選択的に注入、拡散して行う。

これによれば、第10図に例示するように、ビット信号を
印加する１つのn⁺型層27を共通のドレインとし、その側
方にある２つのn⁺型層27、32をソース、チャネル形成領
域とし、ｐ型半導体層29をゲート電極とする２つのトラ
ンジスタQ₁,Q₂を形成することが可能になる。

ここで、２つのチャネル形成領域32a、32b上部にあるｐ
型半導体層29をｐ型に保持し、この状態でｐ型半導体層
30にワード信号を印加するとともに、ドレインとなるn⁺
型層27にビット信号を加えると、ｎ型半導体層30に印加
されたワード信号によって生じる電界は、ｐ型半導体層
29により遮蔽されるために、第11図（ａ）に示すよう
に、チャネル形成領域32a、32bにはチャネルが発生しな
いことになる。

この結果、第12図（ａ）に示すように、ビット線BLには
電流が流れず、これを、第１の情報が記憶された状態と
する。

また、第11図（ｂ）に示すように、第１のチャネル形成
領域32aの上のｐ型半導体層29のみをイオン注入によっ
てｎ型に変化させると、第12図（ｂ）に示すような等価
回路が得られ、ワード信号電圧V₉によって第１のチャネ
ル形成領域32aにチャネルが形成されてキャリアが移動
するため、ビット信号電圧V_DDによりビット線BLには電
流I₁が流れることになる。これにより、第２の情報が記
憶されたことになる。

さらに、第11図（ｃ）に示すように、第２のチャネル形
成領域32bの上のｐ型半導体層29だけをｎ型化すると、
第12図（ｃ）に示すような等価回路が得られ、ワード信
号電圧V₉により第２のチャネル形成領域32bにチャネル
が形成されてトランジスタQ₂がONするため、ビット線BL
には電流I₂が流れることになる。これにより、第３の情
報が記憶されたことになる。

ところで、第２のチャネル形成領域32bにおいては、ｐ
型の不純物濃度が基板濃度に比べて高くなっており、こ
の領域に形成されるトランジスタQ₂は、第１のチャネル
形成領域32aにより形成されるトランジスタQ₁よりも閾
値電圧が大きい。このためI₂＜I₁となり、ビット線BLに
流れる電流の大きさによって第２、第３の情報を識別す
ることが可能になり、その検出はビット線選択・検出回
路31によって行う。

次に、第11図（ｄ）に示すように、第１及び第２のチャ
ネル形成領域32a、32bの上のｐ型半導体層29にｎ型不純
物を注入、拡散してｎ型に変化させると、２つのトラン
ジスタQ₁,Q₂がONできる状態になり、ビット線BLにI₂＋I
₁の大きさの電流を流すことができる。これにより、第
４の情報が記憶される。

即ち、このデバイスによれば、（Q₁OFF,Q₂OFF）、（Q₁O
N,Q₂OFF）、（Q₁OFF,Q₂ON）、（Q₁ON,Q₂ON）の４値の情
報を記録し、これを１つのビット線BLに流れる電流の違
い、あるいは、コンダクタンスの相違によって情報を読
み出すことができる。

なお、この実施例では、トランジスタを記憶デバイスの
要素となして２つの要素トランジスタQ₁,Q₂を使用する
場合について述べたが、前記した２つのトランジスタ
Q₁,Q₂の後方に、閾値の異なる第３のトランジスタQ₃を
１つ設けることにより、第13図に示すように、３つのト
ランジスタQ₁,Q₂,Q₃を１つのワード線WLとビット線BLに
接続するような構成を採ることもできる。これによれ
ば、１つの記憶デバイスに８値の情報を書き込んで、こ
れを１つのビット線BLにより読み出すことが可能にな
る。

ところで、これらの実施例は、第２図に示す要素トラン
ジスタを連続して複数個形成したものを並列に接続し、
それらの閾値電圧を変えるとともに、各トランジスタ
Q₁,Q₂,Q₃…のゲートを同一のワード線WLに接続し、各ド
レインを同一のビット線BLに接続し、各ソースを例えば
接地するように構成したものである。

その情報の書込みは、ｐ型半導体層29に不純物イオンを
注入することによって行い、また、情報の読み出しの際
の検出は、１つのビット線BLに流れる電流値の相違、又
はコンダクタンスの相違により行っている。

コンダクタンスの違いによる情報の読出しは、記憶デバ
イスの総コンダクタンスGmの値により行い、そのコンダ
クタンスGmは、各要素トランジスタQ₁,Q₂,Q₃…のコンダ
クタンスｇ_m,1、ｇ_m,2、ｇ_m,2…の和として与えられ
る。

即ち、Gm＝Σｇ_m,iの式で与えられる。

ただし、ｉはON状態のトランジスタの番号を示し、ま
た、ｇ_m,iは、ｇ_m,i＝β（Vg−Vth,i）の関係で示され
る。ここで、βは定数、Vgはワード線信号電圧、Vth,I
は要素トランジスタの閾値電圧を示している。

したがって、第13図に示した例において、チャネル形成
領域32中に拡散する不純物濃度を調整することにより、
３つの要素トランジスタQ₁,Q₂,Q₃のコンダクタンスを1g
_m0、2g_m0、4g_m0という値に設定すると、ビット線BLによ
って検出されるコンダクタンスの種類は1g_m0、2g_m0、3g
_m0、4g_m0、5g_m0、6g_m0、7g_m0というように７つの総コン
ダクタンスを得ることができるばかりでなく、どのトラ
ンジスタがONしているかを判別することができる。

この方式によれば、ｎ個の要素トランジスタがあって
も、その値を次に示すように選択すれば、記憶デバイス
全体のコンダクタンスGmを測定するだけで、どの要素ト
ランジスタがON状態となっているかを判別することが可
能になる。

即ち、各要素トランジスタのコンダクタンスg_mの値は、
g_mi≠g_mj（ｉ、ｊは任意）の関係を有するとともに、
（任意に選択したg_mの和）≠（他の任意に選択したg_mの
和）の関係を有するように決定する。これによれば、測
定した総コンダクタンスGmの組合せ（Gm₁,Gm₂,……Gm
n）は一通りしかない。

次に、一個の記憶デバイスがｎ個の要素トランジスタを
持つ場合に、記憶できるビット数を考える。ただし、ど
の要素トランジスタも自由に選択して動作可能にできる
とする。

ｎ個の要素トランジスタの中から順番を考えずにｍ個の
要素トランジスタを選択する“場合”の数は、次の関係
となる。

ｎ（ｎ−１）（ｎ−２）…（ｎ−ｍ＋１）/m! ただし、ｍ＝１〜ｎであり、何個の要素トランジスタを
選択するかは任意であり、１個からｎ個まで可能であ
る。

さらに、１個も選択しない場合、即ち、要素トランジス
タのゲート電極となるｐ型半導体層のいずれにも不純物
イオンを注入せずに書込みを行わない場合もあり、これ
を１つの情報とすると、１個のデバイスで記憶できる情
報の数Ｎは、となる。

例えば、第12図において例示するデバイスにおいては、
ｎ＝２となってＮ＝４になり、また、第13図に例示する
デバイスでは、ｎ＝３であってＮ＝８となる。

なお、各要素の選択は、第７図に示すように、ｐ型半導
体層29にｎ型不純物イオンを注入し、これを活性化する
ことによって行う。

（ｅ）本発明の第５の実施例の説明前記した第４の実施例においては、チャネル形成領域32
に半導体基板１と同じ導電型の不純物を導入してゲート
閾値電圧を調整するようにしたが、ゲート酸化膜の膜厚
を変えてゲート閾値電圧を調整することもでき、その一
実施例について説明する。

第14図は、第５の実施例を示す斜視図であって、図中符
号35は、シリコンよりなるｎ型半導体基板で、その表層
には、帯状のｐ型層36が一定間隔をおいて平行に複数形
成され、また、ｐ型層36の中央には、それよりも浅いn⁺
型層37が形成されて半導体基板35から露出しており、半
導体基板35とn⁺型層37に挟まれるｐ型層36の上部がチャ
ネル形成領域となるように構成されている。また、ｎ型
の半導体基板35とｐ型層36は接地され、さらに、n⁺型層
37はビット線選択回路38のビット線BLに接続されてい
る。

39は、半導体基板35の上に積層されたSiO₂よりなる絶縁
膜で、この絶縁膜39は、半導体基板35表層の１つのn⁺型
層37の中央とその一側方のn⁺型層37中央にかけた領域に
おいて厚く形成され、また、他側方のn⁺型総37の中央に
かけた領域は薄くなっている。さらに、絶縁膜39の上に
は、イオン注入によってゲート電極となるｐ型半導体層
40が積層され、この上には、n⁺型層37と直交する方向に
帯状のｎ型半導体層41が一定間隔をおいて複数形成され
ており、各ｎ型半導体層41は、ワード線選択回路42のワ
ード線WLに接続されている。

この実施例において、第15図に示すように、半導体基板
35に設けられたｐ型層36の上部中央には、n⁺型層37が形
成されているために、１つのｐ型層36は、n⁺型層37の両
側において絶縁膜39と接触することになる。

この場合、絶縁膜39をゲート酸化膜、ｐ型半導体層40を
ゲート電極とするとともに、n⁺型層37をドレインとな
し、ｎ型半導体基板35をソースとなしてトランジスタを
構成すると、第15図に示すように、１つのｐ型層36の上
部左右２カ所においてチャネル形成領域が形成され、こ
れにより２つのトランジスタQa、Qbが形成されることに
なる。

しかも、n⁺型層37の一側にあるｐ型層36の上では絶縁膜
39が薄く形成され、また、その他側のｐ型層36上では絶
縁膜39が厚くなっているために、２つの要素トランジス
タQa、Qbの閾値電圧が異なることになる。

次に、２つの要素トランジスタQa、Qbを使用して構成し
た記憶デバイスについて説明する。

まず、薄い絶縁膜39aのある要素トランジスタQaにおい
て、第16図（ａ）に示すように、ｐ型層36のチャネル形
成領域の上方に存在するｐ型半導体層40にｎ型不純物イ
オンを注入してこれをｎ型化する。

そして、ｎ型半導体層41にワード信号を印加し、また、
n⁺型層37にビット信号をかけると、ｐ型層36の図中左側
上部にチャネルが形成されn⁺型層37から一側方のｎ型半
導体基板35に向けてキャリアが移動する。この場合に、
ビット線BLに流れる電流をIaとする。

また、厚い絶縁膜39bのある要素トランジスタQbにおい
て、第16図（ｂ）に示すように、ｐ型層36のチャネル形
成領域の上方に存在するｐ型半導体層40にｎ型不純物イ
オンを注入してこれをｎ型化すると、第２のトランジス
タが作動可能な状態になる。そこで、ワード信号をかけ
るとｐ型層36の図中右上部にチャネルが形成されるた
め、ビット信号によってビット線BLに電流が流れ、その
値をIbとする。

これによれば、ゲート酸化膜となる絶縁膜39の膜厚の相
違により第１のトランジスタQaと第２のトランジスタQb
の閾値電圧が相違し、それぞれの場合に、ビット線BLに
流れる電流Ia、Ibの値が異なる。

さらに、第16図（ｃ）に示すように、半導体基板35表面
の絶縁膜39に接するｐ型層36の上方に存在するｐ型半導
体層40をｎ型化し、ｎ型半導体層41にワード信号を加
え、n⁺型層37にビット信号を与えると、ビット線BLには
電流Ia＋Ibが流れる。

したがって、この実施例においても、第４の実施例と同
様に、絶縁膜39の厚い領域上のｐ型半導体層40を不純物
イオン注入によってｎ型にするか、または、薄い領域上
のｐ型半導体層40をｎ型化するかによって情報を書き込
むことにより、１つのビット線BLで４つの情報を読み込
むことが可能になる。

次に、この実施例の装置を形成する工程について説明す
る。

まず、第17図（ａ）に示すように、シリコンよりなる濃
度10¹⁵/cm³のｎ型半導体基板35の表面を熱酸化して膜厚
2000ÅのSiO₂膜42を形成する。

この後に、レジスト43を塗布し、これを露光、現像し
て、ｐ型層形成領域Ｘに幅0.8μｍの窓44を平行に複数
形成する。そして、窓44から露出したSiO₂膜42をフッ酸
によってエッチングして帯状にパターンする（第17図
（ｂ））。

次に、この上から硼素イオン（B⁺）をエネルギー40ke
V、ドーズ量10¹³/cm²で注入し、レジスト43を除去した
後、これを1000℃、20分間アニールすると、ｐ型層形成
領域Ｘには深さ0.3μｍ、幅1.3μｍ、表面不純物濃度５
×10¹⁷/cm³の帯状のｐ型層36が形成される（第17図
（ｃ））。

さらに、この上から砒素イオン（As⁺）をエネルギー30k
eV、ドーズ量10¹⁵/cm²で注入し、これを950℃で10分間
アニールすると、ｐ型層36の中央には幅0.9μｍのn⁺型
層37が深さ0.07μｍに形成される（第17図（ｄ））。

次に、SiO₂膜42を除去した後に、半導体基板35を900℃
の水蒸気雰囲気中に置き、その上面を熱酸化して膜厚10
0ÅのSiO₂膜45を成長させる（第17図（ｅ））。

そして、このSiO₂膜45をフォトリソグラフィー法により
パターニングし、n⁺型層37の中央からその隣のn⁺型層37
の中央に到る領域に帯状のSiO₂膜45残存させ、これを一
つ置きに形成する（第17図（ｆ））。

次に、再び半導体基板35の表面を同一条件で熱酸化する
と、前工程で形成した絶縁膜45は140Åの厚さに成長す
るとともに、それ以外の領域には、膜厚100ÅのSiO₂膜4
6が形成される（第17図（ｇ））。

この後に、第３実施例と同様な条件で、多結晶シリコン
によって膜厚0.5μｍのｐ型半導体層40と、厚さ0.3μｍ
のｎ型半導体層41を積層し、ついで、ｎ型半導体層41を
パターニングしてn⁺型層37と直交する向きの帯状のｎ型
半導体層41を形成する（第14図）。

次に、第７図に示すと同様に、ｎ型半導体層41の上にレ
ジストマスク47を設け、情報を書き込む領域に設けた窓
48から燐イオン（P⁺）をエネルギー200keV、ドーズ量８
×10¹⁴/cm²で注入し、700℃で30分アニールすると、窓4
8の下のｐ型半導体層40はｎ型化する（第17図
（ｈ））。

（ｆ）本発明の他の実施例の説明上記した第１〜第５実施例では、ｐ型の半導体基板に素
子を形成する場合について説明したが、ｎ型の半導体基
板にp⁺型層を平行に複数形成するとともに、この半導体
基板の表面に絶縁膜を介してｎ型層、ｐ型層を順に積層
して素子を形成することもできる。そして、第５実施例
において、ｐ型半導体基板を使用する場合には、n⁺型層
37をp⁺型層にし、ｐ型層36をｎ型層に形成する必要があ
る。

また、上記した実施例では、一導電型膜（ｐ型層６、6
a、6c、15、29、40）の上に反対導電型膜（ｎ型層７、7
a、7c、16、25、30、41）を形成したが、反対導電型膜
の代わりに金属層や金属シリサイド層等を形成して、シ
ョットキーバリア接合としてもよい。

この場合には、該ショットキーバリア接合により、金属
層又は金属シリサイド層と一導電型膜とは電気的に分離
されるが、必要に応じて所定のイオン注入領域に反対導
電型イオンを注入することによって、ショットキーバリ
ア接合が破壊され、同時に、金属層や金属シリサイド層
に電気的に接続する反対導電型層が形成される。

〔発明の効果〕

以上述べたように本発明によれば、半導体層の上に絶縁
膜を介して一導電型半導体膜（以下、一導電型膜とい
う）と反対導電型半導体膜（以下、反対導電型膜とい
う）を形成しているので、半導体層に設けたチャネル形
成領域の上の領域に存在する一導電型膜に反対導電型不
純物イオンを注入し、これを活性化すれば、活性化した
領域が反対導電型に変換されてゲート電極となる。この
ため、不純物イオンの注入、活性化によって、ゲート電
極の形成工程と、配線電極となる反対導電型膜とゲート
電極との接続工程とを同時に行うことができるようにな
るため、コンタクトホールを形成する手間が省けるばり
でなく、コンタクトホールの形成領域が不要となって素
子の微細化が可能になる。

しかも、半導体層の上ではpn接合又はショットキー接触
する膜を、膜の厚さ方向に形成するようにしているため
に、素子の微細化が可能になるばかりでなく、配線と半
導体層の間の厚い層間絶縁が不必要となり、半導体装置
の厚みを低減したり、その表面を平坦にすることが可能
になる。

また、反対導電型膜の下に一導電型膜を形成しているの
で、一導電型層をシールド膜として機能させることが可
能になり、寄生チャネルの発生を抑制するためのシール
ド板を形成したり、これを絶縁膜で覆う必要がなくな
り、また、寄生チャネル防止のための選択酸化膜や高濃
度不純物層が不要となり、素子形成のための工数が大幅
に低減される。しかも、シールド板の側部を覆う絶縁膜
の膜厚や、選択酸化法による酸化膜のバーズビークの大
きさを考慮する必要もなく、素子の集積度を向上するこ
とができる。

さらに、本発明によれば、半導体層に形成された反対導
電型領域層の周囲に、チャネル形成条件の異なる複数の
一導電型層のチャネル形成領域を設け、さらにその外側
に反対導電型領域層を設けるとともに、チャネル形成領
域の上に絶縁膜を介して一導電型膜と反対導電型膜を積
層している。

これにより、反対導電型領域層を共通のドレインにする
とともに、ゲート閾値電圧を異ならせた複数のトランジ
スタを形成することが可能になる。

絵このため、チャネル形成領域上の一導電型膜に不純物
イオンを注入して情報を書き込むとともに、反対導電型
領域層にビット線を接続し、反対導電型膜にワード線を
接続することによって、複数のトランジスタに書き込ん
だ情報を１つのビット線によって読み込める半導体記憶
装置を形成することができる。

なお、上記した反対導電型膜の代わりに、一導電型膜に
ショットキー接触する金属層や金属シリサイドを用いて
も同様な結果が得られる。

【図面の簡単な説明】

第１図は、本発明の基本構造図、第２図は、本発明の第１実施例を示す装置の斜視図、第３図は、本発明の装置の形成工程の一例を示す斜視
図、第４図は、本発明の装置を形成する別の工程例を示す斜
視図、第５図は、本発明の第２実施例を示す装置の断面図、第６図は、本発明の第３実施例を示す装置の斜視図、第７図は、本発明の情報書込の一例を示す斜視図、第８図は、本発明の第３実施例装置の回路選択例を示す
回路図、第９図は、本発明の第４実施例を示す装置の斜視図、第10図は、本発明の第４実施例を示す装置の断面図、第11図は、本発明の第４実施例装置の動作説明図、第12図は、本発明の第４実施例装置の等価回路図、第13図は、本発明の第４実施例装置における他の回路構
成図、第14図は、本発明の第５実施例を示す装置の斜視図、第15図は、本発明の第５実施例を示す装置の断面図、第16図は、本発明の第５実施例装置の動作説明図、第17図は、本発明の第５実施例装置の形成工程の一例を
示す断面図、第18図は、従来装置の一例を示す断面図、第19図は、配線電極を形成した従来装置の一例を示す断
面図、第20図は、寄生チャネルの発生を抑制する酸化膜の一例
を示す断面図、第21図は、寄生チャネルの発生を抑制するシールド板の
一例を示す断面図、第22図は、従来装置の動作説明図、第23図は、従来装置の別の例を示す平面図である。（符号の説明）１、1b、1c、35……半導体基板（半導体層）、２、19、32……チャネル形成領域、３、3a、3b、3c、４、14、27、37……n⁺型層（反対導電
型領域層）、５、5a、5c、13、28、39……絶縁膜、６、6a、6c、15、29、40……ｐ型層（一導電型膜）、７、7a、7c、16、30、41……ｎ型層（反対導電型膜）、 36……ｐ型層（一導電型層）、８……ｎ型層（反対導電型層）、９……イオン注入領域、Ｃ……不純物注入領域。 100……半導体層、 101……一導電型チャネル形成領域、 102……反対導電型領域層、 103……絶縁膜、 104……一導電型膜、 105……半導体導電型膜、金属膜、シリサイド膜。

Claims

【特許請求の範囲】

【請求項１】半導体層に設けられる一導電型のチャネル
形成領域と該チャネル形成領域の両側に形成されてソー
ス又はドレインとなる反対導電型半導体領域と、前記半導体層上に形成された絶縁膜と、前記絶縁膜上に形成され、且つ反対導電型不純物の導入
により反対導電型化が選択されるゲート形成領域を前記
チャネル形成領域の上方に有する一導電型半導体膜と、前記一導電型半導体膜との間でショットキーバリアを形
成する金属若しくはシリサイドと反対導電型半導体のい
ずれかの材料によって前記一導電型半導体膜の上に形成
される導電性の上部膜とを有することを特徴とする半導
体装置。
【請求項２】一導電型の半導体層の上層部に間隔をおい
て形成されてソース又はドレインとなる複数の反対導電
型拡散領域と、前記反対導電型拡散領域の間に設けられる一導電型のチ
ャネル形成領域と、前記半導体層上に形成された絶縁膜と、該絶縁膜上に形成され、且つ反対導電型不純物の導入に
より反対導電型化が選択されるゲート形成領域を前記チ
ャネル形成領域の上方に有する一導電型半導体膜と、前記一導電型半導体膜との間でショットキーバリアを形
成する金属若しくはシリサイドと反対導電型半導体のい
ずれかの材料によって前記一導電型半導体膜上に形成さ
れる導電性の上部膜とを備えたことを特徴とする半導体
装置。
【請求項３】反対導電型の半導体層の上層部に形成され
てソース又はドレインとなる一導電型拡散領域と、前記一導電型拡散領域の中央上層部に形成された反対導
電型拡散領域と、前記反対導電型拡散領域の両側方にある前記一導電型拡
散領域の上層に設けられた複数のチャネル形成領域と、前記半導体層上に形成された絶縁膜と、前記絶縁膜上に形成され、且つ反対導電型不純物の導入
により反対導電型化が選択されるゲート形成領域を前記
チャネル形成領域の上方に有する一導電型半導体膜と、前記一導電型半導体膜との間でショットキーバリアを形
成する金属若しくはシリサイドと反対導電型半導体のい
ずれかの材料によって前記一導電型半導体膜上に形成さ
れる導電性の上部膜とを備えたことを特徴とする半導体
装置。
【請求項４】前記一導電型半導体膜は素子分離領域に延
在していることを特徴とする請求項１、２又は３記載の
半導体装置。
【請求項５】半導体層の少なくとも上層部で間隔をおい
て形成されてソース又はドレインとなる複数の反対導電
型半導体領域と、前記反対導電型半導体領域に隣接してトランジスタ特性
を相違させるようにチャネル条件を異ならせて設けられ
た複数の一導電型のチャネル形成領域と、前記半導体層上に形成された絶縁膜と、前記絶縁膜の上に積層され、且つ反対導電型不純物の導
入により反対導電型化が選択されるゲート形成領域を前
記チャネル形成領域の上方に有する一導電型半導体膜
と、前記一導電型半導体膜との間でショトキーバリアを形成
する金属若しくはシリサイドと反対導電型半導体のいず
れかの材料によって前記一導電型半導体膜上に形成され
る導電性の上部膜とを備えたことを特徴とする半導体装
置。
【請求項６】半導体層の少なくとも上層部で間隔をおい
て形成されてソース又はドレインとなる複数の反対導電
型半導体領域と、前記反対導電型半導体領域に隣接して形成された不純物
濃度の異なる複数の一導電型のチャネル形成領域と、前記半導体層上に設けられた絶縁膜と、前記絶縁膜の上に積層され、且つ反対導電型不純物の導
入により反対導電型化が選択されるゲート形成領域を前
記チャネル形成領域の上方に有する一導電型半導体膜
と、前記一導電型半導体膜との間でショットキーバリアを形
成する金属若しくはシリサイドと反対導電型半導体のい
ずれかの材料によって前記一導電型半導体膜上に形成さ
れる導電性の上部膜とを備えたことを特徴とする半導体
装置。
【請求項７】不純物濃度の異なる２つの前記チャネル形
成領域の間にある前記反対導電型半導体領域にはビット
線が接続され、かつ、前記上部膜にはワード線が接続さ
れることを特徴とする請求項６記載の半導体装置。
【請求項８】半導体層の少なくとも上層部で間隔をおい
て形成されてソース又はドレインとなる複数の反対導電
型半導体領域と、前記反対導電型半導体領域に隣接して形成された複数の
一導電型のチャネル形成領域と、前記反対導電型半導体領域の両側の前記チャネル形成領
域の各々の上に膜厚を異ならせて前記半導体層上に形成
された絶縁膜と、該絶縁膜の上に積層され、且つ反対導電型不純物の導入
により反対導電型化が選択されるゲート形成領域を前記
チャネル形成領域の上方に有する一導電型半導体膜と、前記一導電型半導体膜との間でショットキーバリアを形
成する金属若しくはシリサイドと反対導電型半導体のい
ずれかの材料によって前記一導電型半導体膜上に形成さ
れる導電性の上部膜とを備えたことを特徴とする半導体
装置。
【請求項９】前記絶縁膜のうちの膜厚の異なる領域にあ
る２つの前記チャネル形成領域の間にある前記反対導電
型半導体領域にはビット線が接続され、かつ、前記上部
膜にはワード線が接続されることを特徴とする請求項８
記載の半導体装置。
【請求項１０】半導体層に設けられる一導電型のチャネ
ル形成領域と該チャネル形成領域の両側に形成されてソ
ース又はドレインとなる反対導電型半導体領域と、前記半導体層上に形成された絶縁膜と、前記絶縁膜を介して前記チャネル形成領域の上に形成さ
れた反対導電型半導体膜と、前記絶縁膜を介して前記反対導電型半導体領域の上に形
成された一導電型半導体膜と、前記一導電型半導体膜との間でショットキーバリアを形
成する金属若しくはシリサイドと反対導電型半導体のい
ずれかの材料によって前記反対導電型半導体膜及び前記
一導電型半導体膜上に形成された導電性の上部膜とを有
することを特徴とする半導体装置。