JPS62165970A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS62165970A JPS62165970A JP61006406A JP640686A JPS62165970A JP S62165970 A JPS62165970 A JP S62165970A JP 61006406 A JP61006406 A JP 61006406A JP 640686 A JP640686 A JP 640686A JP S62165970 A JPS62165970 A JP S62165970A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/00—Read-only memory [ROM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、読出専用
の不揮発性記憶機能を有する半導体集積回路装置（以下
、マスクＲＯＭという）に適用して有効な技術に関する
ものである。
の不揮発性記憶機能を有する半導体集積回路装置（以下
、マスクＲＯＭという）に適用して有効な技術に関する
ものである。
横型のマスクＲＯＭは、Ｍ Ｉ Ｓ ＦＥＴでメモリセ
ルを構成している。メモリセルの”０”、”１″′の情
報は、情報書込工程でＭＩＳＦＥＴのしきい値電圧を変
化させることで行われる。
ルを構成している。メモリセルの”０”、”１″′の情
報は、情報書込工程でＭＩＳＦＥＴのしきい値電圧を変
化させることで行われる。
この種マスクＲＯＭにおいて、情報書込工程は。
エレクトロニクス（Ｅｌｅｃｊｏｒｎｉｃｓ）、Ｍａｙ
３１，１９８３．ｐ５０．ｐ５１に記載されるように
、次の製造工程により行−〕でいる。
３１，１９８３．ｐ５０．ｐ５１に記載されるように
、次の製造工程により行−〕でいる。
まず、第１のしきい値電圧を有するＭ Ｉ Ｓ Ｆ Ｅ
Ｔ（メモリセル）を形成する。この後、ＭＩＳＦＥＴｆ
を覆う層間絶縁膜を形成し、Ｍ Ｉ Ｓ ＦＥＴに接続
するデータ線及びソース線（アルミニウム膜）を形成す
る。この後、情報が書込まれるＭＩＳＦＥＴ゛のチャネ
ル形成領域上が開口されたフォト−ジス１〜マスクを形
成する。そして、このフォトレジストマスクを用い、層
間絶縁膜及びゲート電極を通してチャネル形成領域に不
純物（ボロン又はリン）を導入する。この不純物の導入
で、第１のしきい値電圧と異なる第２のしきい値電圧を
有するＭ Ｔ Ｓ Ｆ Ｅ Ｔが形成され、情報の書込
みが行われる。この後、パッシベーション膜を形成する
ことで、マスクＲＯＭのＨ造工程が完成する。
Ｔ（メモリセル）を形成する。この後、ＭＩＳＦＥＴｆ
を覆う層間絶縁膜を形成し、Ｍ Ｉ Ｓ ＦＥＴに接続
するデータ線及びソース線（アルミニウム膜）を形成す
る。この後、情報が書込まれるＭＩＳＦＥＴ゛のチャネ
ル形成領域上が開口されたフォト−ジス１〜マスクを形
成する。そして、このフォトレジストマスクを用い、層
間絶縁膜及びゲート電極を通してチャネル形成領域に不
純物（ボロン又はリン）を導入する。この不純物の導入
で、第１のしきい値電圧と異なる第２のしきい値電圧を
有するＭ Ｔ Ｓ Ｆ Ｅ Ｔが形成され、情報の書込
みが行われる。この後、パッシベーション膜を形成する
ことで、マスクＲＯＭのＨ造工程が完成する。
このマスクＲＯＭは、最終段側の製造工程であるデータ
線及びソース線を形成した後に４情報の書込みが行える
ので、製造工程の完了までに要する時間を短縮できる（
以下、工完短縮という）特徴がある。
線及びソース線を形成した後に４情報の書込みが行える
ので、製造工程の完了までに要する時間を短縮できる（
以下、工完短縮という）特徴がある。
本発明者は、かかる技術における検討の結果、次のよう
な問題点が生じることを見出した。
な問題点が生じることを見出した。
情報を書込む不純物は、層間絶縁膜及びゲート電極を通
してチャネル形成領域に導入されるので。
してチャネル形成領域に導入されるので。
３００［ＫｅＶ］程度の高エネルギが必要とされる。
この高エネルギは、ダブルチャージ化された不純物を用
いて形成することができるが、現状のイオン打込み装置
の限界の能力である。このため、高エネルギのイオン打
込み装置を開発する必要が生じる。
いて形成することができるが、現状のイオン打込み装置
の限界の能力である。このため、高エネルギのイオン打
込み装置を開発する必要が生じる。
また、ダブルチャージ化された不純物は、シングルチャ
ージ化された不純物に比べて微意にしか存在していない
ので、生産性が極めて悪い。
ージ化された不純物に比べて微意にしか存在していない
ので、生産性が極めて悪い。
さらに、前記不純物の導入は、高エネルギで導入される
ので、チャネル形成領域、ソース領域及びドレイン領域
のｐ ｎ接合部分に結晶欠陥を生じる。ｐｎ接合部分の
結晶欠陥は、前記フォトレジスト膜の開口部かマスク合
せズレを考慮してチャネル形成領域よりも大きな寸法で
構成されているために生じる。この結晶欠陥は、アルミ
ニウムからなるデータ線が溶けないように、４５０［”
Ｃ］程度の低い温度の熱処理しか施すことができないの
で、充分に回復させることができない。このため、前記
ソース領域又はトレイン領域のｐｎ接合面でリーク電流
が増大する。このリーク電流は、消費電力の増大や寄生
サイリスタによるラッチアップを生じる。
ので、チャネル形成領域、ソース領域及びドレイン領域
のｐ ｎ接合部分に結晶欠陥を生じる。ｐｎ接合部分の
結晶欠陥は、前記フォトレジスト膜の開口部かマスク合
せズレを考慮してチャネル形成領域よりも大きな寸法で
構成されているために生じる。この結晶欠陥は、アルミ
ニウムからなるデータ線が溶けないように、４５０［”
Ｃ］程度の低い温度の熱処理しか施すことができないの
で、充分に回復させることができない。このため、前記
ソース領域又はトレイン領域のｐｎ接合面でリーク電流
が増大する。このリーク電流は、消費電力の増大や寄生
サイリスタによるラッチアップを生じる。
本発明の目的は、マスクＲＯＭにおいて、工完短縮を図
るとともに、情報を書込む不純物を低エイ・ルギで導入
することが可能な技術を提供することにある。
るとともに、情報を書込む不純物を低エイ・ルギで導入
することが可能な技術を提供することにある。
また、本発明の他の目的は、マスクＲＯＭにおいて、消
費電力を低減し、又ラッチアップを防止することが可能
な技術を提供することにある。
費電力を低減し、又ラッチアップを防止することが可能
な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、マスクＲＯＭにおいて、ＭＩＳＦＥＴを形成
し、データ線を形成した後に、ＭＩＳＦＥＴのソース領
域又はトレイン領域の一部に不純物を導入し、ソース領
域又はドレイン領域を実質的に断線することで情報の書
込みを行う。
し、データ線を形成した後に、ＭＩＳＦＥＴのソース領
域又はトレイン領域の一部に不純物を導入し、ソース領
域又はドレイン領域を実質的に断線することで情報の書
込みを行う。
上記した手段によれば、データ線を形成した後に情報の
書込みが行えるので、１完短縮を図ることができ、しか
も、ＭＩＳＦＥＴのゲート電極を通さないので、前記不
純物を低エネルギで導入することができる。したがって
、高エネルギのイオン打込み装置を開発する必要がなく
、又結晶欠陥を低減することができる。
書込みが行えるので、１完短縮を図ることができ、しか
も、ＭＩＳＦＥＴのゲート電極を通さないので、前記不
純物を低エネルギで導入することができる。したがって
、高エネルギのイオン打込み装置を開発する必要がなく
、又結晶欠陥を低減することができる。
以下２本発明の構成について５本発明を１１チャネルＭ
Ｔ Ｓ Ｉ” Ｅ Ｔをメモリセルとする横型マスク
ＲＯＭに適用した一実施例とともに説明する。
Ｔ Ｓ Ｉ” Ｅ Ｔをメモリセルとする横型マスク
ＲＯＭに適用した一実施例とともに説明する。
本発明の一実施例である横型マスクＲＯＭのメモリセル
アレイを第１図（要部平面図）でふし、第１図の■−■
線で切った断面を第２図で示す。第１図は１本実施例の
構成をわかり易くするために、各導電層間に設けられる
フィールド絶縁膜以外の絶ａ膜は図示しない。
アレイを第１図（要部平面図）でふし、第１図の■−■
線で切った断面を第２図で示す。第１図は１本実施例の
構成をわかり易くするために、各導電層間に設けられる
フィールド絶縁膜以外の絶ａ膜は図示しない。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図において、１は単結晶シリコンからなるＰ−型の
半導体基板（又はウェル領域）である。２はフィールド
絶縁膜、３はｐ型のチャネルストッパ領域であり、これ
らは半導体素子間を電気的に分離するように構成されて
いる。
半導体基板（又はウェル領域）である。２はフィールド
絶縁膜、３はｐ型のチャネルストッパ領域であり、これ
らは半導体素子間を電気的に分離するように構成されて
いる。
メモリセルを構成する情報が書込まれていないＭ ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｒ及び情報が書込まれたＭＩＳＦ
Ｅ Ｔ Ｑ ２は、フィールド絶縁膜２で囲まれた領域
の半導体基板１の主面に設けられている。
Ｓ Ｆ Ｅ Ｔ Ｑ ｒ及び情報が書込まれたＭＩＳＦ
Ｅ Ｔ Ｑ ２は、フィールド絶縁膜２で囲まれた領域
の半導体基板１の主面に設けられている。
すなわち、ＭＩ ５ＦＥＴＱ＋は、半導体基板１゜ゲー
ト絶縁膜４．ゲート電極５、ｎ’型のソース領域及びド
レイン領域６で構成されている。このＭＩ Ｓ Ｆ Ｅ
Ｔ Ｑ ＋は、ワード線が選択レベルのときに導通す
ることによって、” ０ ” （又は” １ ”）情報
を有するように、そのしきい値電圧が設定されている。
ト絶縁膜４．ゲート電極５、ｎ’型のソース領域及びド
レイン領域６で構成されている。このＭＩ Ｓ Ｆ Ｅ
Ｔ Ｑ ＋は、ワード線が選択レベルのときに導通す
ることによって、” ０ ” （又は” １ ”）情報
を有するように、そのしきい値電圧が設定されている。
ＭＩＳＦＥＴＱ２は、Ｍ Ｉ ５ＦＥＴＱ＋と同様に、
ゲート絶縁膜４、ゲート電極５、口０型のソース領域及
びドレイン領域６で構成されている。そして、このＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース領域及びドレイン
領域６は、一部にｉ型（ｐ型、ｎ型のいずれの導電型で
もない真性状態）の半導体領域７が設けられており、実
質的に断線されている。換言すれば、極めて抵抗の高い
ｉ型の領域７がデータ線りとソース線Ｓとの間に挿入さ
れる。これによって、データｌ）Ｄは、メモリセルＱ２
が選択されても、データ線のプリチャージ電位（例えば
３［Ｖ］）を保持する。ｊ型の領域７の抵抗が高いので
データ１％Ｄにはソース線Ｓの電位（例えば０［Ｖ］）
は現れに＜＜、読出期間内において実質的にプリチャー
ジ電位から変化しない。すなわち。
ゲート絶縁膜４、ゲート電極５、口０型のソース領域及
びドレイン領域６で構成されている。そして、このＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース領域及びドレイン
領域６は、一部にｉ型（ｐ型、ｎ型のいずれの導電型で
もない真性状態）の半導体領域７が設けられており、実
質的に断線されている。換言すれば、極めて抵抗の高い
ｉ型の領域７がデータ線りとソース線Ｓとの間に挿入さ
れる。これによって、データｌ）Ｄは、メモリセルＱ２
が選択されても、データ線のプリチャージ電位（例えば
３［Ｖ］）を保持する。ｊ型の領域７の抵抗が高いので
データ１％Ｄにはソース線Ｓの電位（例えば０［Ｖ］）
は現れに＜＜、読出期間内において実質的にプリチャー
ジ電位から変化しない。すなわち。
Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱ ２は、” １ ” Ｃ又は
’０”）情報を有するように構成されている。ソース領
域及びドレイン領域６の断線は、後述するが、第１図に
符号７を符して一点鎖線で囲まれた領域内に不純物（ボ
ロン）を導入することで行われる。なお、ｉ壁領域７と
基板との間のリーク電流は、読出期間（ワード線選択時
間）が短く、またその値もあまり大きくないので問題は
ない。
’０”）情報を有するように構成されている。ソース領
域及びドレイン領域６の断線は、後述するが、第１図に
符号７を符して一点鎖線で囲まれた領域内に不純物（ボ
ロン）を導入することで行われる。なお、ｉ壁領域７と
基板との間のリーク電流は、読出期間（ワード線選択時
間）が短く、またその値もあまり大きくないので問題は
ない。
前記ゲート電極５は、多結晶シリコン膜の上部に高融点
金属シリサイド（ＭｏＳｉｚ 、ＴｉＳｉ２．ＴａＳ
ｉ２．Ｗ Ｓ ｉ２）膜が設けられた複合（ポリサイド
）膜で構成されている。また、前記ゲート電極５は、例
えば、単層の多結晶シリコン膜、高融点金属シリサイド
膜又は高融点金属膜（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）又はそれ
らの複合膜で構成してもよい。
金属シリサイド（ＭｏＳｉｚ 、ＴｉＳｉ２．ＴａＳ
ｉ２．Ｗ Ｓ ｉ２）膜が設けられた複合（ポリサイド
）膜で構成されている。また、前記ゲート電極５は、例
えば、単層の多結晶シリコン膜、高融点金属シリサイド
膜又は高融点金属膜（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）又はそれ
らの複合膜で構成してもよい。
ゲート電極５は１列方向に配置された他のＭＩＳ Ｆ
Ｅ Ｔ Ｑ ｌ又はＱ２のゲート電Ｖｉ５と一体に構成
されており、ワード線（ＷＬ）５Δを構成している。
Ｅ Ｔ Ｑ ｌ又はＱ２のゲート電Ｖｉ５と一体に構成
されており、ワード線（ＷＬ）５Δを構成している。
本実施例のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ １又はＱ２の
ソース領域又はドレイン領域６は、隣接する他の３つの
ＭＩ ５ＦＥＴＱ、又はＱ２のソース領域又はドレイン
領域６と一体に構成されている。
ソース領域又はドレイン領域６は、隣接する他の３つの
ＭＩ ５ＦＥＴＱ、又はＱ２のソース領域又はドレイン
領域６と一体に構成されている。
８はＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｌ及びＱ２を覆う層
間絶縁膜、９は接続孔、ｌＯはソース線（Ｓ）又はデー
タ線（Ｄ）であり、接続孔９を通して所定のソース領域
又はドレイン領域６と電気的に接続されている。
間絶縁膜、９は接続孔、ｌＯはソース線（Ｓ）又はデー
タ線（Ｄ）であり、接続孔９を通して所定のソース領域
又はドレイン領域６と電気的に接続されている。
層間絶縁膜８は、例えば、ＣＶＤで形成した酸化シリコ
ン膜と、その上部にＣＶＤで形成したｌ〕ＳＧ膜とで構
成する。
ン膜と、その上部にＣＶＤで形成したｌ〕ＳＧ膜とで構
成する。
前記データ線及びソース線１０は、情報の読出時間の高
速化を図るために、例えば、アルミニウム膜、所定の不
純物が添加されたアルミニウム膜等の比抵抗値が小さい
導電層で構成されている。
速化を図るために、例えば、アルミニウム膜、所定の不
純物が添加されたアルミニウム膜等の比抵抗値が小さい
導電層で構成されている。
このように構成されるマスクＲＯＭは、図示していない
が、パッシベーション膜で覆われ、樹脂封止されている
。
が、パッシベーション膜で覆われ、樹脂封止されている
。
次に、本実施例の製造方法を簡単に説明する。
本発明の一実施例であるマスクＲＯＭの製造方法を各製
造工程毎に第３図乃至第６図（断面図）で示す。
造工程毎に第３図乃至第６図（断面図）で示す。
まず、半導体素子形成領域間の半導体基板１の主面に、
フィールド絶縁膜２及びＰ型のチャネルストッパ領域３
を形成する。
フィールド絶縁膜２及びＰ型のチャネルストッパ領域３
を形成する。
この後、フィールド絶縁ＩＩ！３２で囲まれた領域の半
導体基板１の主面に、第３図に示すように、ゲート絶縁
膜４を形成する。ゲート絶１［４は、例えば、熱酸化技
術で形成した酸化シリコン膜で形成する。
導体基板１の主面に、第３図に示すように、ゲート絶縁
膜４を形成する。ゲート絶１［４は、例えば、熱酸化技
術で形成した酸化シリコン膜で形成する。
第３図に示すゲート絶縁膜４を形成する工程の後に、第
４図に示すように、所定のしきい値電圧を有するｒｒＯ
″′又は″１″″情報のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
１を複数形成する。Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓは
、ゲート電極Ｓ、ワード線５Ａ、ソース領域及びドレイ
ン６を順次形成することにより形成できる。ソース領域
及びトレイン領域６は、ゲート電極５を不純物導入用マ
スクとして用い、イオン打込み技術でｎ型の不純物（リ
ン又はヒ素）を導入することで形成できる。ソース領域
又はドレイン領域６は、ゲートｆｔ１ｌｉ５に対して自
己整合で形成される。
４図に示すように、所定のしきい値電圧を有するｒｒＯ
″′又は″１″″情報のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
１を複数形成する。Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓは
、ゲート電極Ｓ、ワード線５Ａ、ソース領域及びドレイ
ン６を順次形成することにより形成できる。ソース領域
及びトレイン領域６は、ゲート電極５を不純物導入用マ
スクとして用い、イオン打込み技術でｎ型の不純物（リ
ン又はヒ素）を導入することで形成できる。ソース領域
又はドレイン領域６は、ゲートｆｔ１ｌｉ５に対して自
己整合で形成される。
第４図に示すＭ Ｉ ５ＦＥＴＱＩを形成する工程の後
に、第５図に示すように、層間絶縁膜８、接続孔９、デ
ータ線及びソースａ１０を順次形成する。
に、第５図に示すように、層間絶縁膜８、接続孔９、デ
ータ線及びソースａ１０を順次形成する。
第５図に示すソース線及びデータ線１０を形成する工程
の後に、第６図に示すように、パｌ′″又は°“Ｏ″情
報書込むために、不純物導入用のマスク１１を形成する
。マスク１１は、情報を書込むＭｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ＋のソース領域及びドレイン領域６の一部分が露出
する開口部１１Ａを有している。
の後に、第６図に示すように、パｌ′″又は°“Ｏ″情
報書込むために、不純物導入用のマスク１１を形成する
。マスク１１は、情報を書込むＭｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ＋のソース領域及びドレイン領域６の一部分が露出
する開口部１１Ａを有している。
マスク１１は１例えば、フォトレジスト膜で形成される
。
。
この後、マスク１１を用い、ソース領域又はドレイン領
域６の一部に２層間絶縁膜８及びゲート絶縁膜４を通し
て、ｐ型の不純物（ボロン）をイオン打込みによって導
入する。これによって、前記第２図に示すように５．ソ
ース領域及びドレイン領域６の一部を実質的に断線する
真性（ｉ型）の半導体領域７を形成することができ、情
報が書込まれたＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２が完成
する。イオン打込みによれば、その電流値を知ることに
よって打込んだ不純物量を正確に把握できるので、ｎ型
領域６を正確にｉ型とすることができる。さらに、打込
みエネルギ及びイオン種による基板への不純物の到達率
及びアニールによるイオン活性化率などを考慮すればよ
い。前記不純物は、ゲート電極５を通してチャネル形成
領域に達しない程度の低エネルギ、例えば、 １５０〜
２００ ＣＫｅＶ］程度のエネルギで導入する。したが
って、シングルチャージ化された不純物を導入し、生産
性を高めることが可能となる。また、不純物は、ソース
領域及びトレイン領域６の一部が実質的に断線するよう
に、ソース領域及びドレイン領域６と反対感電型で、か
つそれと同等或はそれ以上の不純物濃度で導入する。
域６の一部に２層間絶縁膜８及びゲート絶縁膜４を通し
て、ｐ型の不純物（ボロン）をイオン打込みによって導
入する。これによって、前記第２図に示すように５．ソ
ース領域及びドレイン領域６の一部を実質的に断線する
真性（ｉ型）の半導体領域７を形成することができ、情
報が書込まれたＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２が完成
する。イオン打込みによれば、その電流値を知ることに
よって打込んだ不純物量を正確に把握できるので、ｎ型
領域６を正確にｉ型とすることができる。さらに、打込
みエネルギ及びイオン種による基板への不純物の到達率
及びアニールによるイオン活性化率などを考慮すればよ
い。前記不純物は、ゲート電極５を通してチャネル形成
領域に達しない程度の低エネルギ、例えば、 １５０〜
２００ ＣＫｅＶ］程度のエネルギで導入する。したが
って、シングルチャージ化された不純物を導入し、生産
性を高めることが可能となる。また、不純物は、ソース
領域及びトレイン領域６の一部が実質的に断線するよう
に、ソース領域及びドレイン領域６と反対感電型で、か
つそれと同等或はそれ以上の不純物濃度で導入する。
このように、ＭＩＳＦＥＴＱ＋を形成し、データ線及び
ソース線１０を形成した後に１Ｍｌ５ＦＥ ＴＱ ＋の
ソース領域及びドレイン領域６の一部に不純物を導入し
て、ソース領域及びトレイン領域６を実質的に断・線さ
せたＭ Ｉ ５ＦＥＴＱ２を形成することにより、製造
工程の最終段であるデータ線及びソース線１０を形成す
る工程の後に情報の書込みが行えるので、１完短縮を図
ることができる。
ソース線１０を形成した後に１Ｍｌ５ＦＥ ＴＱ ＋の
ソース領域及びドレイン領域６の一部に不純物を導入し
て、ソース領域及びトレイン領域６を実質的に断・線さ
せたＭ Ｉ ５ＦＥＴＱ２を形成することにより、製造
工程の最終段であるデータ線及びソース線１０を形成す
る工程の後に情報の書込みが行えるので、１完短縮を図
ることができる。
また、不純物をソース領域及びドレイン領域６に導入す
ることより、ゲート電極５を通さずに、層間槽ａ膜８及
びゲート絶縁膜４を通すだけなので、不純物を低エネル
ギで導入することができる。
ることより、ゲート電極５を通さずに、層間槽ａ膜８及
びゲート絶縁膜４を通すだけなので、不純物を低エネル
ギで導入することができる。
したがって、高エネルギのイオン打込み装置をＵｎ発す
る必要がなくなる。
る必要がなくなる。
また、低エネルギで不純物を導入することにより、特に
ソース領域及びドレイン領域６のｐｎ接合部分に発生す
る結晶欠陥を低減することができるので、リーク電極を
低減して消′ｆ！電力を低減し。
ソース領域及びドレイン領域６のｐｎ接合部分に発生す
る結晶欠陥を低減することができるので、リーク電極を
低減して消′ｆ！電力を低減し。
或はラッチアップの発生を防止することができる。
また、低エネルギで不純物を導入することにより、 Ｐ
＜’ｉ結晶欠陥生じたとしてもその度合が軽いので、７
Ｉ５０［’Ｃ］程度の低い温度の熱処理を施すことで結
晶欠陥を充分に回復することができる。
＜’ｉ結晶欠陥生じたとしてもその度合が軽いので、７
Ｉ５０［’Ｃ］程度の低い温度の熱処理を施すことで結
晶欠陥を充分に回復することができる。
また、ゲート電極５をポリサイド１摸等の不純物を通過
しにくい導電層で構成することにより、不純物の透過率
差を大きくすることができるので、ソース領域及びドレ
イン領域６に導入する不純物のエネルギの制御を容易に
することができる。
しにくい導電層で構成することにより、不純物の透過率
差を大きくすることができるので、ソース領域及びドレ
イン領域６に導入する不純物のエネルギの制御を容易に
することができる。
なお、第２図に示すＭ ｒ Ｓ Ｆ Ｅ Ｔ Ｑ ２を
形成する工程の後に、図示していないが、パッシベーシ
ョン膜が形成される。
形成する工程の後に、図示していないが、パッシベーシ
ョン膜が形成される。
これら一連の製造工程により１本実施例のマスクＲＯＭ
は完成する。
は完成する。
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は。
もとづき具体的に説明したが、本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。
しない範囲において、種々変形し得ることは勿論である
。
例えば、本発明は、マスク１１を形成した後に、マスク
１１の開口部１１Ａから露出する眉間絶縁膜８を除去し
、ゲートｉ［５をむき出しにした状態で半導体領域７を
形成する不純物を導入してもよい、この場合には、さら
に低エネルギで不純物の導入ができる。
１１の開口部１１Ａから露出する眉間絶縁膜８を除去し
、ゲートｉ［５をむき出しにした状態で半導体領域７を
形成する不純物を導入してもよい、この場合には、さら
に低エネルギで不純物の導入ができる。
また、領域７は必ずしもｉ型でなくてもよく。
例えば、ｐ型（ｉ型）不純物によって大部分のｉ型（ｐ
型）不純物を打ち消して（補償して）に型（Ｐ−型）と
して、その抵抗値を大きくしたものであってもよい。す
なわち、続出期間内に、データ線のプリチャージレベル
が実質的に変化しないようにできるものであってよい。
型）不純物を打ち消して（補償して）に型（Ｐ−型）と
して、その抵抗値を大きくしたものであってもよい。す
なわち、続出期間内に、データ線のプリチャージレベル
が実質的に変化しないようにできるものであってよい。
また、本発明は、層間絶縁膜８を形成する前であって、
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｌを形成した後に半導
体領域７を形成する不純物を導入してもよい。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｌを形成した後に半導
体領域７を形成する不純物を導入してもよい。
また１本発明は、半導体領域７を形成する不純物をソー
ス領域又はドレイン領域６のいずれか一方に導入しても
よい。
ス領域又はドレイン領域６のいずれか一方に導入しても
よい。
また、本発明は、ｎ型ソース領域又はドレイン領域６の
一部にその導電型が反転する程度のｐ型不純物を導入し
、半導体領域７をＰ型で形成してもよい。
一部にその導電型が反転する程度のｐ型不純物を導入し
、半導体領域７をＰ型で形成してもよい。
また１本発明は、ｐチャネルＭ Ｉ Ｓ ＦＥＴをメモ
リセルとする横型マスクＲＯＭに適用することができる
。
リセルとする横型マスクＲＯＭに適用することができる
。
本願において開示される発明のうち１代表的なものによ
って得られる効果を簡単に説明すれば。
って得られる効果を簡単に説明すれば。
下記のとおりである。
マスクＲＯＭにおいて、Ｍ Ｉ Ｓ ＦＥＴを形成し。
データ線を形成した後に、ＭＩＳＦＥＴのソース領域又
はドレイン領域の一部に不純物を尋人して。
はドレイン領域の一部に不純物を尋人して。
ソース領域又はドレイン領域を実質的に断線させたＭＩ
ＳＦＥＴを形成することにより、ｌｌｉ造工程の最終段
であるデータ線を形成する工程の後に情報の書込みが行
えるので、１宛短縮を図ることができる。
ＳＦＥＴを形成することにより、ｌｌｉ造工程の最終段
であるデータ線を形成する工程の後に情報の書込みが行
えるので、１宛短縮を図ることができる。
また、低エネルギで不純物を導入することにより、特に
ソース領域又はドレイン領域のｐｎ接合部分に発生する
結晶欠陥を低減することができるので、リーク電極を低
減して消費電力を低減し、或はラッチアップの発生を防
止することができる。
ソース領域又はドレイン領域のｐｎ接合部分に発生する
結晶欠陥を低減することができるので、リーク電極を低
減して消費電力を低減し、或はラッチアップの発生を防
止することができる。
第１図は１本発明の一実施例であるマスクＲＯＭの要部
平面図、 第２図は、第１図の■−■線における断面図。 第３図乃至第６図は、本発明の一実施例であるマスクＲ
ＯＭを製造工程毎に示す要部断面図である。 図中、Ｑｌ、Ｑ２・・・Ｍ Ｉ Ｓ ＦＥＴ、１・・・
半導体基板、４・・・ゲート絶縁膜、５・・・ゲート電
極、６・・・ソース領域又はドレイン領域、７・・・半
導体領域。 ８・・・層間絶縁膜、９・・・接続孔、１０・・・ソー
ス線又はデータ線、１１・・・マスク、ＩＩＡ・・・開
口部である。
平面図、 第２図は、第１図の■−■線における断面図。 第３図乃至第６図は、本発明の一実施例であるマスクＲ
ＯＭを製造工程毎に示す要部断面図である。 図中、Ｑｌ、Ｑ２・・・Ｍ Ｉ Ｓ ＦＥＴ、１・・・
半導体基板、４・・・ゲート絶縁膜、５・・・ゲート電
極、６・・・ソース領域又はドレイン領域、７・・・半
導体領域。 ８・・・層間絶縁膜、９・・・接続孔、１０・・・ソー
ス線又はデータ線、１１・・・マスク、ＩＩＡ・・・開
口部である。
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴでメモリセルを構成する不揮発性記憶
機能を備えた半導体集積回路装置の製造方法であって、
前記メモリセルを構成する複数のＭＩＳＦＥＴを形成す
る工程と、該複数のＭＩＳＦＥＴのうち、所定のＭＩＳ
ＦＥＴのソース領域又はドレイン領域に、それと反対導
電型の不純物を導入し、ソース領域又はドレイン領域の
一部を実質的に断線する工程とを具備したことを特徴と
する半導体集積回路装置の製造方法。 ２、前記ソース領域又はドレイン領域の一部を断線する
工程は、データ線を形成した後に行われることを特徴と
する特許請求の範囲第１項に記載の半導体集積回路装置
の製造方法。 ３、前記ソース領域又はドレイン領域の一部を断線する
工程は、ＭＩＳＦＥＴを覆う層間絶縁膜及びデータ線を
形成した後に、前記層間絶縁膜を通して不純物を導入す
ることで行われることを特徴とする特許請求の範囲第１
項に記載の半導体集積回路装置の製造方法。 ４、前記ＭＩＳＦＥＴは、横型マスクＲＯＭを構成する
メモリセルであることを特徴とする特許請求の範囲第１
項に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006406A JPS62165970A (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006406A JPS62165970A (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165970A true JPS62165970A (ja) | 1987-07-22 |
Family
ID=11637485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006406A Pending JPS62165970A (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165970A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4883007A (en) * | 1988-03-01 | 1989-11-28 | Brother Kogyo Kabushiki Kaisha | Needle clamp for sewing machine |
| JPH0418756A (ja) * | 1989-12-01 | 1992-01-22 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-01-17 JP JP61006406A patent/JPS62165970A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4883007A (en) * | 1988-03-01 | 1989-11-28 | Brother Kogyo Kabushiki Kaisha | Needle clamp for sewing machine |
| JPH0418756A (ja) * | 1989-12-01 | 1992-01-22 | Fujitsu Ltd | 半導体装置 |
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