JPH0797743B2 - 多数決論理回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、同一内容が連送されてくるデータの多数決を
求めることにより、伝送誤りの訂正を行なう多数決論理
回路に関する。

［従来の技術］ 自動車電話のように無線を利用してデータを伝送するシ
ステムでは、フェージングや空電現象により連続的にビ
ット誤りを起こす。このビット誤りを訂正する方法の一
つとして、同一内容のデータを奇数回連送し、受信側で
送られて来たデータの多数決を求めることにより受信デ
ータを再生する方法がある。このエラー訂正方法を実現
するためには受信機に多数決を求める手段が必要とな
る。この手段は、従来ソフトウエアで行なわれることが
一般的であった。

このソフトウエア処理では送られて来たデータを一旦メ
モリに記憶し、全てのデータを受信した後、対応したビ
ットを調べ“0"と“1"のいずれが多いかを判断するため
に多数決処理を行なっていた。データは連続的に送られ
てくるため、この多数決処理は常に実行していなければ
ならずCPUの負担が増大するという問題があった。

この多数決手段を回路化すれば上記の問題は解消され
る。この多数決論理回路はよく知られている。しかし、
連送されてくるデータの多数決をとる場合は多数決をと
るべきデータを全て記憶しておく必要があり記憶回路が
増大するという問題がある。

上記問題を解決する従来技術として特開昭61−66409号
が開示されている。これは、ANDゲートとORゲートとｍ
段のシフトレジスタとの組合わせ回路をｎ組使用すると
いう回路構成で2n−１回連送までの連送データの多数決
を求めるものである。

［発明が解決しようとする問題点］ これまで述べてきたように、ソフトウエア処理による多
数決処理は処理時間が長く、CPUの負担が多大であると
いう問題点がある。また、回路化する上ではシフトレジ
スタの数が多く、回路規模が増大するという問題があ
る。上記従来技術においても2n−１連送のデータに対し
ｎ組のシフトレジスタを必要とした。

本発明は、上記問題点を解決するためになされたもので
あり、その目的は、必要とするシフトレジスタの数を低
減し、IC化が容易な多数決論理回路を提供することにあ
る。

［問題点を解決するための手段］ 本発明は、上記目的を達成するために、第1A図に示すよ
うに、（2n−１）回（ｎ≧２）連送されてくるｍビット
のシリアルデータの多数決をとる多数決論理回路におい
て、 ｋビット構成でｍ段のシフトレジスタと、 該シフトレジスタのｋビット出力データに、前記シリア
ルデータに対応した１ビットデータを順次加算し、該加
算結果を上記シフトレジスタに入力する加算手段と、 上記シフトレジスタのｋビット出力データが予め定めら
れた値ｓと一致したことを検出する検出手段と、 該一致検出手段の一致検出信号に従って前記加算手段の
加算動作を禁止する禁止手段と、 前記シフトレジスタのｍ個のｋビットデータをすべて
（ｓ−ｎ）に初期化する初期化手段とを備え、 前記ｋは、2^k−１≧ｎを満たすようにしたものである。

前記加算手段が前記シフトレジスタのｋビット出力デー
タに加算する１ビットデータは前記シリアルデータその
ものであっても、あるいはその反転データであってもよ
い。

前記加算手段は、例えば、設定要求信号に応じて入力値
を設定し該設定値を計数クロックにより増分するプリセ
ットカウンタと、前記シリアルデータに対応した１ビッ
トデータの値により前記カウンタの増分動作を許可また
は禁止する制御手段と、前記１ビットデータの伝送タイ
ミングに同期して前記設定要求信号および前記計数クロ
ックを出力するタイミング発生手段とから構成すること
ができる。

前記初期化は、例えば、前記初期データが０であるとき
は前記シフトレジスタをリセットすることにより容易に
行なえる。前記初期データが０でない場合には、その初
期データを前記シフトレジスタに強制的にシフト入力す
ることにより行なえる。

なお、本明細書において、「加算」なる語は広義に解
し、減算も含むものとする。

［作用］ 上記のような構成において、加算手段は、送られてくる
連送データの同位のビットごとに“1"あるいは“0"の数
を数える作用をする。各回までの計数結果はｍ段のシフ
トレジスタに、前回までの計数結果に代わって記憶され
る。この計数結果はさらにシフトレジスタでｍ段シフト
されて再び加算手段の初期値として設定されるように構
成しているため、ｍビットごとに到来するビットデータ
について各々累積計数することができる。データ伝送開
始時点でシフトレジスタは初期化手段によりｓ−ｎに初
期化される。さらに、検出手段と禁止手段の働きにより
計数値がｓに達すると加算すなわち計数動作が禁止され
るので、2n−１連送されるデータの“1"あるいは“0"の
数がｎ個以上ある場合には計数値がｓのまま保持される
ことになる。従って、全データを受信し、シフトレジス
タに記憶された値がｓか否かを調べることにより多数決
論理を得ることができる。

このように、多数決論理がシフトレジスタに記憶された
計数値により得られるので、ｋビットのｍ段シフトレジ
スタを用いて２×（2^k−１）−１＝2^k+1−３連送までの
データの多数決論理を得ることができる。

［実施例］ 以下、本発明の一実施例を第1B図により説明する。

〈第１実施例〉 第1B図に示した実施例は５連送される40ビットのデータ
の多数決論理を得るものである。

第１図において、データ信号ａ、クロック信号ｂは、第
１図には記載していないデータ復調回路からの信号であ
る。このデータ復調回路は受信した信号からNRZデータ
信号ａとクロック信号ｂを再生する回路である。ここで
はクロック信号ｂの立下がりでデータ信号ａが変化する
ものとする。リセット信号ｒはデータａの連送開始タイ
ミングに同期して与えられるものであり、これもデータ
復調回路から出力されるものである。回路１は２ビット
用の40段シフトレジスタであり、クロック信号ｂの立上
がりでシフト動作を行なうようにしている。このシフト
レジスタ１のリセット端子にはリセット信号ｒが入力さ
れており、データａの伝送開始時にこの信号ｒによりシ
フトレジスタ１の内容はすべて“0"に初期化される。回
路２は加算手段に相当する加算回路であり、信号g1,g2
に信号ｃを加算してその加算結果である信号e1、e2をシ
フトレジスタ１に出力する。信号e1,e2およびg1,g2は２
進数の数値であり０〜３（10進数）の値をとる。回路３
は検出手段に相当するANDゲートであり、シフトレジス
タ１の出力値が３である場合、検出信号ｈを出力する。
回路４は禁止手段に相当するANDゲートであり、検出信
号ｈが“1"となった場合、加算回路２への信号ｂを強制
的に“0"とし加算回路２の加算動作を禁止するものであ
る。回路５はインバータである。

以下、本実施例の動作を第２図を併用して詳細に説明す
る。第２図は本実施例の動作の一例を示す動作タイミン
グ図である。データａはデータクロックｂの立下がりに
同期して変化し、信号g1、g2はシフトレジスタ１がデー
タクロックｂの立上がりで動作するため同様にデータク
ロックｂの立上がりに同期して変化する。さらに、これ
と同期して信号e1、e2がシフトレジスタ１に記憶される
ことになる。第２図に示すように信号g1、g2の値が０〜
２である場合は、データａがそのままデータｃとなるか
ら、信号e1、e2の値は加算回路２の働きにより信号g1、
g2とデータａとの加算値となる。信号g1、g2の値が３と
なった場合では、検出手段であるANDゲート３の出力信
号ｈが“1"となる。これを受け禁止手段であるANDゲー
ト４により信号ｃが強制的に“0"となる。このため、信
号g1、g2の値が３の場合には、データａの値に無関係に
加算回路の出力信号e1、e2の値は３となり、すなわち、
加算回路２の加算動作が禁止されたことと同じになる。

第１表は、加算回路２の入力データと出力データの関係
を示した表である。この表から分るように、加算回路２
はシフトレジスタ１から出力されるそれまでの加算結果
（入力）にデータａを加算していくが、加算結果を３と
なると加算動作を停止し、その値をシフトレジスタ１に
保持する。つまり、第1B図に示した実施例では、転送さ
れて来るデータの“1"の数を対応ビットごとにカウント
し、“1"が３個以上ある場合はシフトレジスタ１に３が
記憶されることになる。以上、本実施例の基本的な動作
の説明を行なった。

次に、本実施例によって多数決論理が得られることを示
す。

まず、データ伝送に先立ちリセット信号ｒが入力されシ
フトレジスタ１の内容が全て“0"に初期化されていると
する。データの伝送が開始されるとデータａとクロック
信号ｂが共にデータ復調回路から出力される。シフトレ
ジスタ１の内容が“0"であるため、最初の40ビットのデ
ータつまり連送の最初の１回目のデータは加算回路２で
“0"と足されることになる。この加算結果はクロック信
号と同期してシフトレジスタ１に送られ、この結果、１
回目のデータはそのままの値でシフトレジスタ１に記憶
されることになる。２回目の連送データ、つまり41ビッ
ト目からは、シフトレジスタ１の長さが40段であるた
め、連送１回目の加算結果に加算される。以下、同様に
５回目の連送データ終了まで40ビットごとのデータが加
算され、その結果かシフトレジスタ１に記憶される。シ
フトレジスタ１に記憶された加算結果が３となった場
合、加算動作が禁止されるのでデータａの値に無関係に
加算結果が３となる。従って、５連送データを全て入力
した後、シフトレジスタ１の内容を調べ、その値が３で
あれば“1"が３回以上出現したことになるから受信デー
タは“1"、それ以外ならば“0"と判断でき、多数決論理
が得られることになる。本実施例では、ANDゲート３の
出力信号ｈを多数決出力としており、全連送データを受
信後シフトレジスタ１にクロック信号を入力することに
より、信号ｈから多数決論理を得ることができる。

以上述べたように本実施例によれば、加算結果を２進数
で０から３まで記憶すればよいので２ビット分（２組）
の40段シフトレジスタを使用して５連送データの多数決
論理を得ることができ、従来よりシフトレジスタ１組
（40段）を削減できるという効果がある。

上記実施例ではシフトレジスタの初期化にシフトレジス
タのリセット機能を利用したが、シフトレジスタの初期
化を行なう期間、加算回路の入力を固定することによっ
ても初期化を行なうことができる。

〈第２実施例〉 以下、このような初期化手法を採用した本発明の第２の
実施例を第３図を用いて説明する。第３図において、第
1B図と同一回路には同一符号を付している。第３図の実
施例と第1B図の実施例との相違点は、シフトレジスタ１
の初期化方法にある。第３図において、回路６、７、８
および９は、シフトレジスタ１を初期化する初期化手段
に相当する回路であり、回路６はNANDゲート、回路７、
８はANDゲート、回路９は、データの伝送開始信号ｉと
クロック信号ｂを元にして第１回目のデータ伝送期間の
み“0"となる信号ｊを出力する初期化信号発生回路であ
る。

以下、第３図に示した第２の実施例の動作例を第４図と
第５図を併用して説明する。第４図は、送られてくる連
送データの一般的なデータ形式を示したものである。連
送データは、先頭ビット同期を確立するためのビット同
期データ（以下BS信号と略す）、次にデータワード同期
を確立するためのワード同期データ（以下WS信号と略
す）、続いて同一内容の伝送データが５回送られてく
る。このデータ形式を１単位として連続的にデータが送
られてくるものとして、以下、動作の説明を行なう。第
５図は、第３図に示した第２の実施例の動作タイミング
例を示した図である。図中の添字ｎおよびｎ＋１はデー
タの伝送順序を示し、例えば、D4nはｎ番目の伝送デー
タで４回目の連送データであることを示している。

第５図において、BS信号、WS信号を受信するとデータ復
調回路からワード同期信号ｉが出力される。この信号ｉ
をデータの連送開始タイミング信号として受けると、初
期化信号回路９は初期化信号ｊを第１回目のデータ伝送
期間のみ“0"とする。これにより、ANDゲート７、８の
出力も“0"となる。この状態では、データ信号ａがAND
ゲート４を通って加算回路で０と加算されることになる
ので、加算回路２の出力はデータａの値となる。第１実
施例ではシフトレジスタ１の内容を０にすることで初期
化を行なったが本実施例では上述のように加算回路２の
入力を０に固定することで初期化を行なうものである。
１回目の連送データが終了すると初期化信号ｊは“1"と
なる。これにより、２回目の連送データ以降においては
第1B図に示した第１実施例と同じ動作となり連送データ
終了後、出力信号ｈから多数決論理が得られる。

以上述べたように本実施例においても第１実施例と同様
に加算結果を２進数で０から３までを記憶すればよいの
で２ビット分（２組）の40段シフトレジスタを使用して
５連送データの多数決論理を得ることができ、従来より
シフトレジスタ１組（40段）を削減できるという効果が
ある。

〈第３実施例〉 これまで述べた実施例では、多数決論理出力をANDゲー
ト３より得ていたが加算回路２の出力をデコードするこ
とによっても多数決論理出力を得ることができる。

第６図は本発明の第３の実施例である。第６図におい
て、第４図と同一回路には同一符号を付している。回路
10は加算回路２の出力値が３であるか否かをデコードし
て多数決論理を出力するANDゲートである。

以下、この第３の実施例の動作を第６図および第７図を
併用して説明する。第７図は動作の一例を示すタイミン
グ図である。連送データの開始を示すBS信号、WS信号を
受信するとデータ復調回路から同期信号ｉが送られてく
る。これを受け初期化信号発生回路９は初期化信号ｊを
１回目の連送データの期間出力する。これにより、AND
ゲート７、８および９の出力が“0"となり、シフトレジ
スタ１の初期化が行なわれる。これは、第４図に示した
第２の実施例と同じ動作である。２回目の連送データ以
降は、初期化信号ｊが“1"となるため第１および第２の
実施例と同様にデータ値の加算が行なわれる。本実施例
がこれまでの実施例と異なるのは、５回目の連送データ
が入力される時である。４回目の連送データが終了した
時点で、それまでの加算結果がシフトレジスタ１に記憶
されている。５回目の連送データが入力されると５連送
データの加算結果が加算回路２の出力に得られる。この
出力値をANDゲート13でデコードすることにより、５回
目の連送データを入力すると同時に多数決論理出力を出
力信号ｑに得ることができる。

このように本実施例によれば多数決論理出力を最終連送
データの受信と同時に得ることができるという効果があ
る。もちろんこれまでの実施例と同様にシフトレジスタ
の数を削減できるという効果もあるのは、言うまでもな
い。

〈第４実施例〉 上記第３の実施例では、加算回路２の直前にANDゲート
７、８を挿入しシフトレジスタ１の初期化を行なった
が、この初期化は値０と信号ａとの加算動作が得られれ
ばよいのでANDゲート７、８をシフトレジスタ１の出力
直後に挿入してもよい。第８図に、このような初期化構
成を採用した本発明の第４の実施例を示す。本実施例で
は、信号ｊが“0"の期間、加算回路２の入力信号f1、f2
の値が０となり、第６図に示した実施例と同様にシフト
レジスタ１の初期化が行なわれる。この時、NANDゲート
3aの入力も“0"となるのでデータａがANDゲート４で禁
止されることはない。このため、本実施例では第６図に
示した実施例に比べ、ANDゲート６を削減できるという
効果もある。

〈第５実施例〉 以上述べた実施例では、シフトレジスタの初期化方法と
しシフトレジスタ１のリセット機能の利用、あるいは、
加算回路２の入力値つまりシフトレジスタ１の出力値を
ANDゲートにより０とすることで等価的に行なってき
た。これらの初期化は、シフトレジスタ１の内容を０と
するものであったが、多数決論理は“1"あるいは“0"の
個数が連送回数の過半数を越えたかどうかを判断するこ
とによって得られることから、シフトレジスタの内容を
０以外に設定しても本発明も適用することができる。

以下、このような初期化手法を採用した本発明の第５実
施例を第９図により説明する。第９図に示した実施例
は、３連送から29連送データの多数決論理が得られる多
数決論理回路である。第９図において、回路1aは４ビッ
ト構成のシフトレジスタである。この段数は連送データ
の長さに一致するものであり、ここではこれまでの実施
例と同様に40段とする。回路2aは４ビットのデータに１
ビットのを加算する加算回路であり加算手段に相当する
ものである。回路3bはシフトレジスタ1aの出力値が15で
あることを検出する検出手段に相当するANDゲートであ
る。回路４は禁止手段に相当するANDゲート、回路10aは
加算回路2aの出力値が15であるか否かを判断し多数決論
理を出力するANDゲートである。回路11は４ビットのデ
ータを記憶するラッチ回路、回路12は初期化信号ｊに従
って加算回路2aの入力を切換える切換回路であり、初期
化信号ｊが“0"の場合ラッチ12の出力が加算回路2aに入
力されるように構成している。回路９は初期化信号発生
回路であり、第４図に示したものと同一回路である。

以下、第５実施例の動作を説明する。連送データａのデ
ータ値を加算回路2aで加算していくのはこれまでの実施
例と同じである。本実施例ではシフトレジスタ1aの初期
値ｓをラッチ14にあらかじめ設定しておく。連送データ
が開始されるとワード同期信号ｉが入力される。これに
従って初期化信号発生回路９は初期化信号ｊを１回目の
連送データの期間に“0"とする。これにより、切換回路
12が切換わりラッチ11の出力が加算回路2aに入力され
る。さらに、初期化信号ｊはNANDゲート3bにも入力され
ており信号ｈが“1"に固定される。この結果、初期化信
号ｊが“0"の期間では、加算回路2aの出力はラッチ11の
設定値ｓとデータａの値を加算した値となる。２回目の
連送データ以降は初期化信号ｊが“1"となるため、シフ
トレジスタ1aの出力値とデータａの値を加算した結果が
加算回路2aの出力となる。シフトレジスタ1aの出力値が
15に達するとNANDゲート3bがこれを検出し信号ｇを“0"
にする。これにより、ANDゲート４の出力信号ｃが“0"
となり、加算動作が禁止され加算回路2aの出力値も15と
なる。このように本実施例では、連送データの“1"の個
数を初期値となるラッチ11に設定された値ｓから数え始
め15で計数動作を停止することになる。例えば、ラッチ
11に０を設定すると、０から15まで計数動作を行なうの
でデータａの“1"の数を15個まで計数することができ
る。従って、15が過半数となる29連送データの多数決論
理を求めることができる。

第２表はラッチ11に設定する値と多数決論理が得られる
連送数の関係を示したものである。設定値を０から13ま
で変えることにより、３連送から29連送までのデータの
多数決論理を求めることができることを示している。例
えば、ラッチ11の設定値を12とするデータａの“1"の数
を13、14、15と３個まで計数するのでこれまでの実施例
と同様に５連送データの多数決論理を得ることができ
る。

以上述べたように本実施例によれば、４ビット構成の40
段シフトレジスタを用いて29連送データの多数決論理を
得ることができ、シフトレジスタの回路規模を大幅に削
減できるという効果がある。また、本実施例では、ラッ
チ回路11に設定する値を変えるのみで３連送から29連送
データの多数決論理が得られるという効果もある。

第９図に示した第５実施例では、シフトレジスタ2aの初
期値を変えて多数決論理を求める連送数を設定したが、
計数する個数が変更できればよいので、検出手段の検出
値を設定できるようにしても本発明を適用できることは
容易に類推できる。

〈第６実施例〉 これまで述べてきた実施例では、加算手段として加算回
路を用いてきたがカウンタを用いることによっても本発
明を適用することができる。

第10図に、加算手段としてカウンタを用いた本発明の第
６実施例の構成を示す。この実施例は第1B図に示した第
１実施例における加算回路２をカウンタに置換えて構成
したものであり、第1B図と同一構成部分には同一符号を
付している。第10図において、回路１は２ビット40段シ
フトレジスタである。回路2bはプリセット端子（信号
ｎ）がLowレベルとなった時、シフトレジスタ１の出力
信号g1、g2を内部にセットする機能を持ったプリセット
型のカウンタであり、信号ｃの立上がりタイミングで内
部にセットされた値をカウントアップするものである。
回路20はデータクロックｂとデータクロックｂの４倍の
周波数を持つタイミングクロックｋを受けカウンタ2bの
カウントクロックとなる信号ｍとプリセット信号ｎを出
力するタイミング発生回路である。

第10図に示した第６実施例の動作の説明に先立ち、ま
ず、タイミング発生回路20の構成例および動作を第12
図、第13図を用いて説明する。

第12図はタイミング発生回路20の構成例を示す構成図で
ある。回路22、23はＤ型フリップフロップ（以下Ｄ−FF
と略す）、回路24はNORゲート、回路25はANDゲート、回
路21はインバータである。以下、第12図に示した回路の
動作を第13図のタイミング図を併用して説明する。先に
述べたようにタイミングクロックｋはデータクロックｂ
に同期した４倍周波数のクロック信号である。ここで
は、タイミングクロックｋの立上がりでデータクロック
ｂが変化するとした。まず、Ｄ−FF22によりデータクロ
ックｂをタイミングクロックｋの立下がりタイミングま
で遅延させた信号k1を得る。次にＤ−FF23により信号k1
をさらにタイミングクロックｋの１クロック分遅延さ
せ、その否定信号k2を得る。Ｄ−FF22およびＤ−FF23か
ら得た信号k1、k2の論理和信号ｍをNORゲート24から、
論理積信号ｎをNANDゲート25から得て出力する。これら
の動作により第13図に示したタイミングで、信号ｍおよ
び信号ｎがタイミング発生回路20より出力される。

第10図に示した実施例では信号ｍはカウンタ2bのカウン
トクロック信号、信号ｎはカウンタ2bのプリセット信号
として使用しており、第11図示したタイミングに従っ
て、t1でデータａが変化し、t2でカウンタ2bがカウント
アップし、t3でシフトレジスタ１がシフト動作を実行
し、t4てカウンタ2bのプリセット動作の実行という順序
で繰返し動作が行なわれることになる。

次に、第10図に示した第６実施例全体の動作を第11図を
併用して説明する。本実施例においてシフトレジスタ１
とANDゲート３の動作は第1B図に示した第１実施例の動
作と同じであり、シフトレジスタ１はカウンタ2bのカウ
ント出力を記憶し、ANDゲート３はシフトレジスタ１の
出力値が３であることを検出する。連送データ開始時に
シフトレジスタ１の内容はリセット信号ｒにより０に初
期化される。ANDゲート３の出力が“0"の場合、データ
入力ａの値が“1"ならば信号ｍがANDゲート４を通過し
カウントクロック信号としてカウンタ2bに供給されカウ
ント動作を行なう。データ入力ａの値が“0"ならばAND
ゲート4aで信号ｍが阻止されカウント動作は行なわれな
いことになる。つまり、第１実施例の加算回路２と同様
にカウンタ2bはデータ入力ａの“1"の数を計数すること
になる。計数動作が進み計数値が３に達するとANDゲー
ト３がこれを検出して出力を“1"にする。これにより、
ANDゲート4aが閉じられカウンタ2bのカウントクロック
信号ｃが禁止される。つまり、ANDゲート4aにより、カ
ウンタ2bのカウント動作が禁止されることになる。この
結果、本実施例においても第１実施例と同様にデータの
“1"の数が３個以上ある場合はシフトレジスタ１内に記
憶されているカウント値が３のまま保持されることにな
り、この値をANDゲート３で検出することにより多数決
論理を得ることができる。

以上述べたように加算手段としてカウンタ回路を用いた
本実施例においても２列40段のシフトレジスタで５連送
データの多数決論理を得ることができ、シフトレジスタ
の数を削減できるという効果が得られる。さらに、本実
施例では第１実施例の計数手段をカウンタで置換えた例
を示したが、第２、第３、第４および第５の実施例に対
しても加算手段にカウンタ回路を適用できることは、容
易に類推することができる。

これまでの実施例ではデータの“1"の数を計数したが、
論理的に“1"か“0"かはインバータ回路１個で変更でき
る。従って、本発明は“0"の数を数える（加算する）場
合にも適用できることは自明である。また、データの長
さもシフトレジスタの段数を変更することにより40ビッ
ト以外のものに対しても本発明を適用できることは明白
である。さらに、“1"または“0"の個数を初期値から減
算するようにも変更し得る。

［発明の効果］ 以上述べたように本発明によれば、ｋ組のシフトレジス
タを用いて（2^k+1−３）連送のデータまでの多数決論理
が得られるので、シフトレジスタの数を大幅に削減でき
回路規模を削減できるという効果がある。

【図面の簡単な説明】

第1A図は本発明の構成を示すブロック図、第1B図は本発
明の第１実施例の構成図、第２図は第１実施例の動作例
を示すタイミング図、第３図は本発明の第２実施例の構
成図、第４図は伝送されてくる連送データの一例を示す
データ構成図、第５図は第２実施例の動作例を示すタイ
ミング図、第６図は本発明の第３実施例の構成図、第７
図は第３実施例の動作例を示すタイミング図、第８図は
本発明の第４実施例の構成図、第９図は本発明の第５実
施例の構成図、第10図は本発明の第６実施例の構成図、
第11図は第６実施例の動作例を示すタイミング図、第12
図は第11図に示したタイミング発生回路20の構成例を示
す回路図、第13図は第12図に示した回路の動作例を示す
タイミング図である。 1,1a……シフトレジスタ、2,2a……加算回路、2b……カ
ウンタ、3,4,4a,7,8……ANDゲート、3a,3b……NANDゲー
ト、９……初期化信号発生回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】（2n−１）回（ｎ≧２）連送されてくるｍ
   ビットのシリアルデータの多数決論理回路において、 ｋビット構成でｍ段のシフトレジスタと、 該シフトレジスタのｋビット出力データに、前記シリア
   ルデータに対応した１ビットデータを順次加算し、加算
   によって得られたｋビットの加算結果を上記シフトレジ
   スタに入力する加算手段と、 上記シフトレジスタのｋビット出力データが予め定めら
   れた値ｓと一致したか否かを検出する検出手段と、 該一致検出手段の一致検出信号に従って前記加算手段の
   加算動作を禁止する禁止手段と、 前記シフトレジスタのｍ個のｋビットデータをすべて
   （ｓ−ｎ）に初期化する初期化手段と、 第（2n−１）回目の連送終了後に上記シフトレジスタか
   ら出力されるｍ個のｋビット出力データの各々が、前記
   ｓに一致したか否を検出し、各検出結果を多数決論理結
   果として出力する手段とを備え、 前記ｋは、2^k−１≧ｎを満たし、前記Ｓは、ｓ＝2^k−１
   を満たし、前記加算手段は、加算動作を禁止された場合
   に前記シフトレジスタのｋビット出力データを前記加算
   結果として上記シフトレジスタに入力し、前記第（2n−
   １）回目の連送終了後に上記シフトレジスタから出力さ
   れるｍ個のｋビット出力データは、（2n−１）回目に連
   送されたｍビットのシリアルデータの各々について行わ
   れた前記加算手段の加算動作によるｍ個の加算結果であ
   ることを特徴とする多数決論理回路。
2. 【請求項２】前記シリアルデータに対応した１ビットデ
   ータは、前記シリアルデータの各ビットである特許請求
   の範囲第１項記載の多数決論理回路。
3. 【請求項３】前記シリアルデータに対応した１ビットデ
   ータは、前記シリアルデータの各反転ビットである特許
   請求の範囲第１項記載の多数決論理回路。
4. 【請求項４】前記加算手段は、前記シフトレジスタのｋ
   ビット出力データをプリセットし、前記シリアルデータ
   に対応した１ビットデータの値に応じて増分動作を行う
   と共に出力を前記シフトレジスタに入力することによ
   り、プリセットしたシフトレジスタのｋビット出力デー
   タに前記シリアルデータに対応した１ビットデータを加
   算した前記ｋビットの加算結果を前記シフトレジスタに
   入力するカウンタを有し、 前記禁止手段は、前記一致検出信号に従って、前記前記
   カウンタの増分動作を禁止することにより前記加算手段
   の加算動作を禁止する特許請求の範囲第１項記載の多数
   決論理回路。
5. 【請求項５】（2n−１）回（ｎ≧２）連送されてくるｍ
   ビットのシリアルデータの多数決論理回路において、 ｋビット構成でｍ段のシフトレジスタと、 該シフトレジスタのｋビット出力データに、前記シリア
   ルデータに対応した１ビットデータを順次加算し、加算
   によって得られたｋビットの加算結果を上記シフトレジ
   スタに入力する加算手段と、 上記シフトレジスタのｋビット出力データが予め定めら
   れた値ｓと一致したか否かを検出する検出手段と、 該一致検出手段の一致検出信号に従って前記加算手段の
   加算動作を禁止する禁止手段と、 前記シフトレジスタのｍ個のｋビットデータをすべて
   （ｓ−ｎ）に初期化する初期化手段と、 第（2n−１）回目に連送されたｍビットのシリアルデー
   タに対応した１ビットデータと上記シフトレジスタから
   出力されるｋビット出力データとの前記加算手段による
   ｍ個の加算結果の各々が、前記ｓに一致したか否を検出
   し、各検出結果を多数決論理結果として出力する手段と
   を備え、 前記ｋは、2^k−１≧ｎを満たし、前記Ｓは、ｓ＝2^k−１
   を満たし、前記加算手段は、加算動作を禁止された場合
   に前記シフトレジスタのｋビット出力データを、そのま
   ま上記シフトレジスタに入力することを特徴とする多数
   決論理回路。
6. 【請求項６】前記シリアルデータに対応した１ビットデ
   ータは、前記シリアルデータの各ビットである特許請求
   の範囲第５項記載の多数決論理回路。
7. 【請求項７】前記シリアルデータに対応した１ビットデ
   ータは、前記シリアルデータの各反転ビットである特許
   請求の範囲第５項記載の多数決論理回路。
8. 【請求項８】前記加算手段は、前記シフトレジスタのｋ
   ビット出力データをプリセットし、前記シリアルデータ
   に対応した１ビットデータの値に応じて増分動作を行う
   と共に出力を前記シフトレジスタに入力することによ
   り、プリセットしたシフトレジスタのｋビット出力デー
   タに前記シリアルデータに対応した１ビットデータを加
   算した前記ｋビットの加算結果を前記シフトレジスタに
   入力するカウンタを有し、 前記禁止手段は、前記一致検出信号に従って、前記前記
   カウンタの増分動作を禁止することにより前記加算手段
   の加算動作を禁止する特許請求の範囲第５項記載の多数
   決論理回路。