JPH0797844B2 - 親子画像表示装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、同一画面上に親画像と子画像を映し出すよ
うにした親子画像表示装置に関する。

［従来の技術］ テレビジヨン受像機の受像管の画面全体を親画面とし、
親画面に映し出される親画像の一部に子画像を挿入する
ことにより子画面を形成することができる親子画像表示
装置が知られている。第４図に示す親子画像表示装置１
は、親画像発生回路２と子画像発生回路３が映像切り換
え回路４を介して映像出力回路５に切り換え接続される
ようになつており、親画像にブランキングをかけている
期間中、子画像発生回路３が映像出力回路５に接続さ
れ、受像管６の画面の一部に子画像が表示される。

子画像発生回路３は、外部から供給される子画像に関す
る複合映像信号を、まず映像処理回路７にて輝度信号Ｙ
と色差信号Ｒ−Y,B−Ｙに分離する。分離された各信号
は、それぞれ低域濾波回路7y,7r,7bを通り、時分割スイ
ツチ回路８を経て、一定のシーケンスに従つてAD変換回
路９に送り込まれる。AD変換回路９にてデイジタル信号
に変換された信号は、メモリデータコントロール回路10
を介して一旦ラインメモリ回路11に記憶させたあと、フ
イールドメモリ回路12に転送される。この場合、ライン
メモリ回路11は、フイールドメモリ回路12の書き込み期
間と読み出し期間の時間的重複を防ぐためのバツフアと
して機能しており、親画面の1/3の子画面を形成する場
合、３ラインごとに１ライン分の情報がラインメモリ回
路11に書き込まれる。

ここで、親画像と子画像が別信号の場合には、フイール
ドメモリ回路12の書き込み水平同期信号と読み出し水平
同期信号は、非同期であるため、アドレスコントロール
回路13からの読み出し開始信号で同期をとり、フイール
ドメモリ回路12が読み出されていない期間に、ラインメ
モリ回路11からフイールドメモリ回路12にデータを転送
させている。なお、アドレスコントロール回路13は、親
画像に関する水平と垂直のブランキング信号及び子画像
に関する水平と垂直のブランキング信号が供給され、時
分割スイツチ回路８以降の回路に必要なタイミング信号
を供給する。

ところで、フイールドメモリ回路12は、本例の場合、64
ライン分の映像情報を記憶しており、親画面の水平周期
で読み出された映像情報は、メモリデータコントロール
回路10にて、輝度データＹと色差データＲ−Y,B−Ｙに
振り分けられ、それぞれDA変換回路14,15,16と低域濾波
回路17,18,19を経てアナログ信号として、映像切り換え
回路４に供給される。

［発明が解決しようとする問題点］ 上記従来の親子画像表示装置１は、フイールドメモリ回
路12からのデータの読み出しが水平周期であるのに対
し、ラインメモリ回路11からフイールドメモリ回路12へ
のデータの書き込みは、３水平周期であるため、子画像
の表示期間中に、書き込みアドレスが読み出しアドレス
に追い越される場合が生じてしまう。この場合、子画像
のフイールドデータが追い越しが発生した時点から、１
つ前のフイールドデータに切り換わつてしまい、その表
示データが奇数，偶数フイールドの違いで１ラインず
れ、親と子の画面のインタレースが乱れることになる。

いま、例えば、第５図に示す画面の左上から右下に延び
る斜線からなる子画像のフレームデータが、一点鎖線で
示す偶数フイールドと二点鎖線で示す奇数フイールドに
分けて、フイールドメモリ回路12に書き込まれる場合を
想定する。

この場合、親画面も子画面も偶数フイールドか奇数フイ
ールドのいずれか一方のフイールドであるときは、フイ
ールドメモリ回路12の読み出しが書き込みを追い越した
時点から、子画像のフイールドデータが１つ前のフイー
ルドデータに切り換わるため、第６図に示す如く、偶数
フイールドの像と奇数フイールドの像の上下関係が逆転
し、フイールド間で像がちらつく現象を呈していた。

また、親画面と子画面のフイールドが一方が偶数で他方
が奇数であるというように、互いに異なる場合には、第
７図に示す如く、追い越しが発生する直前まで、親画像
と子画像のフイールドの違いにより、偶数フイールドの
像と奇数フイールドの像の上下関係が逆転したままであ
り、子画像がちらついて見苦しいという問題があつた。

［課題を解決するための手段］ この発明は、上記問題点を解決したものであり、親画面
の一部に割り当てた画面に挿入する子画面のデータを、
親子の画面比に応じて間引いて記憶するフィールドメモ
リ回路と、 当該フィールドメモリ回路に対するデータの書き込みア
ドレスと読み出しアドレスを制御するアドレスコントロ
ール回路と、 当該アドレスコントロール回路と前記フィールドメモリ
回路との間に設けられ、当該アドレスコントロール回路
から前記フィールドメモリ回路へ付与される読み出しア
ドレスを補正するアドレス補正回路とを有し、 当該アドレス補正回路は、 子画面が奇数・偶数何れのフィールドであるかを判定出
力する子画面フィールド判定回路と、 親画面が奇数・偶数何れのフィールドであるかを判定出
力する親画面フィールド判定回路と、 前記アドレスコントロール回路から出力される前記書き
込みアドレスと前記読み出しアドレスを比較演算出力す
るアドレス比較回路と、 前記子画面フィールド判定回路の判定出力と、前記親画
面フィールド判定回路の判定出力と、前記アドレス比較
回路の比較演算出力とがそれぞれ並行入力され、前記子
画面フィールド判定回路が偶数フィールドを判定出力し
なおかつ前記親画面フィールド判定回路が奇数フィール
ドを判定出力している場合と、前記子画面フィールド判
定回路が奇数フィールドを判定出力しなおかつ前記アド
レス比較回路が（読み出しアドレス）＞（書き込みアド
レス）であると比較演算出力している場合には、加算出
力を出力する論理回路と、 当該論理回路の前記加算出力に応じて前記アドレスコン
トロール回路から出力される前記読み出しアドレスに１
ライン分のアドレスを加算する加算器と、 当該加算器の出力である補正された読み出しアドレスと
前記アドレスコントロール回路の出力である前記書き込
みアドレスを所定のタイミングで切り換えて前記フィー
ルドメモリ回路へ出力するアドレス切り換え回路とを設
けたことを要旨とするものである。

［作用］ この発明は、親画面の一部に割り当てた子画面に挿入す
る子画像のデータを、親子の画面比に応じて間引いて記
憶するフィールドメモリ回路に関し、書き込みアドレス
を読み出しアドレスが追い越したときのインタレースの
乱れの有無を判断し、子画面において見かけ上インタレ
ースの乱れが生じないよう読み出しアドレスを補正す
る。

［実施例］ 以下、この発明の実施例について、第１図ないし３図を
参照して説明する。第１図は、この発明の親子画像表示
装置の一実施例の要部を示す回路構成図、第2,3図は、
それぞれ画像補正効果を説明するための子画面を示す図
である。

第１図中、親子画像表示装置21は、アドレスコントロー
ル回路13とフイールドメモリ回路12の間に、アドレス補
正回路22を設け、子画面に関するインタレースの乱れが
生じないよう、フイールドメモリ回路12の読み出しアド
レスを補正するものである。

アドレス補正回路22は、親画像と子画像に関する水平及
び垂直のブランキング信号からフイールドの偶数・奇数
を判定する親画面フイールド判定回路23及び子画面フイ
ールド判定回路24と、フイールドメモリ回路12の書き込
みアドレスと読み出しアドレスを比較するアドレス比較
回路25と、これらの回路23,24,25の出力を論理処理する
論理回路26と、論理回路26の出力に応じてフイールドメ
モリ回路12の読み出しアドレスに１ライン分のアドレス
を加算する加算器27と、加算器27の出力である補正され
た読み出しアドレスとフイールドメモリ回路12の書き込
みアドレスを所定のタイミングで切り換えて出力するア
ドレス切り換え回路28等から構成される。

論理回路26は、子画面フイールド判定回路24の出力を極
性反転する反転回路29と、反転回路29の出力と親画面フ
イールド判定回路23の出力を入力とするナンドゲート回
路30と、子画面フイールド判定回路24とアドレス比較回
路25の出力を入力とするナンドゲート回路31と、ナンド
ゲート回路30と31の出力を入力とするナンドゲート回路
32等から構成され、ナンドゲート回路32の出力がハイレ
ベルである場合に、加算器27は１ライン分のアドレスを
加算する。

ただし、子画面（親画面）のフイールド判定回路24（2
3）の出力とアドレスコントロール回路13の書き込み
（読み出し）アドレスのクリアは、同時に行われるもの
とする。

ここで、親画面も子画面も偶数フイールドの場合、各フ
イールド判定回路23,24の出力はロウレベルであり、こ
のため論理回路26の出力は、アドレス比較回路25の出力
の如何によらずロウレベルである。従つて、この場合、
アドレス補正回路22は、アドレス補正は行われず、子画
面には第２図中、点a,b,c,d,eを結ぶ映像が得られる。
次に、親画面と子画面が奇数フイールドに切り換わる
と、各フイールド判定回路23,24の出力はハイレベルに
切り換わる。そして、フイールドメモリ回路12に対する
読み出しアドレスが書き込みアドレスを追い越した時点
から、アドレス比較回路25の出力がハイレベルとなり、
論理回路26の出力もハイレベルとなる。その結果、加算
器27は、上記追い越しが発生した時点から、読み出しア
ドレスに対し１ライン分のアドレスを加算する。アドレ
ス補正回路によるアドレス補正の結果、子画面には第２
図中、点f,g,h,iを結ぶ映像が得られる。

このように、親画面と子画面が同一フイールドの場合
は、アドレス補正回路22による適宜の補正により、フイ
ールド間で子画像の上下関係がくずれる不都合を防止す
ることができる。

また、上記とは異なり、例えば親画面が偶数フイールド
で、子画面が奇数フイールドの場合、フイールドメモリ
回路12に対する読み出しアドレスが書き込みアドレスを
追い越した時点から、アドレス補正回路22が読み出しア
ドレスに対して１ライン分のアドレスを加算する補正を
行う。その結果、子画面には、第３図中、点j,k,l,mを
結ぶ映像が得られる。次に、親画面が奇数フイールドで
子画面が偶数フイールドに切り換わると、その時点でも
アドレス補正回路22はアドレス補正を続行し、上記追い
越しが発生したあとも同様のアドレス補正を縦続する。
その結果、子画面には、第３図中、点n,o,p,qを結ぶ映
像が得られる。

このように、親画面と子画面のフイールドが異なる場合
でも、アドレス補正回路22による適宜の補正により、フ
イールド間で子画像のインタレース関係がくずれる不都
合を防止することができる。

上記の如く、親子画像表示装置21は、親画面の一部に割
り当てた子画面に挿入する子画像のデータを、親子の画
面比に応じて間引いて記憶するフイールドメモリ回路12
に関し、アドレス補正回路22が書き込みアドレスを読み
出しアドレスが追い越したときのインタレースの乱れの
有無を判断し、子画面において見かけ上インタレースの
乱れが生じないよう読み出しアドレスを補正する構成と
したから、アドレスコントロール回路13とフイールドメ
モリ回路12の間に、アドレス補正回路22を設けるだけ
で、子画像に関するインタレースの乱れにもとづく画像
のちらつきを防止することができる。

［発明の効果］ 以上説明したように、本発明のインタレース補正は、子
画面のフィールド判定回路と、アドレス比較回路の結果
に応じ、読み出しアドレスに前記結果を加算器に加算す
ることにより、読み出しアドレスを補正しているため、
例えば特開昭55−153484号公報に記載のインタレース補
正の有無検出を必要とせず、又インタレース補正を第１
の補正と、第２の補正に分ける必要もなく、その補正の
ための回路構成も非常に簡単にできる優れた効果を奏す
る。

【図面の簡単な説明】

第１図は、この発明の親子画像表示装置の一実施例の要
部を示す回路構成図、第2,3図は、それぞれ第１図に示
したアドレス補正回路による補正動作を説明するための
子画像を示す図、第４図は、従来の親子画像表示装置の
一例を示す回路構成図、第5,6,7図は、第４図に示した
子画像発生回路における子画像のインタレースの乱れを
説明するための図である。 12……フイールドメモリ回路、13……アドレスコントロ
ール回路、21……親子画像表示装置、22……アドレス補
正回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】親画面の一部に割り当てた画面に挿入する
   子画面のデータを、親子の画面比に応じて間引いて記憶
   するフィールドメモリ回路と、 当該フィールドメモリ回路に対するデータの書き込みア
   ドレスと読み出しアドレスを制御するアドレスコントロ
   ール回路と、 当該アドレスコントロール回路と前記フィールドメモリ
   回路との間に設けられ、当該アドレスコントロール回路
   から前記フィールドメモリ回路へ付与される読み出しア
   ドレスを補正するアドレス補正回路とを有し、 当該アドレス補正回路は、 子画面が奇数・偶数何れのフィールドであるかを判定出
   力する子画面フィールド判定回路と、 親画面が奇数・偶数何れのフィールドであるかを判定出
   力する親画面フィールド判定回路と、 前記アドレスコントロール回路から出力される前記書き
   込みアドレスと前記読み出しアドレスを比較演算出力す
   るアドレス比較回路と、 前記子画面フィールド判定回路の判定出力と、前記親画
   面フィールド判定回路の判定出力と、前記アドレス比較
   回路の比較演算出力とがそれぞれ並行入力され、前記子
   画面フィールド判定回路が偶数フィールドを判定出力し
   なおかつ前記親画面フィールド判定回路が奇数フィール
   ドを判定出力している場合と、前記子画面フィールド判
   定回路が奇数フィールドを判定出力しなおかつ前記アド
   レス比較回路が（読み出しアドレス）＞（書き込みアド
   レス）であると比較演算出力している場合には、加算出
   力を出力する論理回路と、 当該論理回路の前記加算出力に応じて前記アドレスコン
   トロール回路から出力される前記読み出しアドレスに１
   ライン分のアドレスを加算する加算器と、 当該加算器の出力である補正された読み出しアドレスと
   前記アドレスコントロール回路の出力である前記書き込
   みアドレスを所定のタイミングで切り換えて前記フィー
   ルドメモリ回路へ出力するアドレス切り換え回路 から構成される親子画像表示装置。