JPH1127599A - ２画面表示テレビジョン及び２画面表示の為の追い越し制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 ２系統の映像信号を同時に表示する２画面表
示テレビジョンで、同期の位相差による映像乱れを解決
し、回路構成を簡略にしフィールドメモリを２フィール
ド未満で実現することを目的とする。 【解決手段】 主映像信号を蓄積するラインメモリ１
と、第１の同期信号処理回路２と、前記ラインメモリの
書き込みを制御するラインメモリ書き込み制御回路３
と、映像出力制御回路４と、副映像信号を蓄積するフィ
ールドメモリ５と、第２の同期信号処理回路６と、フィ
ールドメモリ書き込み制御回路７と、追い越し制御回路
８と、フィールドメモリ読み出し制御回路９と、ライン
メモリ１とフィールドメモリ５から出力される信号を切
り替える切替回路１０とを備えることにより、読み出し
側の制御のみで２フィールド未満のフレームメモリを用
い２系統の映像信号を同時に表示する２画面テレビジョ
ンが実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アスペクト比１
６：９の液晶モニタに、２系統の映像信号を同時に表示
する２画面表示テレビジョン及び追い越し制御回路に関
する。

【０００２】

【従来の技術】２画面テレビジョンの基本的構成は、主
映像信号と副映像信号との間に生じる同期の位相差を吸
収するために、副映像信号をフィールドメモリを用いる
方式が一般的に公開されている。その動作は、副映像信
号を副映像信号から分離した同期によりフィールドメモ
リに書き込み、主映像信号の同期に合わせて読み出しを
行う。

【０００３】その場合、２画面のフィールド関係が異な
る場合に生じるフリッカ等の問題と、同期の位相差によ
りフィールドメモリを経由した副映像信号の表示画面の
途中で異なるフィールドが表示されるという問題の２点
が指摘されている。これに対し、種々の解決方法が提示
されているが、フィールドメモリを４乃至２面を持ち前
記２点の問題を解決している（特公平８−２９４０６７
号公報参照）。

【０００４】ここで、図２２を用い同期の位相差により
フィールドメモリを経由した副映像信号の表示画面の途
中で異なるフィールドが表示されるという問題を対策す
るために用いられている方式に関してその動作を説明す
る。

【０００５】まず主画面として、主映像信号と主映像信
号より生成された主複合同期信号を入力する。同期信号
処理回路１０２は、入力された主複合同期信号を水平基
準信号と垂直基準信号とに分離する。ラインメモリ書き
込み制御回路１０３は、同期信号処理回路１０２から出
力された水平基準信号を基準にラインメモリ１０１の書
き込み制御を行い、主映像信号をラインメモリ１０１に
書き込む。

【０００６】副画面としては、副映像信号と副映像信号
より生成された副複合同期信号を入力する。同期信号処
理回路１０６は入力された副複合同期信号を水平基準信
号と垂直基準信号とに分離する。フィールドメモリ書き
込み制御回路１０７は同期信号処理回路１０６から出力
された垂直基準信号と水平基準信号と追い越し制御回路
１０８から出力されるフィールドメモリ選択信号とを用
い、フィールドメモリ１０５ａ若しくは１０５ｂの書き
込み制御を行い、フィールドメモリ１０５ａ若しくは１
０５ｂに副映像信号を書き込む。

【０００７】映像出力制御回路１０４は、ラインメモリ
とフィールドメモリに書き込まれたデータを合成するた
めの制御を行い、切替回路１１０で、主画面の映像と副
画面の映像を切り替え出力する。主画面側は、映像出力
制御回路１０４により同期信号処理回路１０２から出力
された水平基準信号を基準にラインメモリ１０１の読み
出し制御を行う。副画面側は、フィールドメモリ読み出
し制御回路１０９により、同期信号処理回路１０２から
出力された水平基準信号と追い越し制御回路１０８から
出力されるフィールドメモリ選択信号とを基準にフィー
ルドメモリ１０５ａ若しくは１０５ｂの読み出し制御を
行い、切替回路１０５ｃで切り替える。

【０００８】ここで、同期の位相差によりフィールドメ
モリより副映像を読み出している途中で次のフィールド
情報に書き替えられてしまう場合は、他方のフィールド
メモリに２度以上書き込みを行うことにより追い越しの
対策を行っている。

【０００９】

【発明が解決しようとする課題】しかしながら、上記構
成をとる場合にもフィールドメモリ２面以上を持つ必要
があり、システムコストが増大するという問題があっ
た。本発明は、フィールドメモリの面数を２面から更に
削減しコストを削減するとともに、回路構成を簡略化す
ることを目的としている。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、本発明の２画面テレビジョンは、読み出しフィール
ドカウンタと、読み出しリセットタイミング検出回路
と、書き込みフィールドカウンタと、書き込みリセット
タイミング検出回路と、書き込みフィールド値遅延回路
とを用い、フレームメモリの読み出しアドレスを書き込
みアドレスに対し一定時間遅延させる追い越し処理回路
を用いてフィールドメモリの書き込みと読み出しを行う
構成を有している。

【００１１】この構成により、２系統の映像信号の位相
差が異なる場合に発生する副映像の途中で異なるフィー
ルドが表示されてしまう問題を、２フィールド未満のフ
ィールドメモリを用いて解決することができる。

【００１２】

【発明の実施の形態】本発明の請求項１に記載の発明
は、主映像信号と副映像信号を同時に左右に並べて表示
する２画面表示テレビジョンにおいて、前記主映像信号
を蓄積するラインメモリと、前記主映像信号から分離し
た主複合同期信号を基準に前記主映像信号の水平基準信
号と垂直基準信号とフィールド判別信号とを出力する第
１の同期信号処理回路と前記第１の同期信号処理回路か
ら出力される水平基準信号を基準に前記ラインメモリの
書き込みを制御するラインメモリ書き込み制御回路と、
前記第１の同期信号処理回路から出力される水平基準信
号を基準に前記ラインメモリの読み出しを制御する映像
出力制御回路と、前記副映像信号を蓄積するフィールド
メモリと、前記副映像信号から分離した副複合同期信号
を基準に前記副映像信号の水平基準信号と垂直基準信号
とフィールド判別信号とを出力する第２の同期信号処理
回路と、前記第２の同期信号処理回路から出力される水
平基準信号と垂直基準信号とフィールド判別信号とを基
準に前記フィールドメモリの書き込みを制御するフィー
ルドメモリ書き込み制御回路と、前記第１の同期信号処
理回路と第２の同期信号処理回路とから出力される水平
基準信号と垂直基準信号とフィールド判別信号とを基準
に前記２系統の映像信号間の時間的関係を検出し、前記
フィールドメモリの読み出しアドレスのリセット許可信
号を出力する追い越し制御回路と、前記追い越し制御回
路から出力される読み出しアドレスのリセット許可信号
を基準に前記フィールドメモリの読み出しを制御するフ
ィールドメモリ読み出し制御回路と、前記映像出力制御
回路から出力される切替信号を基準に前記ラインメモリ
と前記フィールドメモリとから出力される信号を切り替
える切替回路とを備えたことを特徴としたものであり、
フレームメモリの読み出し側の制御のみで２系統の映像
信号を同時に表示するシステムを実現する作用を有す
る。

【００１３】本発明の請求項２に記載の発明は、前記請
求項１に記載した２画面表示テレビジョンにおいて、読
み出しフィールドカウンタと、読み出しリセットタイミ
ング検出回路と、書き込みフィールドカウンタと、書き
込みリセットタイミング検出回路と、書き込みフィール
ド値遅延回路とを用い、フレームメモリの読み出しアド
レスを書き込みアドレスに対し一定時間遅延させること
を特徴としたものであり、２フィールド未満のフィール
ドメモリで２系統の映像信号を同時に表示するシステム
を実現する作用を有する。

【００１４】本発明の請求項３に記載の発明は、前記請
求項１に記載した２画面表示テレビジョンにおいて、読
み出しフィールドカウンタと、読み出しリセットタイミ
ング検出回路と、書き込みフィールドカウンタと、書き
込みリセットタイミング検出回路と、書き込みフィール
ド値遅延回路、フィールド周期判別回路とを用い、２系
統の映像信号間の時間的関係を検出することにより、フ
レームメモリの読み出しアドレスを書き込みアドレスに
対して遅延させる時間を自動的に切り替えることを特徴
としたものであり、フィールドメモリの追い越し余裕を
削減する作用を有する。

【００１５】本発明の請求項４に記載の発明は、前記請
求項１に記載した２画面表示テレビジョンにおいて、読
み出しフィールドカウンタと、読み出しリセットタイミ
ング検出回路と、書き込みフィールドカウンタと、書き
込みリセットタイミング検出回路と、書き込みフィール
ド値遅延回路と、フィールド周期判別回路と、フィール
ド位相差判別回路とを用い、２系統の映像信号間の時間
的関係によりフレームメモリの追い越し制御を一時的に
停止させることを特徴としたものであり、フィールドメ
モリの追い越し時の過渡特性を向上させる作用を有す
る。

【００１６】本発明の請求項５に記載の発明は、前記請
求項１に記載した２画面表示テレビジョンにおいて、読
み出しフィールドカウンタと、読み出しリセットタイミ
ング検出回路と、書き込みフィールドカウンタと、書き
込みリセットタイミング検出回路と、書き込みフィール
ド値遅延回路と、フィールド周期判別回路と、フィール
ド位相差判別回路とを用い、第１若しくは第２の同期信
号処理回路から得られる水平基準信号と垂直基準信号と
フィールド判別信号とにより同期信号が不正規な状態を
検出した場合に自動的に追い越し制御を一時中止するこ
とを特徴としたものであり、異常信号が入力された場合
のシステム余裕度を向上させる作用を有する。

【００１７】以下、本発明の実施の形態について、図を
用い説明する。 （実施の形態１）図１は本発明のブロック図であり、本
発明の実施の一例として、左半分に主映像信号を、右半
分に副映像信号を出力する動作を例にあげて動作を説明
する。なお、説明を具体的に行うために２画面表示装置
を、４８０画素×２３４ラインに対応した液晶表示装置
とする。

【００１８】まず、左画面に対して、主映像信号と主映
像信号より生成された主複合同期信号を入力する。同期
信号処理回路２は、入力された主複合同期信号を水平基
準信号と垂直基準信号とフィールド判別信号とに分離す
る。ラインメモリ書き込み制御回路３は、同期信号処理
回路２から出力された水平基準信号を基準にラインメモ
リ１の書き込み制御を行い、水平内挿処理により２４０
画素に変換した主映像信号をラインメモリ１に書き込
む。

【００１９】右画面に対しては、副映像信号と副映像信
号より生成された副複合同期信号を入力する。同期信号
処理回路６は入力された副複合同期信号を水平基準信号
と垂直基準信号とにフィールド判別信号と分離する。フ
ィールドメモリ書き込み制御回路７は同期信号処理回路
６から出力された垂直基準信号と水平基準信号と追い越
し制御回路８から出力される書き込みアドレスリセット
許可信号を用い、フィールドメモリ５の書き込み制御を
行う。

【００２０】この時、フィールドメモリ５には、水平内
挿処理と垂直内挿処理とを行い２４０画素×２３４ライ
ンに変換した副映像信号を書き込む。映像出力制御回路
４は、ラインメモリとフィールドメモリに書き込まれた
データを合成するための制御を行う。

【００２１】左半分のデータは、映像出力制御回路４に
より同期信号処理回路２から出力された水平基準信号を
基準にラインメモリ１の読み出し制御を１／２Ｈ区間に
行う。

【００２２】右半分のデータは、フィールドメモリ読み
出し制御回路９により、同期信号処理回路２から出力さ
れた水平基準信号と追い越し制御回路８から出力される
読み出しアドレスリセット許可信号とを基準にフィール
ドメモリ５の読み出し制御を１／２Ｈ区間に行う。

【００２３】切替回路１０は、１Ｈの映像区間の左半分
をラインメモリの出力、右半分をフィールドメモリの出
力となるように切り替え出力する。

【００２４】次に、フィールドメモリの制御方式につい
て図を用いて詳細な動作説明を行う。

【００２５】まず、フィールドメモリの構成について説
明を行う。本実施形態においては、１Ｍのフィールドメ
モリを

【００２６】

【表１】

【００２７】に示すように８ブロックに分割し使用す
る。このとき、１ブロックのデータは１画素あたり１６
ｂｉｔデータとして、２４０画素＊３４ラインを割り当
てる。また、１フィールドのデータは、２３４ライン以
上あれば実現されるので、７ブロック２３８ラインを割
り当てる。但し、フィールドメモリのサイズは、画素数
により増減するが２フィールド未満で構成されればよ
い。

【００２８】次に、図２から図７を用い回路構成につい
て説明を行う。図２に詳細を示す追い越し制御回路８
は、同期信号処理回路６による水平基準信号と垂直基準
信号と、同期信号処理回路２による垂直基準信号とを用
いる。書き込みフィールドカウンタ８２は、副映像信号
垂直基準信号により、１フィールド毎にカウントアップ
する。ここで、本実施形態においては８フィールドを１
サイクルで制御するため、このフィールドカウンタは０
から７の巡回カウンタで構成される。

【００２９】書き込みリセットタイミング検出回路８３
は図３に示すようにデコード回路８３ａからなり、書き
込みフィールドカウンタ８２のカウント値を用い、カウ
ント値が０の時に書き込みアドレスリセット許可信号を
出力する。書き込みフィールド値遅延回路８４ａは、図
４に示すように、ラインカウンタ８４１とデコード回路
８４２とラッチ回路８４３とからなる。ラインカウンタ
８４１は副映像信号垂直基準信号でリセット後、水平基
準信号でカウントアップを行い、デコード回路８４２で
一定値、本実施形態では１６をデコードしパルスを出力
する。ラッチ回路８４３は、ラッチパルスのタイミング
でフィールドカウント値をラッチし、遅延フィールドカ
ウント値として出力する。

【００３０】次に、読み出しフィールドカウンタ８０
は、主映像信号垂直基準信号により、１フィールド毎に
カウントアップする。ここで、本実施形態においては８
フィールドを１サイクルで制御するため、このフィール
ドカウンタは０から７の巡回カウンタで構成される。読
み出しリセットタイミング検出回路８１は図５に示すよ
うにデコード回路８１ａとエッジ切り出し回路８１ｂと
デコード回路８１ｃとからなる。デコード回路８１ａ
は、読み出しフィールドカウンタ８０のフィールドカウ
ント値０をデコードし、エッジ切り出し回路８１ｂで前
エッジを切り出す。デコード回路８１ｃはエッジ切り出
し回路８１ｂで作成されたパルスにより遅延フィールド
値をラッチし、０をデコードした時に読み出しアドレス
リセット許可信号を出力する。

【００３１】フィールドメモリ書き込み制御回路７は、
図６に示すようにアドレスカウンタ７０とデコード回路
７１と論理積回路７２と論理和回路７３とからなる。論
理積回路７２は、同期信号処理回路６から出力される垂
直基準信号と水平基準信号と追い越し制御回路８から出
力される書き込みアドレスリセット許可信号との論理積
をとり、デコード回路７１でフィールドメモリの最終ア
ドレスをデコードした信号と論理和をとり、アドレスカ
ウンタ７０をリセットする。アドレスカウンタ７０はリ
セット後、フィールドメモリに書き込むサイクル毎にア
ドレスのカウントアップを行うとともにアドレス信号の
出力を行い、フィールドメモリに書き込みが行われる。

【００３２】また、図７に示すフィールドメモリ読み出
し制御回路９は、アドレスカウンタ９０とデコード回路
９１と論理積回路９２と論理和回路９３からなる。論理
積回路９２は、同期信号処理回路２から出力される垂直
基準信号と水平基準信号と追い越し制御回路８から出力
される読み出しアドレスリセット許可信号との論理積を
とり、デコード回路９１でフィールドメモリの最終アド
レスをデコードした信号と論理和をとり、アドレスカウ
ンタ９０をリセットする。アドレスカウンタ９０はリセ
ット後、フィールドメモリに書き込むサイクル毎にアド
レスのカウントアップを行うとともにアドレスの出力を
行い、フィールドメモリに書き込みが行われる。

【００３３】次に、図８から図１２のタイミングチャー
トを用い、回路動作を詳細に説明する。図８は、２系統
の入力信号に同一周期をもつ映像信号を入力した場合の
タイミングチャートであり、その動作について説明す
る。

【００３４】まず、副映像信号垂直基準信号（ａ）によ
り、書き込みフィールド値（ｂ）は０〜７を巡回する。
フィールドメモリ書き込みアドレスリセット信号（ｃ）
は、フィールドメモリ書き込み区間（ｄ）でカウントア
ップされた書き込みアドレスの最終アドレスの検出によ
り出力する。この時、各フィールドカウント値に対応し
て書き込みを行うアドレスは、フィールドメモリ書き込
みブロック（ｅ）に示すように、フィールドカウンタ０
時には、１〜７ブロック，１の時８〜６ブロックの順に
各７ブロックを用いる。

【００３５】従って、８フィールド目の書き込みを２〜
８ブロックに行うことにより、１サイクルが終了する。
書き込みフィールド値（ｂ）は、１／２ブロックの書き
込みが終了した時点で、読み出し側に出力される。この
値が、遅延フィールド値（ｆ）となる。他方、主映像信
号垂直基準信号（ｇ）により、読み出しフィールド値
（ｈ）は０〜７を巡回する。フィールドメモリ読み出し
アドレスリセット信号（ｉ）は、フィールドメモリ読み
出し区間（ｊ）でカウントアップされた読み出しアドレ
スの最終アドレスを検出により出力する。この時、各フ
ィールドカウント値に対応して読み出しを行うアドレス
は、フィールドメモリ読み出しブロック（ｋ）に示すよ
うに、フィールドカウンタ０時には、１〜７ブロック，
１の時８〜６ブロックの順に各７ブロックを用いる。

【００３６】従って、８フィールド目の読み出しを２〜
８ブロックから行うことにより、１サイクルが終了す
る。さらに、読み出し側は遅延フィールド値（ｆ）が０
となったとき、読み出しフィールド値（ｈ）を０にリセ
ットし、順次フィールドカウント値（ｈ）に基づくブロ
ックを読み出す。但し、この場合、フィールドメモリ読
み出しアドレスリセット信号（ｉ）は、最終アドレスを
検出して出力された信号と同一であるので、動作には影
響しない。従って、上記の処理によりラインメモリを経
由したマスタ映像とフィールドメモリを経由したスレー
ブ映像とが合成され出力される。

【００３７】次に、図９に２系統の入力信号において主
映像周期が副映像周期より長い場合のタイミングチャー
トを示し、その動作について説明を行う。書き込み側の
制御は、前述した動作と同様のため省略する。

【００３８】読み出し側は、通常のタインミングにおい
て、遅延フィールドカウント値（ｆ）が０の時に入力さ
れた主映像信号垂直基準信号（ｇ）でフィールドメモリ
読み出しアドレスリセット信号（ｉ）が出力される。

【００３９】その後、８フィールド分のデータの読み出
しが終了した時点において、遅延フィールド値（ｆ）が
０に戻っていない場合が発生する。いわゆる、追い越し
タイミングである。このとき、読み出し側フィールドメ
モリは最終アドレスによるリセットが発生し、読み出し
サイクルは１ブロックから読み出しを自動的に行う。

【００４０】しかし、遅延フィールド値（ｆ）が０を出
力した時点では、実際のメモリには１／２ブロックのデ
ータが書き込まれているので、読み出しは書き込みに対
し０Ｈ以上１６Ｈ以下の間の遅延条件であれば正常に行
われる。さらに、次の主映像信号垂直基準信号（ｇ）が
入力された時点で、遅延フィールド値は０を示すため、
フィールドメモリ読み出しアドレスリセット信号（ｉ）
によりフィールドメモリは強制的にリセットされる。

【００４１】この時、書き込み側は８ブロック目を書き
込み中であり、１〜７ブロックの０フィールド目の書き
込みデータは変更されていない。従って、読み出し側で
再度０ブロック目からの読み出しが可能であり、同一フ
ィールドを２度表示した後、再び巡回動作が行われる。
上記の動作を繰り返すことにより、２系統の入力信号の
周期差を吸収し、正常に表示することが可能となる。

【００４２】ここで、通常における読み出しフィールド
値のリセット状態を図１１を用い、追い越しタイミング
時の読み出しフィールド値のリセット状態を図１２を用
いて更に詳細に説明する。

【００４３】図１１において、書き込みフィールド値
（ｅ）は副映像信号垂直基準信号（ａ）により０にクリ
アされる。遅延基準信号（ｆ）は、副映像信号水平基準
信号（ｂ）による書き込みラインカウンタ値（ｃ）のカ
ウントアップ後、一定値、例えば１７を検出した時点で
出力される。このタイミングで、遅延フィールド値
（ｇ）は更新される。

【００４４】その後、主映像信号垂直基準信号（ｈ）の
検出により、フィールド値０の読み出しラインカウンタ
値がカウントアップされ読み出される。他方、図１２に
おいて、書き込みフィールド値（ｅ）は副映像信号垂直
基準信号（ａ）により０にクリアされる。遅延基準信号
（ｆ）は、副映像信号水平基準信号（ｂ）による書き込
みラインカウンタ値（ｃ）のカウントアップ後、一定
値、例えば１７を検出した時点で出力される。

【００４５】このタイミングで、遅延フィールド値
（ｇ）は更新される。ここで、遅延フィールド値（ｇ）
を用いない場合は、主映像信号垂直基準信号（ｈ）は遅
延基準信号以前に検出されるため、本来読み出すはずの
０フィールドを読み出すことができない。しかし、遅延
フィールド値（ｇ）を用いることにより、実際の読み出
しデータは正常なフィールド値０の読み出しデータを用
いることが可能となる。

【００４６】次に、図１０に２系統の入力信号において
主映像周期が副映像周期より短い場合のタイミングチャ
ートを示し、その動作について説明を行う。書き込み側
の制御は、前述した動作と同様のため省略する。

【００４７】読み出し側は、通常のタインミングにおい
て、遅延フィールドカウント値（ｆ）が０の時に入力さ
れた主映像信号垂直基準信号（ｇ）でフィールドメモリ
読み出しアドレスリセット信号（ｉ）が出力される。そ
の後、８フィールド分のデータの読み出しが終了する以
前の時点で、遅延フィールド値（ｆ）が０に戻っている
場合が発生する。いわゆる、逆の追い越しタイミングで
ある。

【００４８】このとき、フィールドメモリの読み出しア
ドレスリセット信号（ｉ）により、読み出しアドレスが
リセットされるので、２〜８ブロックに書き込みされた
７フィールド目のデータの読み出しは省略されるが、０
ブロック目には次のフィールドのデータが書き込まれて
いる。従って、読み出し側で０ブロック目から読み出し
が可能であり、１フィールド分の表示を省略し、再び巡
回動作が行われる。上記の動作を繰り返すことにより、
２系統の入力信号の周期差を吸収し、正常に表示するこ
とが可能となる。

【００４９】以上、本実施形態を用いることにより、追
い越し処理を読み出し側の制御で行うと共に、フィール
ドメモリの容量を２フィールド未満で実現し、簡易な構
成で２画面の表示処理が可能となる。

【００５０】（実施の形態２）図１３は本発明の追い越
し制御回路のブロック図である。図１３に示す追い越し
制御回路を用いた２画面テレビジョンとしての動作は、
実施の形態１の説明と同一であるため省略し、本発明の
特徴となる追い越し制御動作についてのみ説明を行う。

【００５１】図１３に詳細を示す追い越し制御回路８
は、副映像信号水平基準信号と副映像信号垂直基準信号
と、主映像信号垂直基準信号とを用い制御を行う。書き
込みフィールドカウンタ８２は、副映像信号垂直基準信
号により、１フィールド毎にカウントアップする。書き
込みリセットタイミング検出回路８３は書き込みフィー
ルドカウンタ８２のカウント値を用い、カウント値が０
の時に書き込みアドレスリセット信号を出力する。書き
込みフィールド値遅延回路８４ｂは、図１４に示すよう
に、ラインカウンタ８４１とデコード回路８４４とラッ
チ回路８４３とからなる。ラインカウンタ８４１は副映
像信号垂直基準信号でリセット後、水平基準信号でカウ
ントアップを行い、デコード回路８４４でフィールド周
期判別回路８５により検出される位相関係検出信号によ
りにデコード値を切り替えパルスを出力する。ラッチ回
路８４３は、ラッチパルスのタイミングでフィールドカ
ウント値をラッチし、遅延フィールドカウント値として
出力する。

【００５２】また、読み出しフィールドカウンタ８０
は、主映像信号垂直基準信号により、１フィールド毎に
カウントアップする。読み出しリセットタイミング検出
回路８１は遅延フィールドカウンタ値をラッチし、０を
デコードした時に読み出しアドレスリセット信号を出力
する。

【００５３】ここで、図１５を用いフィールド周期判別
回路８５の動作について詳細に説明を行う。まず、フィ
ールド周期判別回路８５には、書き込みフィールド値遅
延回路８４ｂから、遅延フィールド値が入力される。こ
の信号は、主映像信号垂直基準信号により８５ａ，８５
ｂでラッチを行い、減算器８５ｃで２フィールド間の差
分を求める。この値をデコード回路８５ｄでデコードす
ることにより、主映像信号と副映像信号の周期差が求ま
る。

【００５４】この動作について図１６、図１７のタイミ
ングチャートを用いて更に説明する。図１６は、２系統
の入力信号において主映像周期が副映像周期より短い場
合のタイミングチャートである。

【００５５】まず、書き込み側は、副映像信号垂直基準
信号（ａ）により書き込みフィールド値（ｂ）、遅延フ
ィールド値（ｃ）を作成する。これを、主映像信号垂直
基準信号（ｄ）によりラッチした読み出しフィールド値
（ｅ）と読み出しフィールド値（ｅ）を再度ラッチした
読み出しフィールド値（ｆ）の差分をとる。この値がフ
ィールド間の周期情報（ｈ）であり、追い越しが発生し
た場合の差分値は０となり、この場合の周期情報として
１（主映像周期が副映像周期より短い）を出力する。

【００５６】他方、図１７は、２系統の入力信号におい
て主映像周期が副映像周期より短い場合のタイミングチ
ャートであり、追い越しが発生した場合の差分値が−６
となり、この場合の周期情報として２（主映像周期が副
映像周期より長い）を出力する。これを用い、周期情報
が検出された後の遅延値を増減させれば追い越し時の余
裕度は増大する。

【００５７】以上、本実施形態を用いることにより、実
施の形態１のフィールドメモリの容量に対して追い越し
余裕容量を１／２に削減する事が可能となる。また、同
等の容量を持つ場合は、追い越しに対する余裕度が増大
する。

【００５８】（実施の形態３）図１８は本発明の追い越
し制御回路のブロック図である。図１８に示す追い越し
制御回路を用いた２画面テレビジョンとしての動作は、
実施の形態１の説明と同一であるため省略し、本発明の
特徴となる追い越し制御動作についてのみ説明を行う。

【００５９】図１８に詳細を示す追い越し制御回路８
は、副映像信号水平基準信号と副映像信号垂直基準信号
と、主映像信号垂直基準信号とを用い制御を行う。書き
込みフィールドカウンタ８２は、副映像信号垂直基準信
号により、１フィールド毎にカウントアップする。書き
込みリセットタイミング検出回路８３は書き込みフィー
ルドカウンタ８２のカウント値を用い、カウント値が０
の時に書き込みアドレスリセット信号を出力する。書き
込みフィールド値遅延回路８４ｂは、フィールド周期判
別回路８５により検出される周期情報により遅延量を切
り替え遅延フィールドカウント値として出力する。読み
出しフィールドカウンタ８０は、主映像信号垂直基準信
号により、１フィールド毎にカウントアップする。読み
出しリセットタイミング検出回路８７は、フィールド位
相差判別回路８６の検出情報を基に、アドレスリセット
信号の出力を中止する。

【００６０】ここで、図１９を用いフィールド位相差判
別回路８６の動作について詳細に説明を行う。まず、フ
ィールド位相差判別回路８６には、書き込みフィールド
値遅延回路８４ｂから遅延フィールド値が入力される。
この信号を、主映像信号垂直基準信号により８６ｃでラ
ッチを行い、減算期８６ｆでＺクロック（本実施形態で
はＺ＝４）遅延後に再度ラッチした８６ｄと８６ｅとの
差分を求める。この値により、追い越しタイミングの切
り替え付近であることが検出できる。従って、位相差が
ある一定範囲内にある場合は、ジッタによる追い越し処
理の過渡状態が発生しないように追い越し処理を一時的
に中断し、十分な位相差が発生した場合に実際に処理を
行うことが可能となる。

【００６１】この動作について図２０のタイミングチャ
ートを用いて更に説明する。図２０は、追い越し処理が
行われる付近のタイミングチャートである。まず、主映
像信号垂直基準信号（ｂ）をリード基準クロック（ａ）
のＺクロック（本実施形態ではＺ＝４）分遅延させた値
が遅延パルス（ｃ）である。遅延フィールド値（ｄ）は
主映像信号垂直基準信号（ｂ）によりラッチ８６ｃで一
旦ラッチしフィールド値（ｅ）を求める。

【００６２】さらに、遅延パルス（ｃ）でフィールド値
（ｆ）とフィールド値（ｇ）を求めその差分をとる。こ
こで、ジッタが発生しうる場合の差分値（ｈ）は７であ
り、この場合にのみ追い越し処理を中止する。

【００６３】以上、本実施形態を用いることにより、ジ
ッタが生じた場合、８フィールド毎に同一フィールドの
重ね書きと読み飛ばしを繰り返す場合が発生することが
考えられるが、同期位置が近くに存在する場合は、追い
越し処理を中止し、繰り返しが起きない位相条件の時に
初めて追い越し処理を行う様に制御することが可能とな
りフィールドメモリの追い越し時の過渡特性が向上す
る。

【００６４】（実施の形態４）図２１は本発明の追い越
し制御回路のブロック図である。図２１に示す追い越し
制御回路を用いた２画面テレビジョンとしての動作は、
実施の形態１の説明と同一であるため省略し、本発明の
特徴となる追い越し制御動作についてのみ説明を行う。

【００６５】図２１に示す追い越し制御回路は、実施の
形態３に加え、異常モード検出信号が検出された場合、
切替回路８８、切替回路８９をリセット許可信号に常時
切替て出力することにより、追い越し制御を中止する。

【００６６】この動作について、本動作は、ＶＴＲの特
殊再生時等の１フィールドあたりの水平走査線数が変更
されている場合を想定する。その場合、フィールドの途
中で違うフィールドを出力することになるが、元々ノイ
ズバー等で映像信号として不完全なものを出力する状態
にあるため、フィールド間の段差は無視できる。これに
より、位相差の余裕度を不必要に大きくする必要がなく
システムを構成できる。

【００６７】以上、本実施形態を用いることにより、メ
モリ容量を削減したシステムにおいて異常信号が入力さ
れた場合にも、Ｖ方向の異常表示を防止し、システムの
余裕度が向上する。

【００６８】

【発明の効果】以上のように、本発明ではシステムの余
裕度の設定により、フィールドメモリの容量を１フィー
ルド＋α（例えば８／７フィールド）とすることで２画
面テレビジョンを実現できるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における構成図

【図２】同追い越し制御回路の構成図

【図３】同書き込みリセットタイミング検出回路の構成
図

【図４】同書き込みフィールド値遅延回路の構成図

【図５】同読み出しリセットタイミング検出回路の構成
図

【図６】同フィールドメモリ書き込み制御回路の構成図

【図７】同フィールドメモリ読み出し制御回路の構成図

【図８】同追い越し処理の動作説明のための説明図

【図９】同追い越し処理の動作説明のための説明図

【図１０】同追い越し処理の動作説明のための説明図

【図１１】同追い越し処理の動作説明のための説明図

【図１２】同追い越し処理の動作説明のための説明図

【図１３】本発明の実施の形態２における追い越し制御
回路の構成図

【図１４】同書き込みフィールド値遅延回路の構成図

【図１５】同書き込みフィールド周期判別回路の構成図

【図１６】同フィールド周期判別回路の動作説明のため
の説明図

【図１７】同フィールド周期判別回路の動作説明のため
の説明図

【図１８】本発明の実施の形態３における追い越し制御
回路の構成図

【図１９】同書き込みフィールド位相差判別回路の構成
図

【図２０】同フィールド位相差判別回路の動作説明のた
めの説明図

【図２１】本発明の実施の形態４における追い越し制御
回路の構成図

【図２２】従来の実施の形態における構成図

【符号の説明】

１ ラインメモリ ２ 同期信号処理回路 ３ ラインメモリ書き込み制御回路 ４ 映像出力制御回路 ５ フィールドメモリ ６ 同期信号処理回路 ７ フィールドメモリ書き込み制御回路 ８ 追い越し制御回路 ９ フィールドメモリ読み出し制御回路 １０ 切替回路 ８０ 読み出しフィールドカウンタ ８１ 読み出しリセットタイミング検出回路 ８２ 書き込みフィールドカウンタ ８３ 書き込みリセットタイミング検出回路 ８４ 書き込みフィールド値遅延回路 ８５ フィールド周期判別回路 ８６ フィールド位相差判別回路 ８７ 読み出しリセットタイミング検出回路 ８８ 切替回路 ８９ 切替回路

フロントページの続き (72)発明者 小林 隆宏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】主映像信号と副映像信号を同時に左右に並
   べて表示する２画面表示テレビジョンにおいて、前記主
   映像信号を蓄積するラインメモリと、前記主映像信号か
   ら分離した主複合同期信号を基準に前記主映像信号の水
   平基準信号と垂直基準信号とフィールド判別信号とを出
   力する第１の同期信号処理回路と前記第１の同期信号処
   理回路から出力される水平基準信号を基準に前記ライン
   メモリの書き込みを制御するラインメモリ書き込み制御
   回路と、前記第１の同期信号処理回路から出力される水
   平基準信号を基準に前記ラインメモリの読み出しを制御
   する映像出力制御回路と、前記副映像信号を蓄積するフ
   ィールドメモリと、前記副映像信号から分離した副複合
   同期信号を基準に前記副映像信号の水平基準信号と垂直
   基準信号とフィールド判別信号とを出力する第２の同期
   信号処理回路と、前記第２の同期信号処理回路から出力
   される水平基準信号と垂直基準信号とフィールド判別信
   号とを基準に前記フィールドメモリの書き込みを制御す
   るフィールドメモリ書き込み制御回路と、前記第１の同
   期信号処理回路と第２の同期信号処理回路とから出力さ
   れる水平基準信号と垂直基準信号とフィールド判別信号
   とを基準に前記２系統の映像信号間の時間的関係を検出
   し、前記フィールドメモリの読み出しアドレスのリセッ
   ト許可信号を出力する追い越し制御回路と、前記追い越
   し制御回路から出力される読み出しアドレスのリセット
   許可信号を基準に前記フィールドメモリの読み出しを制
   御するフィールドメモリ読み出し制御回路と、前記映像
   出力制御回路から出力される切替信号を基準に前記ライ
   ンメモリと前記フィールドメモリとから出力される信号
   を切り替える切替回路とを備えたことを特徴とする２画
   面表示テレビジョン。
2. 【請求項２】前記請求項１に記載した２画面表示テレビ
   ジョンにおいて、読み出しフィールドカウンタと、読み
   出しリセットタイミング検出回路と、書き込みフィール
   ドカウンタと、書き込みリセットタイミング検出回路
   と、書き込みフィールド値遅延回路とを用い、フレーム
   メモリの読み出しアドレスを書き込みアドレスに対し一
   定時間遅延させることを特徴とする追い越し制御回路。
3. 【請求項３】前記請求項１に記載した２画面表示テレビ
   ジョンにおいて、読み出しフィールドカウンタと、読み
   出しリセットタイミング検出回路と、書き込みフィール
   ドカウンタと、書き込みリセットタイミング検出回路
   と、書き込みフィールド値遅延回路と、フィールド周期
   判別回路とを用い、２系統の映像信号間の時間的関係を
   検出することにより、フレームメモリの読み出しアドレ
   スを書き込みアドレスに対して遅延させる時間を自動的
   に切り替えることを特徴とする追い越し制御回路。
4. 【請求項４】前記請求項１に記載した２画面表示テレビ
   ジョンにおいて、読み出しフィールドカウンタと、読み
   出しリセットタイミング検出回路と、書き込みフィール
   ドカウンタと、書き込みリセットタイミング検出回路
   と、書き込みフィールド値遅延回路と、フィールド周期
   判別回路と、フィールド位相差判別回路とを用い、２系
   統の映像信号間の時間的関係によりフレームメモリの追
   い越し制御を一時的に停止させることを特徴とする追い
   越し制御回路。
5. 【請求項５】前記請求項１に記載した２画面表示テレビ
   ジョンにおいて、読み出しフィールドカウンタと、読み
   出しリセットタイミング検出回路と、書き込みフィール
   ドカウンタと、書き込みリセットタイミング検出回路
   と、書き込みフィールド値遅延回路と、フィールド周期
   判別回路と、フィールド位相差判別回路とを用い、第１
   若しくは第２の同期信号処理回路から得られる水平基準
   信号と垂直基準信号とフィールド判別信号とにより同期
   信号が不正規な状態を検出した場合に自動的に追い越し
   制御を一時中止することを特徴とする追い越し制御回
   路。