JPH0797901B2

JPH0797901B2 - スイツチング電源

Info

Publication number: JPH0797901B2
Application number: JP60139842A
Authority: JP
Inventors: 芳文石崎
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1985-06-26
Filing date: 1985-06-26
Publication date: 1995-10-18
Anticipated expiration: 2010-10-18
Also published as: JPS6212375A

Description

【発明の詳細な説明】産業上の利用分野本発明は、一石フォワード式スイッチング電源に関す
る。更に詳しくは、フライバックエネルギー放出用リセ
ット回路に係るものであって、スイッチング素子を接続
した第１の巻線の端子間に三端子制御素子を接続すると
共に、この三端子制御素子の制御電極側に基準電圧源を
接続し、リセット動作時にスイッチング素子に加わる電
圧を、電源電圧の変動に拘わらず、前記基準電圧源によ
る一定の値に抑えることにより、スイッチング素子の耐
圧及び耐圧と周期とで与えられるET積許容値を有効に利
用できるようにしたものである。

従来の技術一石フォワード式スイッチング電源の基本的な構成は、
第６図に示すように、電力変換用変圧器１と、この変圧
器１の第１の巻線101を通して与えられる直流入力Ｖin
をオン、オフするスイッチング素子２と、変圧器１の第
２の巻線102に取出されたスイッチング出力を整流平滑
する出力回路３とを備えた構成となっている。スイッチ
ング素子２は、バイポーラ・トランジスタまたは電界効
果トランジスタでなる。４は負荷、５はパルス幅変調回
路等を含む制御回路、６は商用交流電源を整流平滑する
等によって得られた直流電源である。

出力回路３は、フォワード方向の整流ダイオード31と、
フライホイール方向の転流ダイオード32とを備え、整流
出力をチョークコイル33及びコンデンサ34とよりなるチ
ョーク・インプット型平滑回路によって平滑化して、負
荷４に直流出力V₀を供給するようになっている。

７はリセット回路である。このリセット回路７は変圧器
１の第１の巻線101の一端側にリセット巻線103を接続す
ると共に、このリセット巻線103の一端とグランドとの
間にダイオード71を接続した構成となっていて、変圧器
１に生じたフライバックエネルギーをダイオード71を通
して放出することにより、変圧器１をリセットして磁気
飽和を防止するようになっている。

スイッチング素子２がオフとなった場合、第１の巻線10
1には、電源電圧Ｖinと、第１の巻線101に対するリセッ
ト巻線103の巻数比とによって定まるフライバック電圧
Ｖfが発生する。例えば、第１の巻線101とリセット巻線
103との巻数比を1:1とした場合、フライバック電圧Ｖf
は電源電圧Ｖinと略等しくなる。この場合、スイッチン
グ素子２のアノード側（イ）の電圧は、グランドを基準
にした場合、電源電圧Ｖinとフライバック電圧Ｖfとの
和となるから、スイッチング素子２としては、電源電圧
Ｖinとフライバック電圧Ｖfとの和より大きい耐圧が必
要である。そこで従来は、予想される電源電圧Ｖinの最
大値と、フライバック電圧Ｖfとの和が、スイッチング
素子２の耐圧を越えないように、リセット巻線103と第
１の巻線101との巻数比を設定してあった。

発明が解決しようとする問題点ところが、この種のスイッチング電源においては、周知
のように、スイッチング素子２のオン時に蓄積されたエ
ネルギーを、次のオフ期間にフライバックエネルギーと
してほぼ完全に放出するように動作する。つまり、トラ
ンス巻線のオン時の電圧時間積（以下ET積と称する）
と、オフ時のET積が等しくなるように動作する。このた
め、第６図に示すリセット回路では、電源電圧Ｖinが高
くなりオン時間Ｔon_１が狭くなると、第７図に示すよう
に、フライバックエネルギー放出時間Ｔf_１も短くな
る。

反対に、電源電圧Ｖinが低くなりオン時間Ｔon_２が長く
なると、第８図に示すようにフライバックエネルギー放
出時間Ｔf_２が長くなる。

このため、スイッチング素子２の耐圧と周期Ｔとで与え
られるET積許容積の利用効率が低くなり、無駄が多くな
るという問題点があった。例えば電源電圧Ｖinが最大の
時に第７図に示すように耐圧一杯で動作させた場合は、
周期Ｔの約半分（T/2）が休止期間となり、また電源電
圧Ｖinが最小となった場合には、第８図に示すように、
耐圧の半分しか利用していないことになるのである。

一方、スイッチング素子２として、電界効果トランジス
タを使用した場合には、オン抵抗損失を少なくするため
にデューティをあげる必要がある。次にこの点について
述べる。

変圧器１の第１の巻線101及び電界効果トランジスタで
なるスイッチング素子２を流れる電流の平均値を、第９
図に示すように、Ｉavとすると、となる。従って、電界効果トランジスタのオン抵抗Ｒon
による損失は、つまり、オン抵抗損失はデューティａに反比例するので
ある。第６図に示した従来例の場合、第７図及び第８図
に示す波形図から明らかなように、デューティをあげる
ことができない。しかもスイッチング素子２には電源電
圧の約２倍の耐圧を必要とする。

このため、第６図に示した従来のスイッチング電源にお
いては、スイッチング素子２の発熱が大きくなると共
に、高耐圧のスイッチング素子２を必要とし、コスト高
となってしまうという問題点があった。更に、変圧器１
に専用のリセット巻線103を必要とし、変圧器１の大型
化、コストアップを招くという問題点もあった。

上述の問題点を解決する手段として、第10図に示すよう
に、スイッチング素子２と並列的にツェナーダイオード
VZを接続したリセット回路が提案されている。この従来
例によれば、電源電圧Ｖinの変動に拘わらず、スイッチ
ング素子２に加わる電圧をツェナー電圧Ｖzに抑え、電
源電圧Ｖinが高くなった場合には、フライバックエネル
ギー放出時間を伸ばして、また、電源電圧ｖinが低くな
った場合には、フライバックエネルギー放出時間を短縮
することにより、耐圧及び周期を有効利用できる。

しかし、この従来例においては、変圧器１の励磁電流
を、ツェナーダイオードＶzを通してグランドレベルま
で流すため、熱損失が非常に大きくなるという問題点が
ある。

問題点を解決するための手段従来の問題点を解決するため、本発明は、変圧器と、主
電極の一方がこの変圧器の第１の巻線の一端に接続され
前記第１の巻線を通して与えられる直流入力をオン、オ
フする三端子スイッチング素子と、前記変圧器の第２の
巻線に取出されたスイッチング出力を整流平滑する出力
回路と、前記変圧器に生じるフライバックエネルギーを
放出するリセット回路とを備えるスイッチング電源にお
いて、前記リセット回路は、前記第１の巻線の端子間に
主電極を接続した三端子制御素子と、一端が該三端子制
御素子の制御電極側に接続され、他端が前記スイッチン
グ素子の主電極の他方側に接続された基準電圧源とを備
えることを特徴とする。

作用上記構成のリセット回路は、スイッチング素子に加わる
電圧が、基準電圧源に対してある一定のレベルになった
ときに、三端子制御素子が導通し、スイッチング素子に
加わる電圧が前記一定のレベルに抑えられる。このた
め、電源電圧が高くなった場合には、フライバックエネ
ルギー放出時間が長くなるように動作し、反対に、電源
電圧が低下した場合にはフライバックエネルギー放出時
間が短くなるように動作するようになる。この結果、ス
イッチング素子の耐圧及び周期が有効に利用できるよう
になり、ET積許容値の利用効率が上がり、無駄がなくな
る。

また、三端子制御素子の導通により励磁電流が電源側に
戻されるので、ツェナーダイオードを利用した場合に比
べて、熱損失が少なくなり、効率が向上する。

更に、デューティを伸ばすことができるので、電界効果
トランジスタを使用した場合のオン抵抗損失を低下さ
せ、効率を上げることができる。

実施例第１図は本発明に係るスイッチング電源の電気回路図で
ある。図において、第６図と同一の参照符号は同一性あ
る構成部分を示している。８はリセット回路である。こ
の実施例では、スイッチング素子２を電界効果トランジ
スタ（以下FETと称する）で構成し、そのドレインＤ側
に接続した第１の巻線101の端子間に、三端子制御素子
としてのトランジスタ81のコレクタＣ及びエミッタＥを
接続すると共に、このトランジスタ81のベースＢとグラ
ンドとの間に、抵抗82及び基準電圧源としてのツェナー
ダイオード83の直列回路を接続した回路構成となってい
る。

84はトランジスタ81の逆電圧を防止するダイオードであ
る。

上記構成のリセット回路において、第１の巻線101に生
じるフライバック電圧Ｖfにより、EFT2のアノードＤと
グランド（ソースＳ）との間の電圧が、トランジスタ81
のベースＢ側に接続されたツェナーダイオード83を導通
させるレベルに達すると、ツェナーダイオード83が導通
する。ツェナーダイオード83が導通すると、トランジス
タ81のベースＢに電流が流れて導通し、EFT2のドレイン
Ｄ側の電圧が、ツェナーダイオード83のツェナー電圧Ｖ
z_１に略等しい値に保たれ、それ以上に高くなれない。

このため、例えば電源電圧Ｖinが高くなり、従来であれ
ば、それに対応して高い値になっていたフライバック電
圧Ｖfが、第２図に示すように抑えられる。そして、フ
ライバックエネルギー放出時のET積B₁₂がオン時のET積B
₁₁と等しくなるように、フライバックエネルギー放出時
間Ｔbf_１が延びる。また、電源電圧Ｖinが低下した場合
には、第３図及び第４図に示すように、フライバックエ
ネルギー放出時間Ｔbf_２、Ｔbf_３が短くなるように動作
する。

その結果、第２図、第３図及び第４図に示すように、第
７図及び第８図の従来の波形に比べて、デューティが大
きく、電源電圧Ｖinの範囲も広くすることができる。

第５図は本発明に係るスイッチング電源の別の実施例を
示す。この実施例は、EFT2のソースを変圧器１の第１の
巻線101に接続した場合の実施例である。

発明の効果以上述べたように、本発明によれば、スイッチング素子
の耐圧及び周期を有効に利用でき、ET積許容値の利用効
率が高くて無駄がなく、しかも熱損失が少なく高効率で
あり、スイッチング素子として電界効果トランジスタを
使用した場合は、オン抵抗損失を低下させて、効率を上
げることができ、電力変換用変圧器の小型化及びコスト
ダウンを図るのに好適なリセット回路を有するスイッチ
ング電源を提供することができる。

【図面の簡単な説明】

第１図は本発明に係るスイッチング電源の電気回路図、
第２図〜第４図は同じく電源電圧が変化した場合のスイ
ッチング素子に加わる電圧波形図、第５図は本発明に係
るスイッチング電源の別の実施例における電気回路図、
第６図は従来のスイッチング電源の電気回路図、第７図
及び第８図は同じく電源電圧が変化した場合のスイッチ
ング素子に加わる電圧の波形図、第９図はスイッチング
素子のオン抵抗損失を説明するための電流波形図、第10
図はスイッチング電源の別の従来例の電気回路図であ
る。１……変圧器、101……第１の巻線 102……第２の巻線２……スイッチング素子としてのEFT ３……出力回路、８……リセット回路 81……三端子制御素子としてのトランジスタ 83……基準電圧源としてのツェナーダイオード

Claims

【特許請求の範囲】

【請求項１】変圧器と、主電極の一方がこの変圧器の第
１の巻線の一端に接続され前記第１の巻線を通して与え
られる直流入力をオン、オフする三端子スイッチング素
子と、前記変圧器の第２の巻線に取出されたスイッチン
グ出力を整流平滑する出力回路と、前記変圧器に生じる
フライバックエネルギーを放出するリセット回路とを備
えるスイッチング電源において、前記リセット回路は、
前記第１の巻線の端子間に主電極を接続した三端子制御
素子と、一端が該三端子制御素子の制御電極側に接続さ
れ、他端が前記スイッチング素子の主電極の他方側に接
続された基準電圧源とを備えることを特徴とするスイッ
チング電源。
【請求項２】前記スイッチング素子は、電界効果トラン
ジスタでなることを特徴とする特許請求の範囲第１項に
記載のスイッチング電源。