JPH0888969A - 低損失クランプ回路 - Google Patents
低損失クランプ回路Info
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- JPH0888969A JPH0888969A JP7202611A JP20261195A JPH0888969A JP H0888969 A JPH0888969 A JP H0888969A JP 7202611 A JP7202611 A JP 7202611A JP 20261195 A JP20261195 A JP 20261195A JP H0888969 A JPH0888969 A JP H0888969A
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- 239000003990 capacitor Substances 0.000 claims abstract description 63
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
- H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
- H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
- H02M3/325—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/337—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only in push-pull configuration
- H02M3/3372—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only in push-pull configuration of the parallel type
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
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Abstract
(57)【要約】
【課題】 低損失のクランプ回路を提供すること。
【解決手段】 この発明は、ＤＣ−ＤＣコンバータに用
いられる低損失クランプ回路において、クランプ接合点
４６において陰極同志が接続され、陽極が各々１次巻線
２２の両端に接続された一対のダイオード４４、４５
と、前記クランプ接合点４６と共通グラウンド２５との
間に接続されたクランプキャパシタ４３と、前記クラン
プ接合点４６と２次巻線センタータップ５７との間にお
いて、直列に設けられたインダクタ５４とクランプ抵抗
５５と、前記インダクタ５４の両端に並列に接続された
保護ダイオード５６と、を具備することを特徴としてい
る。
いられる低損失クランプ回路において、クランプ接合点
４６において陰極同志が接続され、陽極が各々１次巻線
２２の両端に接続された一対のダイオード４４、４５
と、前記クランプ接合点４６と共通グラウンド２５との
間に接続されたクランプキャパシタ４３と、前記クラン
プ接合点４６と２次巻線センタータップ５７との間にお
いて、直列に設けられたインダクタ５４とクランプ抵抗
５５と、前記インダクタ５４の両端に並列に接続された
保護ダイオード５６と、を具備することを特徴としてい
る。
Description
【０００１】
【発明の属する技術分野、および従来の技術】従来、ク
ランプ回路は、多数の回路において使用されてきた。ま
た、回路における電圧を制限するスナバ回路としても考
案されてきた。ＤＣ−ＤＣコンバータ回路において、半
導体スイッチはエネルギーの流れを制御するために使用
されている。このスイッチが開いている時、その回路に
はトランス初段のようなインダクタンスが存在する。さ
らに、このスイッチがオフ状態になると、そのスイッチ
の両端に高電圧が発生する。このため、従来のクランプ
回路は、その半導体スイッチの両端にキャパシタおよび
ダイオードを有し、また、電力を入力電圧源へ返還する
抵抗を備えて使用されてきた。しかしながら、この抵抗
は、そのエネルギーを有効に利用するというよりもむし
ろ浪費していた。
ランプ回路は、多数の回路において使用されてきた。ま
た、回路における電圧を制限するスナバ回路としても考
案されてきた。ＤＣ−ＤＣコンバータ回路において、半
導体スイッチはエネルギーの流れを制御するために使用
されている。このスイッチが開いている時、その回路に
はトランス初段のようなインダクタンスが存在する。さ
らに、このスイッチがオフ状態になると、そのスイッチ
の両端に高電圧が発生する。このため、従来のクランプ
回路は、その半導体スイッチの両端にキャパシタおよび
ダイオードを有し、また、電力を入力電圧源へ返還する
抵抗を備えて使用されてきた。しかしながら、この抵抗
は、そのエネルギーを有効に利用するというよりもむし
ろ浪費していた。
【０００２】Ｍａｓｓｅｙ（人名）に対する米国特許第
３２９７９６０号によれば、ダイオード１および２を使
用し、ベース、コレクタ間電圧がゼロ付近を維持するこ
とによるトランジスタ３の飽和を防止するコンバータが
開示されている。これらのダイオードは電源トランスの
２次側に直接接続され、電流および電圧返還を供給す
る。しかしながら、Ｍａｓｓｅｙは本発明によるエネル
ギー貯蔵形態を開示していない。
３２９７９６０号によれば、ダイオード１および２を使
用し、ベース、コレクタ間電圧がゼロ付近を維持するこ
とによるトランジスタ３の飽和を防止するコンバータが
開示されている。これらのダイオードは電源トランスの
２次側に直接接続され、電流および電圧返還を供給す
る。しかしながら、Ｍａｓｓｅｙは本発明によるエネル
ギー貯蔵形態を開示していない。
【０００３】
【発明が解決しようとする課題、および課題を解決する
ための手段】本発明は、コンバータ用低損失クランプ回
路に関する。すなわち、この発明は、電流供給型のＤＣ
−ＤＣコンバータである。これによれば、プッシュプル
コンバータが２個の半導体スイッチとともに開示されて
いる。まず、これら２個のトランジスタの内１個がオン
状態になると、その両端電圧は、クランプキャパシタの
電圧にクランプされる。そして、このキャパシタに掛か
るエネルギーは、トランスの２次側回路に戻される。こ
のため、この回路は非常に低損失である。
ための手段】本発明は、コンバータ用低損失クランプ回
路に関する。すなわち、この発明は、電流供給型のＤＣ
−ＤＣコンバータである。これによれば、プッシュプル
コンバータが２個の半導体スイッチとともに開示されて
いる。まず、これら２個のトランジスタの内１個がオン
状態になると、その両端電圧は、クランプキャパシタの
電圧にクランプされる。そして、このキャパシタに掛か
るエネルギーは、トランスの２次側回路に戻される。こ
のため、この回路は非常に低損失である。
【０００４】したがって、この発明の目的は、クランプ
回路のエネルギーが、トランスの１次巻線に接続された
抵抗において浪費されることなく、負荷電圧を供給する
２次側回路に供給される、コンバータ用クランプ回路を
提供するすることである。さらに明確に言えば、この発
明は、ＤＣ−ＤＣコンバータ用の低損失クランプ回路を
対象としている。
回路のエネルギーが、トランスの１次巻線に接続された
抵抗において浪費されることなく、負荷電圧を供給する
２次側回路に供給される、コンバータ用クランプ回路を
提供するすることである。さらに明確に言えば、この発
明は、ＤＣ−ＤＣコンバータ用の低損失クランプ回路を
対象としている。
【０００５】この発明は、２次回路に設けられた２次巻
線と、ＤＣ電圧入力によって回路グラウンドとの間で励
起可能なセンタータップを備えた１次巻線とを有するト
ランスと、ＤＣ出力電圧を供給する為に前記２次巻線と
前記回路グラウンドとに接続された整流器と、入力電極
および出力電極と、制御回路に接続された制御電極とを
有する一対の半導体スイッチと、を備え、前記１次巻線
の両端は、各々の前記半導体スイッチを介して前記回路
グラウンドに接続されるＤＣ−ＤＣコンバータに用いら
れる低損失クランプ回路において、前記半導体スイッチ
に接続された前記１次巻線の両端に設けられ、クランプ
接合点において陰極同志が接続された一対のダイオード
と、前記クランプ接合点と前記回路グラウンドとの間に
接続されたクランプキャパシタと、前記クランプキャパ
シタから前記２次回路へエネルギーを返す為、前記クラ
ンプ接合点に接続されたエネルギー返還手段と、を具備
することを特徴としている。この発明の他の目的、およ
び、さらなる理解は、後述する図面とともに与えられた
記述、および、請求項を参照することによってなされ
る。
線と、ＤＣ電圧入力によって回路グラウンドとの間で励
起可能なセンタータップを備えた１次巻線とを有するト
ランスと、ＤＣ出力電圧を供給する為に前記２次巻線と
前記回路グラウンドとに接続された整流器と、入力電極
および出力電極と、制御回路に接続された制御電極とを
有する一対の半導体スイッチと、を備え、前記１次巻線
の両端は、各々の前記半導体スイッチを介して前記回路
グラウンドに接続されるＤＣ−ＤＣコンバータに用いら
れる低損失クランプ回路において、前記半導体スイッチ
に接続された前記１次巻線の両端に設けられ、クランプ
接合点において陰極同志が接続された一対のダイオード
と、前記クランプ接合点と前記回路グラウンドとの間に
接続されたクランプキャパシタと、前記クランプキャパ
シタから前記２次回路へエネルギーを返す為、前記クラ
ンプ接合点に接続されたエネルギー返還手段と、を具備
することを特徴としている。この発明の他の目的、およ
び、さらなる理解は、後述する図面とともに与えられた
記述、および、請求項を参照することによってなされ
る。
【０００６】
【発明の実施の形態】図１７はエネルギーを浪費する従
来型のクランプ回路の一例を示す回路図である。また、
この図はエネルギーを１つの形から他の形に変換するコ
ンバータ回路を例示している。この図において、コンバ
ータは、低ＤＣ入力電圧をより高いＤＣ出力電圧に変換
する電流供給型のＤＣ−ＤＣコンバータ２０である。そ
して、その機能はセンタータップ付１次巻線２２と２次
巻線２３をもったトランス２１によって行われる。すな
わち、１次巻線センタータップ２４と共通回路グラウン
ド２５間はＤＣ電圧電源２６によって励起される。ま
た、２次巻線２３の両端は整流器２８に接続されてい
る。ここでは、この整流器２８はブリッジ型の整流器で
あり、その両端にはフィルタキャパシタ２９が接続され
ている。そして、このキャパシタ２９は、さらに負荷３
０に接続され、出力電圧を平滑する。
来型のクランプ回路の一例を示す回路図である。また、
この図はエネルギーを１つの形から他の形に変換するコ
ンバータ回路を例示している。この図において、コンバ
ータは、低ＤＣ入力電圧をより高いＤＣ出力電圧に変換
する電流供給型のＤＣ−ＤＣコンバータ２０である。そ
して、その機能はセンタータップ付１次巻線２２と２次
巻線２３をもったトランス２１によって行われる。すな
わち、１次巻線センタータップ２４と共通回路グラウン
ド２５間はＤＣ電圧電源２６によって励起される。ま
た、２次巻線２３の両端は整流器２８に接続されてい
る。ここでは、この整流器２８はブリッジ型の整流器で
あり、その両端にはフィルタキャパシタ２９が接続され
ている。そして、このキャパシタ２９は、さらに負荷３
０に接続され、出力電圧を平滑する。
【０００７】平滑キャパシタ３１は入力電圧両端に接続
され、直列チョークコイル３２はその電圧入力の正端と
センタータップ２４との間に接続されている。また、半
導体スイッチ３４および３５は、プッシュプルスタイル
によって、各々１次巻線２２の両端に接続されている。
これらの半導体スイッチ３４、３５は、バイポーラトラ
ンジスタでもゲートターンオフのサイリスタでも、また
は図示したようなＦＥＴ（電界効果トランジスタ）でも
よい。そして、これらのスイッチ３４、３５の２つのパ
ワー電極は、各々トランス１次巻線２２の両端子と共通
グラウンド２５との間に接続されている。すなわち、図
示されているようなＦＥＴの場合には、ドレインは１次
巻線２２に接続され、ソースはグラウンド２５に接続さ
れる。また、ゲートドライブ抵抗３８および３９は、各
々ＦＥＴ３４および３５のゲートとグラウンド２５との
間に接続されている。
され、直列チョークコイル３２はその電圧入力の正端と
センタータップ２４との間に接続されている。また、半
導体スイッチ３４および３５は、プッシュプルスタイル
によって、各々１次巻線２２の両端に接続されている。
これらの半導体スイッチ３４、３５は、バイポーラトラ
ンジスタでもゲートターンオフのサイリスタでも、また
は図示したようなＦＥＴ（電界効果トランジスタ）でも
よい。そして、これらのスイッチ３４、３５の２つのパ
ワー電極は、各々トランス１次巻線２２の両端子と共通
グラウンド２５との間に接続されている。すなわち、図
示されているようなＦＥＴの場合には、ドレインは１次
巻線２２に接続され、ソースはグラウンド２５に接続さ
れる。また、ゲートドライブ抵抗３８および３９は、各
々ＦＥＴ３４および３５のゲートとグラウンド２５との
間に接続されている。
【０００８】クランプ回路４２は、スイッチ３４および
３５の電圧をクランプキャパシタ４３のＤＣ電圧にクラ
ンプする。このクランプ回路４２において、クランプダ
イオード４４および４５は、各々スイッチ３４、３５の
両端電圧がクランプキャパシタ４３のクランプ電圧を越
えた時に導通する。また、クランプ接合点４６は、クラ
ンプキャパシタ４３とクランプダイオード４４、４５の
陰極側との接続点である。そして、このクランプ接合点
４６から１次回路へ、クランプ抵抗４７が接続されてい
る。ここでは、このクランプ抵抗４７は入力電圧の正端
子に接続されている。ところで、この従来技術を使った
回路の短所は、クランプ抵抗４７がエネルギーを浪費
し、コンバータの能率を下げているということである。
３５の電圧をクランプキャパシタ４３のＤＣ電圧にクラ
ンプする。このクランプ回路４２において、クランプダ
イオード４４および４５は、各々スイッチ３４、３５の
両端電圧がクランプキャパシタ４３のクランプ電圧を越
えた時に導通する。また、クランプ接合点４６は、クラ
ンプキャパシタ４３とクランプダイオード４４、４５の
陰極側との接続点である。そして、このクランプ接合点
４６から１次回路へ、クランプ抵抗４７が接続されてい
る。ここでは、このクランプ抵抗４７は入力電圧の正端
子に接続されている。ところで、この従来技術を使った
回路の短所は、クランプ抵抗４７がエネルギーを浪費
し、コンバータの能率を下げているということである。
【０００９】図１は本発明に係るコンバータ用クランプ
回路の回路図である。この図において、便宜上、コンバ
ータそのものは図１７において従来技術として述べられ
ているものと同一であるが、ここでは、クランプ回路５
２が図１７のクランプ回路４２と異なっている。また、
このコンバータ回路２０においては、ゲート電圧を供給
するための制御回路４０が設けられている。
回路の回路図である。この図において、便宜上、コンバ
ータそのものは図１７において従来技術として述べられ
ているものと同一であるが、ここでは、クランプ回路５
２が図１７のクランプ回路４２と異なっている。また、
このコンバータ回路２０においては、ゲート電圧を供給
するための制御回路４０が設けられている。
【００１０】このクランプ回路５２においても、クラン
プダイオード４４および４５の陰極はクランプ接合点４
６で共に結合されている。また、クランプキャパシタ４
３もクランプ接合点４６と共通グラウンド２５との間に
接続されている。しかしながら、ここでは、クランプキ
ャパシタ４３は、インダクタ５４および抵抗５５を介し
て２次巻線２３のセンタータップ５７に接続されてい
る。また、保護ダイオード５６はインダクタ５４の両端
に、その陰極をクランプ接合点４６側にして接続されて
いる。
プダイオード４４および４５の陰極はクランプ接合点４
６で共に結合されている。また、クランプキャパシタ４
３もクランプ接合点４６と共通グラウンド２５との間に
接続されている。しかしながら、ここでは、クランプキ
ャパシタ４３は、インダクタ５４および抵抗５５を介し
て２次巻線２３のセンタータップ５７に接続されてい
る。また、保護ダイオード５６はインダクタ５４の両端
に、その陰極をクランプ接合点４６側にして接続されて
いる。
【００１１】このような構成によれば、クランプキャパ
シタ４３に貯えられたエネルギーは、２次回路５３に導
かれる。したがって、この低損失型のクランプ回路５２
は従来の回路において発生していた損失が無い。これに
より、より効率のよいコンバータを得ることができる。
シタ４３に貯えられたエネルギーは、２次回路５３に導
かれる。したがって、この低損失型のクランプ回路５２
は従来の回路において発生していた損失が無い。これに
より、より効率のよいコンバータを得ることができる。
【００１２】図２に回路的に異なる他のクランプ回路６
２を示す。この回路は、クランプダイオード４４、４
５、クランプ結合部４６、およびこのクランプ接合部４
６と正の出力電圧端子６３との間に接続されたクランプ
抵抗５５を有している。そして、この回路において、ク
ランプキャパシタ４３からのエネルギーは、２次回路の
出力電圧端子に戻される。ここで、トランス２１が昇圧
トランスである場合、この回路はスイッチ３４、３５の
両端電圧を２次側のセンタータップに接続した場合より
も高い出力電圧にクランプすることになる。これによっ
て、２次側はセンタータップを必要としないという長所
がある反面、スイッチ３４、３５の電極間電圧をより高
い電圧でクランプしてしまうという短所を有している。
２を示す。この回路は、クランプダイオード４４、４
５、クランプ結合部４６、およびこのクランプ接合部４
６と正の出力電圧端子６３との間に接続されたクランプ
抵抗５５を有している。そして、この回路において、ク
ランプキャパシタ４３からのエネルギーは、２次回路の
出力電圧端子に戻される。ここで、トランス２１が昇圧
トランスである場合、この回路はスイッチ３４、３５の
両端電圧を２次側のセンタータップに接続した場合より
も高い出力電圧にクランプすることになる。これによっ
て、２次側はセンタータップを必要としないという長所
がある反面、スイッチ３４、３５の電極間電圧をより高
い電圧でクランプしてしまうという短所を有している。
【００１３】次に、本発明の主要回路である図１の回路
において、その基本動作を説明する。まず、スイッチ３
４と３５の両者は一定時間、共にオン状態であることが
必要である。そして、その後、この２つのスイッチの内
１つだけがターンオフされる。このオフ状態の時間にお
いて、入力インダクタ３２を流れる電流はトランス２１
の１次側の半分を流れ、その２次側に電流を誘起する。
それから、この２次側電流は整流ブリッジ２８を介して
出力負荷へ出力される。
において、その基本動作を説明する。まず、スイッチ３
４と３５の両者は一定時間、共にオン状態であることが
必要である。そして、その後、この２つのスイッチの内
１つだけがターンオフされる。このオフ状態の時間にお
いて、入力インダクタ３２を流れる電流はトランス２１
の１次側の半分を流れ、その２次側に電流を誘起する。
それから、この２次側電流は整流ブリッジ２８を介して
出力負荷へ出力される。
【００１４】ところで、スイッチ３４または３５がター
ンオフされた時、これらの素子の端子電圧は急速に増加
し、クランプキャパシタ４３の定常状態電圧、たとえば
２００Ｖに達する。そして、クランプダイオード４４ま
たは４５は導通し、それによって、スイッチ３４または
３５の両端にかかる最大電圧をクランプキャパシタ４３
に、その電圧値としてセットする。その後、このスイッ
チ３４または３５の両端電圧は、そこに接続されている
トランス１次巻線２２の電流がゼロに減衰するまでクラ
ンプされ続ける。この電流がゼロに減衰するまでに要す
る時間は、１サイクルの継続時間に比べ、かなり短い。
そして、このトランス２１の電流がゼロに減衰する過程
において、その電流はクランプダイオード４４または４
５のどちらか一方を流れる。それから、この電流はクラ
ンプキャパシタ４３に流入し、このキャパシタ４３の電
荷とエネルギーレベルが増加する。この増加した電荷と
それに伴うエネルギーは、２つのスイッチ３４または３
５のどちらか一方のみがオン状態で、他方がオフ状態で
ある時、クランプキャパシタ４３から出力される。
ンオフされた時、これらの素子の端子電圧は急速に増加
し、クランプキャパシタ４３の定常状態電圧、たとえば
２００Ｖに達する。そして、クランプダイオード４４ま
たは４５は導通し、それによって、スイッチ３４または
３５の両端にかかる最大電圧をクランプキャパシタ４３
に、その電圧値としてセットする。その後、このスイッ
チ３４または３５の両端電圧は、そこに接続されている
トランス１次巻線２２の電流がゼロに減衰するまでクラ
ンプされ続ける。この電流がゼロに減衰するまでに要す
る時間は、１サイクルの継続時間に比べ、かなり短い。
そして、このトランス２１の電流がゼロに減衰する過程
において、その電流はクランプダイオード４４または４
５のどちらか一方を流れる。それから、この電流はクラ
ンプキャパシタ４３に流入し、このキャパシタ４３の電
荷とエネルギーレベルが増加する。この増加した電荷と
それに伴うエネルギーは、２つのスイッチ３４または３
５のどちらか一方のみがオン状態で、他方がオフ状態で
ある時、クランプキャパシタ４３から出力される。
【００１５】ところで、この間において、トランス２次
巻線２３は、整流ブリッジダイオード２８を介して、出
力負荷３０に電流を流すので、２次巻線電圧は出力電圧
値である。また、１次巻線電圧、およびオフ状態のスイ
ッチ３４または３５の両端電圧は、トランスの巻線比及
び２次巻線電圧によって決められる。さらに、この時の
２次センタータップ電圧は出力電圧の約半分であり、こ
の電圧値はクランプキャパシタ電圧より僅かに低いもの
となる。したがって、この時、図１において、クランプ
キャパシタ４３から２次巻線センタータップ５７へ、イ
ンダクタ５４及び抵抗５５を介して、電流が流れること
になる。さらに、オートトランス作用により、このセン
タータップ電流は、ブリッジ整流ダイオード２８を介し
て負荷３０に流れるとともに、クランプキャパシタ４３
に戻される。
巻線２３は、整流ブリッジダイオード２８を介して、出
力負荷３０に電流を流すので、２次巻線電圧は出力電圧
値である。また、１次巻線電圧、およびオフ状態のスイ
ッチ３４または３５の両端電圧は、トランスの巻線比及
び２次巻線電圧によって決められる。さらに、この時の
２次センタータップ電圧は出力電圧の約半分であり、こ
の電圧値はクランプキャパシタ電圧より僅かに低いもの
となる。したがって、この時、図１において、クランプ
キャパシタ４３から２次巻線センタータップ５７へ、イ
ンダクタ５４及び抵抗５５を介して、電流が流れること
になる。さらに、オートトランス作用により、このセン
タータップ電流は、ブリッジ整流ダイオード２８を介し
て負荷３０に流れるとともに、クランプキャパシタ４３
に戻される。
【００１６】クランプチョーク５４はクランプキャパシ
タからの電流を、大きなスパイクを伴うことなくスムー
ズに出力する。このインダクタ５４の両端に接続された
ダイオード５６は、クランプキャパシタ４３が放電して
いない時、チョーク電流を流す経路を形成する。また、
抵抗５５は、ＤＣ電圧が最初に印加された時に発生する
サージ電流を制限する為のインピーダンスである。
タからの電流を、大きなスパイクを伴うことなくスムー
ズに出力する。このインダクタ５４の両端に接続された
ダイオード５６は、クランプキャパシタ４３が放電して
いない時、チョーク電流を流す経路を形成する。また、
抵抗５５は、ＤＣ電圧が最初に印加された時に発生する
サージ電流を制限する為のインピーダンスである。
【００１７】ここで、ＦＥＴスイッチ３４、３５が共に
導通している期間の最後において、これらの内１つがタ
ーンオフし、トランス２１の両端に電圧が誘起される
と、予測されるピーク値以上のスパイク電圧がこのＦＥ
Ｔスイッチ３４または３５の端子にかかる。すなわち、
これらのスパイクは、このトランス２１のリーケージイ
ンダクタンスや巻線インダクタンスに貯えられたエネル
ギーによって発生するものである。そして、ダイオード
４４、４５、及びクランプキャパシタ４３は、ＦＥＴス
イッチ３４、３５がターンオフした時に流れる電流の経
路を形成する。これらの部分を通して流れる電流は、２
次電流がその定常値（すなわち、入力インダクタ電流×
１次巻線数／２次巻線数）になるまでに要する時間だけ
継続する。この時間は、リーケージインダクタンスによ
り決められる。ここで、クランプキャパシタ４３は、電
流を流入し、その間、ＦＥＴ３４、３５の端子間電圧が
高くなりすぎないようにしている。
導通している期間の最後において、これらの内１つがタ
ーンオフし、トランス２１の両端に電圧が誘起される
と、予測されるピーク値以上のスパイク電圧がこのＦＥ
Ｔスイッチ３４または３５の端子にかかる。すなわち、
これらのスパイクは、このトランス２１のリーケージイ
ンダクタンスや巻線インダクタンスに貯えられたエネル
ギーによって発生するものである。そして、ダイオード
４４、４５、及びクランプキャパシタ４３は、ＦＥＴス
イッチ３４、３５がターンオフした時に流れる電流の経
路を形成する。これらの部分を通して流れる電流は、２
次電流がその定常値（すなわち、入力インダクタ電流×
１次巻線数／２次巻線数）になるまでに要する時間だけ
継続する。この時間は、リーケージインダクタンスによ
り決められる。ここで、クランプキャパシタ４３は、電
流を流入し、その間、ＦＥＴ３４、３５の端子間電圧が
高くなりすぎないようにしている。
【００１８】また、クランプキャパシタ４３の放電経路
は、クランプキャパシタ４３（及びＦＥＴ３４、３５）
の両端の電圧に対して確保されていることが必要であ
る。仮にこの放電経路がない場合、この電圧は適応範囲
値以上に上昇する。ここで、この経路確保の方法の１つ
として、図２に示すように、単純にクランプキャパシタ
４３の正端子を出力電圧端子に接続する方法がある。そ
して、これは２次回路への、１つのエネルギー返還手段
である。しかしながら、この方法によれば、最大クラン
プ電圧は出力電圧に制限されるので、この電圧を利用す
るにはやや高すぎる。
は、クランプキャパシタ４３（及びＦＥＴ３４、３５）
の両端の電圧に対して確保されていることが必要であ
る。仮にこの放電経路がない場合、この電圧は適応範囲
値以上に上昇する。ここで、この経路確保の方法の１つ
として、図２に示すように、単純にクランプキャパシタ
４３の正端子を出力電圧端子に接続する方法がある。そ
して、これは２次回路への、１つのエネルギー返還手段
である。しかしながら、この方法によれば、最大クラン
プ電圧は出力電圧に制限されるので、この電圧を利用す
るにはやや高すぎる。
【００１９】これに対し、図１に示すように、クランプ
キャパシタ４３が２次巻線センタータップ５７に接続さ
れている場合は、２次巻線２３が出力にクランプされて
いても、電流は出力側に放電される。ここでは、オート
トランス作用により、２次電流がクランプ電流の半分よ
り多い間、電流は、２次巻線２３を介して流れる。そし
て、インダクタ５４（図１参照）は、２次巻線２３が出
力にクランプされ、キャパシタ４３が放電している時、
２次センタータップ５７へ流れる電流を制御する。ま
た、クランプインダクタ５４両端に接続されたバイパス
用または保護用ダイオード５６は、２次巻線２３が出力
にクランプされず、クランプキャパシタ４３が放電して
いない場合、インダクタ電流の経路を形成する。さら
に、センタータップ５７に直列に入っている抵抗５５
は、最初の立上げ中に入力電圧が初めて電源に印加され
た時、クランプ回路を経由して流れる立上げサージやイ
ンラッシュ電流を制限するためのものである。
キャパシタ４３が２次巻線センタータップ５７に接続さ
れている場合は、２次巻線２３が出力にクランプされて
いても、電流は出力側に放電される。ここでは、オート
トランス作用により、２次電流がクランプ電流の半分よ
り多い間、電流は、２次巻線２３を介して流れる。そし
て、インダクタ５４（図１参照）は、２次巻線２３が出
力にクランプされ、キャパシタ４３が放電している時、
２次センタータップ５７へ流れる電流を制御する。ま
た、クランプインダクタ５４両端に接続されたバイパス
用または保護用ダイオード５６は、２次巻線２３が出力
にクランプされず、クランプキャパシタ４３が放電して
いない場合、インダクタ電流の経路を形成する。さら
に、センタータップ５７に直列に入っている抵抗５５
は、最初の立上げ中に入力電圧が初めて電源に印加され
た時、クランプ回路を経由して流れる立上げサージやイ
ンラッシュ電流を制限するためのものである。
【００２０】次に示す波形図は、前述した電力回路の定
常状態における動作を表す。図３はスイッチ３４、３５
にかかる電圧波形を表す。ここで、電圧は約２００Ｖで
クランプされていることに注意を要する。この図におい
て、電圧パルス６５はスイッチ３４がオフ状態の時、こ
のスイッチの両端に発生する。また、パルス６６はスイ
ッチ３５がオフ状態の時に発生する。さらに、実質的に
ゼロ電圧である期間６７はスイッチ３４、３５が共にオ
ン状態の時に形成される。
常状態における動作を表す。図３はスイッチ３４、３５
にかかる電圧波形を表す。ここで、電圧は約２００Ｖで
クランプされていることに注意を要する。この図におい
て、電圧パルス６５はスイッチ３４がオフ状態の時、こ
のスイッチの両端に発生する。また、パルス６６はスイ
ッチ３５がオフ状態の時に発生する。さらに、実質的に
ゼロ電圧である期間６７はスイッチ３４、３５が共にオ
ン状態の時に形成される。
【００２１】図４において、波形６８はスイッチ３４を
流れる１次巻線電流を表し、波形６９はスイッチ３５を
流れる１次巻線電流を表す。ここで、これらの電流は、
スイッチ３４、３５が共にオン状態である時、そのピー
ク値の半分に降下することに注意を要する。
流れる１次巻線電流を表し、波形６９はスイッチ３５を
流れる１次巻線電流を表す。ここで、これらの電流は、
スイッチ３４、３５が共にオン状態である時、そのピー
ク値の半分に降下することに注意を要する。
【００２２】図５において、波形７１および７２は、２
次巻線２３の各端と共通グラウンドとの間の電圧波形で
ある。ここで、この２次巻線２３の電圧がどのようにし
て約４００もの出力電圧にクランプされるかに注意を要
する。
次巻線２３の各端と共通グラウンドとの間の電圧波形で
ある。ここで、この２次巻線２３の電圧がどのようにし
て約４００もの出力電圧にクランプされるかに注意を要
する。
【００２３】図６において、波形７３および７４は、２
次巻線２３の電流を表す。これらの波形は、この２次巻
線２３の各端において測定されたものである。
次巻線２３の電流を表す。これらの波形は、この２次巻
線２３の各端において測定されたものである。
【００２４】図７において、波形７５は２次巻線側のセ
ンタータップ５７に流入する電流を表す。またこれは、
クランプキャパシタ４３の放電電流でもある。
ンタータップ５７に流入する電流を表す。またこれは、
クランプキャパシタ４３の放電電流でもある。
【００２５】図８において、波形７６および７７は、各
々ダイオード４４および４５を流れる電流を表す。また
これらは、クランプキャパシタ４３に流入し、これを充
電する電流でもある。
々ダイオード４４および４５を流れる電流を表す。また
これらは、クランプキャパシタ４３に流入し、これを充
電する電流でもある。
【００２６】図９において、波形８５および８６は、各
々スイッチ３４および３５のゲートドライブ波形であ
る。これらのゲートドライブ波形は、期間７８で重複し
ている。
々スイッチ３４および３５のゲートドライブ波形であ
る。これらのゲートドライブ波形は、期間７８で重複し
ている。
【００２７】図１０において、波形７９は入力チョーク
電流波形であり、若干のＡＣリップルを有する一次側Ｄ
Ｃ電流である。また、波形８０は１次側センタータップ
２４の電圧波形である。ここで、この電圧は、その中位
付近に引かれた入力電圧値を示す補助線８１よりも上昇
する。
電流波形であり、若干のＡＣリップルを有する一次側Ｄ
Ｃ電流である。また、波形８０は１次側センタータップ
２４の電圧波形である。ここで、この電圧は、その中位
付近に引かれた入力電圧値を示す補助線８１よりも上昇
する。
【００２８】図１１に第２の実施形態によるクランプ回
路８２を示す。この図において、クランプ回路８２の２
次巻線への結合点は、２次巻線の中点ではなく、この中
点から等間隔離れた点８３および８４である。そして、
これによって、低クランプ電圧を得ることが出来る。す
なわち、このクランプ回路８２の動作は、前述したクラ
ンプ回路５２の動作と基本的に同一であるが、ここにお
いて、クランプキャパシタ４３は、２次側タップ８３お
よび８４の巻線比によって決定される、より低い電圧側
に放電される。
路８２を示す。この図において、クランプ回路８２の２
次巻線への結合点は、２次巻線の中点ではなく、この中
点から等間隔離れた点８３および８４である。そして、
これによって、低クランプ電圧を得ることが出来る。す
なわち、このクランプ回路８２の動作は、前述したクラ
ンプ回路５２の動作と基本的に同一であるが、ここにお
いて、クランプキャパシタ４３は、２次側タップ８３お
よび８４の巻線比によって決定される、より低い電圧側
に放電される。
【００２９】図１２は補助巻線９０を利用した第３の実
施形態による回路図である。この図において、この補助
巻線９０に付加されたブリッジ整流器９１は正の出力端
子に接続されている。また、クランプ回路９２はこの補
助巻線９０の負の側に接続される。そして、この補助巻
線９０の巻線比を調整可能にすることにより、クランプ
電圧を図１に示すオリジナル回路よりも高くしたり、ま
たは、低くしたりすることが出来る。
施形態による回路図である。この図において、この補助
巻線９０に付加されたブリッジ整流器９１は正の出力端
子に接続されている。また、クランプ回路９２はこの補
助巻線９０の負の側に接続される。そして、この補助巻
線９０の巻線比を調整可能にすることにより、クランプ
電圧を図１に示すオリジナル回路よりも高くしたり、ま
たは、低くしたりすることが出来る。
【００３０】
解析：以下に示す等式において、設計解析上、重要とな
るパラメータに関して説明する。これらは、数値計算Ｃ
ＡＤ（コンピュータ支援設計）を利用し、連続ブースト
モード動作をさせた定常状態下において導き出されたも
のである。
るパラメータに関して説明する。これらは、数値計算Ｃ
ＡＤ（コンピュータ支援設計）を利用し、連続ブースト
モード動作をさせた定常状態下において導き出されたも
のである。
【００３１】 変数定義： Ｖｏ：＝３９５ 出力電圧 Ｖｄ：＝１．５ 全ダイオード降下電圧 Ｍ：＝５ 昇圧トランス巻線比、 ２次巻線数：１次巻線数＝２：１ Ｌ：＝１０・１０-6 入力インダクタのインダクタンス Ｖｉｎ：＝３８、４０‥７２ 入力電圧レンジ値 Ｐｉｎ：＝１５００ 仮定入力電力 Ｒｃ：＝．０１ 入力チョーク巻線抵抗値 Ｒｔ：＝．０３ トランス１次巻線の１／２あたりの抵抗値 Ｃｉｎ：＝５・１０-6 入力フィルタキャパシタンス Ｆｓ：＝２５０・１０3 整流器出力段のスイッチング周波数 （すなわち、２×ＦＥＴ周波数） Ｌｅ：＝５・１０-6 全２次巻線と全１次巻線間のリーケージイン ダクタンス Ｒｃｌｐ：＝１ クランプ抵抗の抵抗値 Ｃ：＝２・１０-6 クランプキャパシタのキャパシタンス Ｒｄ：＝０．０３ ＦＥＴＭ１およびＭ２のオン抵抗値 ＦＥＴは各Ｍ１、Ｍ２に４個並列に計８個使 用 各ＦＥＴの定格；３００Ｖ、４０Ａ、 ．１２ΩＲDS(ON)（１００℃） ＩＸＹＳ社製ＩＸＴＨ４Ｎ３０ Ｃｏｓｓ：＝１３５０・１０-12 並列４個あたりのＦＥＴ接合出力キャパシタ ンス Ｅ（Ｉｉｎ）＝ 効率
【００３２】基本等式・・・連続モードブースト動作
【数１】 入力電圧Ｖｉｎを関数として表したデューティサイク
ル。このデューティーサイクルはスイッチング周波数時
間によって分割される重複時間として定義される。
ル。このデューティーサイクルはスイッチング周波数時
間によって分割される重複時間として定義される。
【数２】 １次センタータップ２４と共通グラウンド２５との間の
ピーク電圧値。ただし、スパイクおよびリンギング電圧
を除く。
ピーク電圧値。ただし、スパイクおよびリンギング電圧
を除く。
【数３】 スイッチ３４または３５のＦＥＴドレイン、ソース間の
ピーク電圧。ただし、スパイクおよびリンギング電圧を
除く。
ピーク電圧。ただし、スパイクおよびリンギング電圧を
除く。
【００３３】
【数４】
【数５】 入力チョークコイル３２におけるＡＣリップル電流のピ
ーク・トゥ・ピーク値
ーク・トゥ・ピーク値
【数６】 入力フィルタキャパシタ３１の両端におけるＡＣリップ
ル電圧のピーク・トゥ・ピーク値。ただし、チョーク３
２の全ＡＣリップル電流は、この入力フィルタキャパシ
タ３１を介されるとする。
ル電圧のピーク・トゥ・ピーク値。ただし、チョーク３
２の全ＡＣリップル電流は、この入力フィルタキャパシ
タ３１を介されるとする。
【００３４】
【数７】 入力キャパシタ３１のリップル電流の実効値。ただし、
全チョークリップル電流は、この入力フィルタキャパシ
タ３１を流れるとする。
全チョークリップル電流は、この入力フィルタキャパシ
タ３１を流れるとする。
【数８】 ＦＥＴ３４または３５を流れる電流の実効値。
【数９】 ＦＥＴ３４および３５のオン状態における全導通損失。
【００３５】
【数１０】 ＦＥＴ３４、３５のターンオンおよびＦＥＴ接合出力キ
ャパシタンス（Ｃｏｓｓ）の放電時におけるスイッチン
グ損失。（ターンオフ損失はゼロとみなす）
ャパシタンス（Ｃｏｓｓ）の放電時におけるスイッチン
グ損失。（ターンオフ損失はゼロとみなす）
【数１１】 ＦＥＴ３４および３５の全損失。
【数１２】 リーケージインダクタンスによって貯えられた電力。
【００３６】
【数１３】 出力電力。
【数１４】 全効率。
【数１５】 平均出力電流。
【００３７】
【数１６】 ２次巻線２３のピーク電流。
【数１７】 ２次巻線２３の実効電流。
【数１８】 出力キャパシタ２９の実効電流。
【００３８】
【数１９】 出力整流ダイオード２８の全損失。
【数２０】 抵抗５５がゼロの場合におけるクランプキャパシタ４３
の電圧値。
の電圧値。
【数２１】 クランプキャパシタ４３の全電圧。
【００３９】
【数２２】 リーケージインダクタンスの遅延時間（μｓ）。
【数２３】 平均クランプ電流。
【数２４】 クランプピーク電流。
【００４０】
【数２５】 クランプ電流実効値。
【数２６】 クランプキャパシタ４３の実効電流値。
【数２７】 クランプ抵抗５５の消費電力値。
【００４１】
【数２８】 クランプチョーク５４両端間に設けられたダイオード５
６の消費電力値。
６の消費電力値。
【数２９】 クランプダイオード４４および４５の消費電力値。
【数３０】 クランプキャパシタ４３のリップル電圧。
【００４２】計算：次に、出力３９５Ｖ、入力１５００
Ｗ、およびＤＣ入力電圧３８〜７２Ｖにおいて、前記等
式に代入して得られた計算結果を表１〜３に示す。ただ
し、Ｖｔａｐ＝７９．６、Ｖｆｅｔ＝１５９．２、Ｐｓ
＝４．２７７である。
Ｗ、およびＤＣ入力電圧３８〜７２Ｖにおいて、前記等
式に代入して得られた計算結果を表１〜３に示す。ただ
し、Ｖｔａｐ＝７９．６、Ｖｆｅｔ＝１５９．２、Ｐｓ
＝４．２７７である。
【表１】
【表２】
【表３】
【００４３】ここで、表１〜３において重要となる値の
幾つかをグラフ化し、図１３〜１６に示す。図１３にお
いて、カーブ９５は、１次側のＦＥＴスイッチ３４、３
５の計算上のデューティサイクルであり、リニアに変化
することを示している。図１４において、カーブ９６
は、計算上の効率であり、入力電圧の増加と共に上昇す
ることを示している。図１５において、カーブ９７は、
ＦＥＴスイッチ３４、３５の全消費電力を示している。
図１６において、カーブ９８は、入力電圧を関数とした
クランプキャパシタ電圧を示している。
幾つかをグラフ化し、図１３〜１６に示す。図１３にお
いて、カーブ９５は、１次側のＦＥＴスイッチ３４、３
５の計算上のデューティサイクルであり、リニアに変化
することを示している。図１４において、カーブ９６
は、計算上の効率であり、入力電圧の増加と共に上昇す
ることを示している。図１５において、カーブ９７は、
ＦＥＴスイッチ３４、３５の全消費電力を示している。
図１６において、カーブ９８は、入力電圧を関数とした
クランプキャパシタ電圧を示している。
【００４４】ところで、上述の、等式および表によって
表された内容は、ブーストモード動作に関するものであ
る。すなわち、これは、デューティサイクルの一部にお
いて、ＦＥＴ３４および３５が同時に導通している時の
ものである。
表された内容は、ブーストモード動作に関するものであ
る。すなわち、これは、デューティサイクルの一部にお
いて、ＦＥＴ３４および３５が同時に導通している時の
ものである。
【００４５】これに対し、バックモードと呼ばれる第２
の動作モードがある。これによれば、各半サイクルの一
部において、ＦＥＴ３４および３５が同時にオフ状態と
なり、さらに該各半サイクルの残りの部分において、こ
れらＦＥＴ３４、３５の１つが交互にオン状態となる。
そして、この場合、出力電圧はブーストモードの最小電
圧値以下に保持される。しかしながら、このバックモー
ド動作によれば、入力電圧が最初に印加された時に発生
するインラッシュ電流を制限する必要がある。さらに、
ＦＥＴ３４または３５の１つがオン状態になる時、クラ
ンプ回路は続けて動作し、エネルギーはランプキャパシ
タ４３から出力へ転送される。
の動作モードがある。これによれば、各半サイクルの一
部において、ＦＥＴ３４および３５が同時にオフ状態と
なり、さらに該各半サイクルの残りの部分において、こ
れらＦＥＴ３４、３５の１つが交互にオン状態となる。
そして、この場合、出力電圧はブーストモードの最小電
圧値以下に保持される。しかしながら、このバックモー
ド動作によれば、入力電圧が最初に印加された時に発生
するインラッシュ電流を制限する必要がある。さらに、
ＦＥＴ３４または３５の１つがオン状態になる時、クラ
ンプ回路は続けて動作し、エネルギーはランプキャパシ
タ４３から出力へ転送される。
【００４６】また、出力電圧が低い場合に設けられる第
３の動作モードなるモードがある。これによれば、クラ
ンプキャパシタ電圧は、出力電圧と同一になり、該出力
電圧の半分というものでない。すなわち、これは２次セ
ンタータップ５７に流れ込むクランプ回路電流によるも
のである。さらに、この第３の動作モードによれば、そ
のクランプ電流量は、２次巻線２３を介してもたらされ
る入力インダクタ電流の２倍以上となるので、トランス
内では、その全巻線は０Ｖにクランプされる。これによ
り、ＦＥＴスイッチ３４、３５がバックモード動作を受
けている時でも、ブーストモードの動作形態を採ること
ができる。しかしながら、出力電圧およびクランプキャ
パシタ電圧は、入力電圧より低くなることはない。
３の動作モードなるモードがある。これによれば、クラ
ンプキャパシタ電圧は、出力電圧と同一になり、該出力
電圧の半分というものでない。すなわち、これは２次セ
ンタータップ５７に流れ込むクランプ回路電流によるも
のである。さらに、この第３の動作モードによれば、そ
のクランプ電流量は、２次巻線２３を介してもたらされ
る入力インダクタ電流の２倍以上となるので、トランス
内では、その全巻線は０Ｖにクランプされる。これによ
り、ＦＥＴスイッチ３４、３５がバックモード動作を受
けている時でも、ブーストモードの動作形態を採ること
ができる。しかしながら、出力電圧およびクランプキャ
パシタ電圧は、入力電圧より低くなることはない。
【００４７】次に、図１に示された発明を実施可能に具
体化した回路の部材リストを記す。
体化した回路の部材リストを記す。
【００４８】ここで、１次側回路と２次側回路が、２箇
所において結合されていることに注意を要する。すなわ
ち、一点は共通グラウンド２５であり、もう一点は様々
な方法によって２次回路に印加されるクランプ電圧であ
る。そして、これはクランプキャパシタ４３に貯えられ
ているエネルギーを出力側へフィードバックする為に必
要であり、本回路の最大の長所となっている。すなわ
ち、本回路は、非常に低損失であり、それは図１７に示
す標準クランプ回路の僅か１０％である。その理由は、
図１７の回路において、クランプキャパシタ４３は１次
側へ戻るように結合されているので、クランプ抵抗４７
での電力消費量が多いということである。
所において結合されていることに注意を要する。すなわ
ち、一点は共通グラウンド２５であり、もう一点は様々
な方法によって２次回路に印加されるクランプ電圧であ
る。そして、これはクランプキャパシタ４３に貯えられ
ているエネルギーを出力側へフィードバックする為に必
要であり、本回路の最大の長所となっている。すなわ
ち、本回路は、非常に低損失であり、それは図１７に示
す標準クランプ回路の僅か１０％である。その理由は、
図１７の回路において、クランプキャパシタ４３は１次
側へ戻るように結合されているので、クランプ抵抗４７
での電力消費量が多いということである。
【００４９】しかしながら、本回路において、クランプ
キャパシタ４３は２次側へ接続されているので、これに
よって回路上の制約が生じる。すなわち、本回路は、ト
ランスが使用されているにもかかわらず、１次回路と２
次回路とが絶縁されていない。これに対応するために、
スイッチ３４として平列に４個、スイッチ３５として平
列に４個、計８個のＦＥＴスイッチが使用され、１４０
０Ｗの出力容量を得ている。
キャパシタ４３は２次側へ接続されているので、これに
よって回路上の制約が生じる。すなわち、本回路は、ト
ランスが使用されているにもかかわらず、１次回路と２
次回路とが絶縁されていない。これに対応するために、
スイッチ３４として平列に４個、スイッチ３５として平
列に４個、計８個のＦＥＴスイッチが使用され、１４０
０Ｗの出力容量を得ている。
【００５０】今回の開示は、前記の内容と同様に、追加
請求項に盛込まれた内容も含まれている。したがって、
上述したように、本発明はその好適な形態がある程度詳
細に説明されているが、この形態による今回の開示は、
単に一例としてなされたものである。さらに、構成およ
び組合せの細部の変更、部品の選定は、請求項に記載さ
れた発明の真意および範囲から免脱することなくなされ
る。
請求項に盛込まれた内容も含まれている。したがって、
上述したように、本発明はその好適な形態がある程度詳
細に説明されているが、この形態による今回の開示は、
単に一例としてなされたものである。さらに、構成およ
び組合せの細部の変更、部品の選定は、請求項に記載さ
れた発明の真意および範囲から免脱することなくなされ
る。
【図１】この発明の一実施形態による低損失型のクラン
プ回路を示す回路図である。
プ回路を示す回路図である。
【図２】図１に変更を加えた回路図である。
【図３】スイッチ３４、３５の両端電圧を示す波形図で
ある。
ある。
【図４】スイッチ３４、３５を介して流れる１次巻線２
２の電流を示す波形図である。
２の電流を示す波形図である。
【図５】２次巻線２３の電圧を示す波形図である。
【図６】２次巻線２３の電流を示す波形図である。
【図７】２次側センタータップ５７を流れる電流を示す
波形図である。
波形図である。
【図８】クランプダイオード４４、４５を流れる電流を
示す波形図である。
示す波形図である。
【図９】スイッチ３４、３５における制御回路のゲート
ドライブ波形を示す波形図である。
ドライブ波形を示す波形図である。
【図１０】入力チョーク３２の電流を示す波形図、およ
び１次側センタータップ２４の電圧を示す波形図であ
る。
び１次側センタータップ２４の電圧を示す波形図であ
る。
【図１１】この発明の第２の実施形態による低損失型の
クランプ回路を示す回路図である。
クランプ回路を示す回路図である。
【図１２】この発明の第３の実施形態による低損失型の
クランプ回路を示す回路図である。
クランプ回路を示す回路図である。
【図１３】ＦＥＴスイッチ３４、３５のデューティサイ
クルＤを示すグラフである。
クルＤを示すグラフである。
【図１４】入力電圧を関数として計算された効率を示す
グラフである。
グラフである。
【図１５】ＦＥＴスイッチ３４、３５の全電力消費量を
示すグラフである。
示すグラフである。
【図１６】入力電力を関数としたクランプキャパシタ電
圧を示すグラフである。
圧を示すグラフである。
【図１７】従来のエネルギーを浪費するクランプ回路の
一例を示す回路図である。
一例を示す回路図である。
２１……トランス、 ２２……１次巻線、 ２３…
…２次巻線、２４……１次巻線センタータップ、 ２
５……共通グラウンド、２９、３１……キャパシタ、
３２、５４……インダクタ、３４、３５……半導体ス
イッチ、４２、５２、６２、８２、９２……クランプ回
路、４３……クランプキャパシタ、 ４４、４５……
クランプダイオード、４６……クランプ接合点、 ５
５……クランプ抵抗、５６……保護ダイオード、 ５
７……２次巻線センタータップ、８３、８４……２次側
タップ、 ９０……補助巻線、９１……ブリッジ整流
器
…２次巻線、２４……１次巻線センタータップ、 ２
５……共通グラウンド、２９、３１……キャパシタ、
３２、５４……インダクタ、３４、３５……半導体ス
イッチ、４２、５２、６２、８２、９２……クランプ回
路、４３……クランプキャパシタ、 ４４、４５……
クランプダイオード、４６……クランプ接合点、 ５
５……クランプ抵抗、５６……保護ダイオード、 ５
７……２次巻線センタータップ、８３、８４……２次側
タップ、 ９０……補助巻線、９１……ブリッジ整流
器
Claims (15)
- 【請求項１】 ２次回路に設けられた２次巻線と、ＤＣ
電圧入力によって回路グラウンドとの間で励起可能なセ
ンタータップを備えた１次巻線とを有するトランスと、 ＤＣ出力電圧を供給する為に前記２次巻線と前記回路グ
ラウンドとに接続された整流器と、 入力電極および出力電極と、制御回路に接続された制御
電極とを有する一対の半導体スイッチと、 を備え、前記１次巻線の両端は、各々の前記半導体スイ
ッチを介して前記回路グラウンドに接続されるＤＣ−Ｄ
Ｃコンバータに用いられる低損失クランプ回路におい
て、 前記半導体スイッチに接続された前記１次巻線の両端に
設けられ、クランプ接合点において陰極同志が接続され
た一対のダイオードと、 前記クランプ接合点と前記回路グラウンドとの間に接続
されたクランプキャパシタと、 前記クランプキャパシタから前記２次回路へエネルギー
を返す為、前記クランプ接合点に接続されたエネルギー
返還手段と、 を具備することを特徴とする低損失クランプ回路。 - 【請求項２】 前記１次巻線および前記２次巻線の１つ
と回路的に結びついたエネルギー貯蔵手段を具備するこ
とを特徴とする請求項１記載のクランプ回路。 - 【請求項３】 前記エネルギー貯蔵手段は、ＤＣ入力電
圧と並列に設けられたキャパシタを具備することを特徴
とする請求項２記載のクランプ回路。 - 【請求項４】 前記エネルギー貯蔵手段は、ＤＣ入力電
圧と直列に設けられたインダクタンスを具備することを
特徴とする請求項２記載のクランプ回路。 - 【請求項５】 前記エネルギー貯蔵手段は、入力電圧の
フィルタをなすように接続されていることを特徴とする
請求項２記載のクランプ回路。 - 【請求項６】 前記エネルギー貯蔵手段は、前記２次巻
線の負荷をなすように接続されていることを特徴とする
請求項２記載のクランプ回路。 - 【請求項７】 前記エネルギー貯蔵手段は、事実上、前
記２次巻線と並列に接続されているキャパシタであるこ
とを特徴とする請求項２記載のクランプ回路。 - 【請求項８】 前記エネルギー返還手段において、クラ
ンプインピーダンスを含むことを特徴とする請求項１記
載のクランプ回路。 - 【請求項９】 前記クランプインピーダンスの両端に接
続されるとともに、陰極が前記クランプ接合点に接続さ
れたクランプダイオードを具備することを特徴とする請
求項８記載のクランプ回路。 - 【請求項１０】 前記２次巻線はセンタータップを有
し、かつクランプインピーダンスは該２次センタータッ
プに接点を有することを特徴とする請求項１記載のクラ
ンプ回路。 - 【請求項１１】 前記エネルギー返還手段は、正の出力
電圧端子に接続されていることを特徴とする請求項１記
載のクランプ回路。 - 【請求項１２】 前記エネルギー返還手段は、前記２次
巻線上において対称的に間隔を置いて設けられたタップ
に接続されていることを特徴とする請求項１記載のクラ
ンプ回路。 - 【請求項１３】 前記クランプ抵抗は、別々のダイオー
ドを介して前記の対称的に間隔に置いて設けられたタッ
プに接続されていることを特徴とする請求項１２記載の
クランプ回路。 - 【請求項１４】 前記トランスに補助巻線を備え、前記
エネルギー返還手段は該補助巻線の出力に接続されてい
ることを特徴とする請求項１記載のクランプ回路。 - 【請求項１５】 前記補助巻線の出力に接続された補助
整流器を有し、該補助整流器は前記エネルギー返還手段
に接続されていることを特徴とする請求項１４記載のク
ランプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US294,440 | 1994-08-23 | ||
| US08/294,440 US5488554A (en) | 1994-08-23 | 1994-08-23 | Low-loss clamp circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888969A true JPH0888969A (ja) | 1996-04-02 |
Family
ID=23133433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7202611A Withdrawn JPH0888969A (ja) | 1994-08-23 | 1995-08-08 | 低損失クランプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5488554A (ja) |
| EP (1) | EP0698961A3 (ja) |
| JP (1) | JPH0888969A (ja) |
| CA (1) | CA2146921A1 (ja) |
Cited By (1)
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- 1994-08-23 US US08/294,440 patent/US5488554A/en not_active Expired - Fee Related
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1995
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- 1995-08-08 JP JP7202611A patent/JPH0888969A/ja not_active Withdrawn
- 1995-08-17 EP EP95401904A patent/EP0698961A3/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |