JPH0798614A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH0798614A JPH0798614A JP5242507A JP24250793A JPH0798614A JP H0798614 A JPH0798614 A JP H0798614A JP 5242507 A JP5242507 A JP 5242507A JP 24250793 A JP24250793 A JP 24250793A JP H0798614 A JPH0798614 A JP H0798614A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】
【目的】素子特性のばらつきに影響されず、かつ電源電
圧にも依存せずに、常に安定して動作する基準電圧発生
回路を提供するを目的とする。 【構成】２個のＮＰＮトランジスタ18、19、３個の抵抗
13、14、15、演算増幅回路16及び起動回路20から構成さ
れており、起動回路20は、電源投入後に基準電圧Ｖref
の値が何等かの原因、例えば演算増幅回路16のオフセッ
トの存在やノイズ等の混入により、接地電圧となってい
る場合に、上記抵抗13と14の直列接続点の電位を電源電
圧ＶDDに近い所定の電圧に設定する機能を持つ。
圧にも依存せずに、常に安定して動作する基準電圧発生
回路を提供するを目的とする。 【構成】２個のＮＰＮトランジスタ18、19、３個の抵抗
13、14、15、演算増幅回路16及び起動回路20から構成さ
れており、起動回路20は、電源投入後に基準電圧Ｖref
の値が何等かの原因、例えば演算増幅回路16のオフセッ
トの存在やノイズ等の混入により、接地電圧となってい
る場合に、上記抵抗13と14の直列接続点の電位を電源電
圧ＶDDに近い所定の電圧に設定する機能を持つ。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
内蔵される基準電圧発生回路に係り、回路動作が素子特
性やノイズに影響されない基準電圧発生回路に関する。
内蔵される基準電圧発生回路に係り、回路動作が素子特
性やノイズに影響されない基準電圧発生回路に関する。
【０００２】
【従来の技術】半導体集積回路装置に内蔵される基準電
圧発生回路として、従来では図１３やは図１４に示すよ
うなものが知られている。図１３の基準電圧発生回路
は、２個のＰＮＰトランジスタ11、12、３個の抵抗13、
14、15及び演算増幅回路16によって構成されている。こ
の回路では２個のＰＮＰトランジスタ11、12に流れる電
流の値を異ならせ、それぞれの電流によって抵抗14、15
に電圧降下を生じさせ、両降下電圧を演算増幅回路16の
非反転入力端子及び反転入力端子に供給すると共に、演
算増幅回路16の出力端子の電圧を上記ＰＮＰトランジス
タ11、12の各ベースに供給することによって負帰還をか
けている。その結果、上記抵抗13、14、15の値をＲ１、
Ｒ２、Ｒ３、トランジスタのベース・エミッタ間電圧を
ＶBE、電源電圧をＶDD、温度電圧をＶT （ｋＴ／ｑ＝0.
0259Ｖ）とすると、 Ｖref ＝ＶDD−｛ＶBE＋（Ｒ２／Ｒ１）ＶT ln（Ｒ２／Ｒ３）｝…１ で表される一定値の基準電圧Ｖref が演算増幅回路の出
力端子に得られる。
圧発生回路として、従来では図１３やは図１４に示すよ
うなものが知られている。図１３の基準電圧発生回路
は、２個のＰＮＰトランジスタ11、12、３個の抵抗13、
14、15及び演算増幅回路16によって構成されている。こ
の回路では２個のＰＮＰトランジスタ11、12に流れる電
流の値を異ならせ、それぞれの電流によって抵抗14、15
に電圧降下を生じさせ、両降下電圧を演算増幅回路16の
非反転入力端子及び反転入力端子に供給すると共に、演
算増幅回路16の出力端子の電圧を上記ＰＮＰトランジス
タ11、12の各ベースに供給することによって負帰還をか
けている。その結果、上記抵抗13、14、15の値をＲ１、
Ｒ２、Ｒ３、トランジスタのベース・エミッタ間電圧を
ＶBE、電源電圧をＶDD、温度電圧をＶT （ｋＴ／ｑ＝0.
0259Ｖ）とすると、 Ｖref ＝ＶDD−｛ＶBE＋（Ｒ２／Ｒ１）ＶT ln（Ｒ２／Ｒ３）｝…１ で表される一定値の基準電圧Ｖref が演算増幅回路の出
力端子に得られる。
【０００３】一方、図１４の基準電圧発生回路は、図１
３中のＰＮＰトランジスタ11、12の代わりにＮＰＮトラ
ンジスタ17、18を用い、かつ電源電圧ＶDDと接地電圧と
の接続関係を図１３とは逆にした構成にされている。な
お、図１３と対応する箇所には同じ符号を付している。
３中のＰＮＰトランジスタ11、12の代わりにＮＰＮトラ
ンジスタ17、18を用い、かつ電源電圧ＶDDと接地電圧と
の接続関係を図１３とは逆にした構成にされている。な
お、図１３と対応する箇所には同じ符号を付している。
【０００４】この場合も、２個のＮＰＮトランジスタ1
7、18に流れる電流の値を異ならせ、それぞれの電流に
よって抵抗14、15に電圧降下を生じさせ、両降下電圧を
演算増幅回路16の非反転入力端子及び反転入力端子に供
給すると共に、演算増幅回路16の出力端子の電圧をＮＰ
Ｎトランジスタ17、18の各ベースに供給することによっ
て負帰還をかけ、一定値の基準電圧Ｖref を演算増幅回
路16の出力端子に得るようにしている。
7、18に流れる電流の値を異ならせ、それぞれの電流に
よって抵抗14、15に電圧降下を生じさせ、両降下電圧を
演算増幅回路16の非反転入力端子及び反転入力端子に供
給すると共に、演算増幅回路16の出力端子の電圧をＮＰ
Ｎトランジスタ17、18の各ベースに供給することによっ
て負帰還をかけ、一定値の基準電圧Ｖref を演算増幅回
路16の出力端子に得るようにしている。
【０００５】
【発明が解決しようとする課題】ところで、上記両従来
回路は原理的には動作するが、実際の回路では製造上の
素子特性のばらつき等の原因により、演算増幅回路には
入力オフセットが生じることは周知である。そして、図
１３の従来回路では、演算増幅回路の非反転入力端子の
入力電圧Ｖin＋と反転入力端子の入力電圧Ｖin−との間
にＶin＋＞Ｖin−なる関係のようなオフセットが生じた
場合、基準電圧Ｖref として正常な値と電源電圧の２つ
の安定点を持ち、図１４の従来回路ではＶin＋＜Ｖin−
なる関係のようなオフセットが生じた場合、基準電圧Ｖ
ref として正常な値と接地電圧の２つの安定点を持って
しまう。
回路は原理的には動作するが、実際の回路では製造上の
素子特性のばらつき等の原因により、演算増幅回路には
入力オフセットが生じることは周知である。そして、図
１３の従来回路では、演算増幅回路の非反転入力端子の
入力電圧Ｖin＋と反転入力端子の入力電圧Ｖin−との間
にＶin＋＞Ｖin−なる関係のようなオフセットが生じた
場合、基準電圧Ｖref として正常な値と電源電圧の２つ
の安定点を持ち、図１４の従来回路ではＶin＋＜Ｖin−
なる関係のようなオフセットが生じた場合、基準電圧Ｖ
ref として正常な値と接地電圧の２つの安定点を持って
しまう。
【０００６】すると、例えば図１４の従来回路で、電源
投入時にＶref の値が接地電圧の場合に、トランジスタ
17、18はカットオフしており、電流は流れず、回路が起
動しないためにＶref は接地電圧のままになってしま
う。また、正常動作中であっても、ノイズ等の混入によ
り、正常なＶref から接地電圧へと飛び、復帰しないと
いった現象が現れる欠点がある。このようなことは、図
１３の従来回路についても同様である。
投入時にＶref の値が接地電圧の場合に、トランジスタ
17、18はカットオフしており、電流は流れず、回路が起
動しないためにＶref は接地電圧のままになってしま
う。また、正常動作中であっても、ノイズ等の混入によ
り、正常なＶref から接地電圧へと飛び、復帰しないと
いった現象が現れる欠点がある。このようなことは、図
１３の従来回路についても同様である。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、素子特性のばらつきや
ノイズ等の混入にも影響されず、常に安定して動作する
基準電圧発生回路を提供することである。
されたものであり、その目的は、素子特性のばらつきや
ノイズ等の混入にも影響されず、常に安定して動作する
基準電圧発生回路を提供することである。
【０００８】
【課題を解決するための手段】この発明の基準電圧発生
回路は、それぞれのコレクタが第１の電位に接続され、
ベースどおしが接続された同一極性の第１、第２のバイ
ポーラトランジスタと、一端が上記第１のバイポーラト
ランジスタのエミッタに接続された第１の抵抗と、一端
が上記第１の抵抗の他端に接続され、他端が第２の電位
に接続された第２の抵抗と、一端が上記第２のバイポー
ラトランジスタのエミッタに接続され、他端が上記第２
の電位に接続された第３の抵抗と、非反転入力端子、反
転入力端子及び出力端子を有し、非反転入力端子が上記
第１、第２の抵抗の直列接続点に接続され、反転入力端
子が上記第３の抵抗の一端に接続され、出力端子が上記
第１、第２のバイポーラトランジスタのベース共通接続
点に接続され、出力端子から基準電圧を出力する演算増
幅回路と、上記演算増幅回路の出力端子から正常な基準
電圧が出力されない際に、上記演算増幅回路の非反転入
力端子の電位を反転入力端子の電位に比べて上記第１の
電位により近付けるように制御して正常な基準電圧を出
力させる起動手段とを具備したことを特徴とする。
回路は、それぞれのコレクタが第１の電位に接続され、
ベースどおしが接続された同一極性の第１、第２のバイ
ポーラトランジスタと、一端が上記第１のバイポーラト
ランジスタのエミッタに接続された第１の抵抗と、一端
が上記第１の抵抗の他端に接続され、他端が第２の電位
に接続された第２の抵抗と、一端が上記第２のバイポー
ラトランジスタのエミッタに接続され、他端が上記第２
の電位に接続された第３の抵抗と、非反転入力端子、反
転入力端子及び出力端子を有し、非反転入力端子が上記
第１、第２の抵抗の直列接続点に接続され、反転入力端
子が上記第３の抵抗の一端に接続され、出力端子が上記
第１、第２のバイポーラトランジスタのベース共通接続
点に接続され、出力端子から基準電圧を出力する演算増
幅回路と、上記演算増幅回路の出力端子から正常な基準
電圧が出力されない際に、上記演算増幅回路の非反転入
力端子の電位を反転入力端子の電位に比べて上記第１の
電位により近付けるように制御して正常な基準電圧を出
力させる起動手段とを具備したことを特徴とする。
【０００９】
【作用】電源投入後や、ノイズ等の混入により、演算増
幅回路の出力端子から正常な基準電圧が出力されない際
に、起動手段により演算増幅回路の非反転入力端子の電
位が反転入力端子の電位に比べて上記第１の電位により
近付くように制御され、これにより演算増幅回路がコン
パレータ的な動作をして正常な値の基準電圧が出力され
る。
幅回路の出力端子から正常な基準電圧が出力されない際
に、起動手段により演算増幅回路の非反転入力端子の電
位が反転入力端子の電位に比べて上記第１の電位により
近付くように制御され、これにより演算増幅回路がコン
パレータ的な動作をして正常な値の基準電圧が出力され
る。
【００１０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の基準電圧発生回路の第１
の基本回路の回路図であり、前記図１４に示す従来回路
にこの発明を実施したものである。従って、図１４と対
応する箇所には同じ符号を付して説明を行う。
り説明する。図１はこの発明の基準電圧発生回路の第１
の基本回路の回路図であり、前記図１４に示す従来回路
にこの発明を実施したものである。従って、図１４と対
応する箇所には同じ符号を付して説明を行う。
【００１１】この基準電圧発生回路には従来と同様に、
２個のＮＰＮトランジスタ18、19、３個の抵抗13、14、
15及び演算増幅回路16が設けられていると共に、新たに
起動回路20が追加されている。
２個のＮＰＮトランジスタ18、19、３個の抵抗13、14、
15及び演算増幅回路16が設けられていると共に、新たに
起動回路20が追加されている。
【００１２】すなわち、この基本回路では２個のＮＰＮ
トランジスタ18、19に流れる電流の値を異ならせ、それ
ぞれの電流によって抵抗14、15に電圧降下を生じさせ、
両降下電圧を演算増幅回路16の非反転入力端子（＋）及
び反転入力端子（−）に供給すると共に、演算増幅回路
16の出力端子の電圧を上記ＮＰＮトランジスタ18、１９
の各ベースに供給して負帰還をかけることによって、演
算増幅回路１６の出力端子に基準電圧Ｖref を得るよう
にしている。
トランジスタ18、19に流れる電流の値を異ならせ、それ
ぞれの電流によって抵抗14、15に電圧降下を生じさせ、
両降下電圧を演算増幅回路16の非反転入力端子（＋）及
び反転入力端子（−）に供給すると共に、演算増幅回路
16の出力端子の電圧を上記ＮＰＮトランジスタ18、１９
の各ベースに供給して負帰還をかけることによって、演
算増幅回路１６の出力端子に基準電圧Ｖref を得るよう
にしている。
【００１３】そして、上記起動回路20は、電源投入後に
基準電圧Ｖref の値が何等かの原因、例えば演算増幅回
路16のオフセットの存在やノイズ等の混入により、接地
電圧となっている場合に、上記抵抗13と14の直列接続点
であるａ点もしくはトランジスタ17のエミッタと抵抗13
との接続点であるｂ点の電位を電源電圧ＶDDに近い所定
の電圧に設定する機能を持つ。
基準電圧Ｖref の値が何等かの原因、例えば演算増幅回
路16のオフセットの存在やノイズ等の混入により、接地
電圧となっている場合に、上記抵抗13と14の直列接続点
であるａ点もしくはトランジスタ17のエミッタと抵抗13
との接続点であるｂ点の電位を電源電圧ＶDDに近い所定
の電圧に設定する機能を持つ。
【００１４】上記構成の基準電圧発生回路において、動
作開始時点で出力電圧Ｖref が接地電圧になっている場
合、トランジスタ17、18はカットオフするために電流は
流れず、上記ａ、ｂ点及びトランジスタ18のエミッタと
抵抗15との接続点であるｃ点はいずれも接地電圧になっ
てしまう。
作開始時点で出力電圧Ｖref が接地電圧になっている場
合、トランジスタ17、18はカットオフするために電流は
流れず、上記ａ、ｂ点及びトランジスタ18のエミッタと
抵抗15との接続点であるｃ点はいずれも接地電圧になっ
てしまう。
【００１５】このような場合に、起動回路20により接地
電圧となっているａ点もしくはｂ点が電源電圧ＶDDに近
い所定の電圧に設定される。これにより、抵抗14もしく
は抵抗13、14に電流が流れ、抵抗14に電圧降下が生じ
て、ａ点の電圧が上昇する。そして、このａ点の電圧が
ｃ点の電圧よりも演算増幅回路16のオフセット電圧を無
視できる程大きくなることで、演算増幅回路16がコンパ
レータ的な動作をし、演算増幅回路16の出力電圧は上昇
する。その結果、トランジスタ17、18にそれぞれベース
・エミッタ間電圧ＶBEが加わり、両トランジスタ17、18
に電流が流れ始める。そして、トランジスタ17、18と演
算増幅回路16とが負帰還動作することにより、最終的に
は所望する値の基準電圧Ｖref が得られるようになる。
電圧となっているａ点もしくはｂ点が電源電圧ＶDDに近
い所定の電圧に設定される。これにより、抵抗14もしく
は抵抗13、14に電流が流れ、抵抗14に電圧降下が生じ
て、ａ点の電圧が上昇する。そして、このａ点の電圧が
ｃ点の電圧よりも演算増幅回路16のオフセット電圧を無
視できる程大きくなることで、演算増幅回路16がコンパ
レータ的な動作をし、演算増幅回路16の出力電圧は上昇
する。その結果、トランジスタ17、18にそれぞれベース
・エミッタ間電圧ＶBEが加わり、両トランジスタ17、18
に電流が流れ始める。そして、トランジスタ17、18と演
算増幅回路16とが負帰還動作することにより、最終的に
は所望する値の基準電圧Ｖref が得られるようになる。
【００１６】次に上記図１を基本回路とする種々の実施
例について説明する。図２は上記図１の基本回路におけ
る起動回路20を具体化したこの発明の第１の実施例の構
成を示す回路図である。この実施例回路において、前記
起動回路20は定電流源21と抵抗22及びＮＰＮトランジス
タ23とから構成されている。すなわち、上記定電流源21
の一端は電源電圧ＶDDに接続されており、上記抵抗22は
この定電流源21の他端と接地電圧との間に接続されてい
る。また、上記トランジスタ23のコレクタは電源電圧Ｖ
DDに、ベースは上記定電流源21と抵抗22との直列接続点
であるｄ点にそれぞれ接続され、エミッタは前記ａ点に
接続されている。なお、トランジスタ23のエミッタは破
線で示すように前記ｂ点に接続してもよい。
例について説明する。図２は上記図１の基本回路におけ
る起動回路20を具体化したこの発明の第１の実施例の構
成を示す回路図である。この実施例回路において、前記
起動回路20は定電流源21と抵抗22及びＮＰＮトランジス
タ23とから構成されている。すなわち、上記定電流源21
の一端は電源電圧ＶDDに接続されており、上記抵抗22は
この定電流源21の他端と接地電圧との間に接続されてい
る。また、上記トランジスタ23のコレクタは電源電圧Ｖ
DDに、ベースは上記定電流源21と抵抗22との直列接続点
であるｄ点にそれぞれ接続され、エミッタは前記ａ点に
接続されている。なお、トランジスタ23のエミッタは破
線で示すように前記ｂ点に接続してもよい。
【００１７】上記のように構成された起動回路20では、
電源投入後にｄ点の電圧がトランジスタ23のベース・エ
ミッタ間電圧ＶBE以上の所定のバイアス電圧に設定され
る。これは、抵抗22の抵抗値と定電流源21の電流値を設
定することで実現される。そして、電源投入後にａ点の
電圧が接地電圧になった場合、ベースに上記バイアス電
圧が供給されているトランジスタ23がオンし、前記のよ
うな電流が抵抗14に流れ、この抵抗14に前記のような電
圧降下が生じる。この後は、前記のような動作によって
基準電圧Ｖref が出力される。
電源投入後にｄ点の電圧がトランジスタ23のベース・エ
ミッタ間電圧ＶBE以上の所定のバイアス電圧に設定され
る。これは、抵抗22の抵抗値と定電流源21の電流値を設
定することで実現される。そして、電源投入後にａ点の
電圧が接地電圧になった場合、ベースに上記バイアス電
圧が供給されているトランジスタ23がオンし、前記のよ
うな電流が抵抗14に流れ、この抵抗14に前記のような電
圧降下が生じる。この後は、前記のような動作によって
基準電圧Ｖref が出力される。
【００１８】基準電圧Ｖref が安定に出力されるように
なると、ａ点の電圧は接地電圧よりも高くなり、トラン
ジスタ23には十分なベース・エミッタ間電圧が加わらな
くなり、このトランジスタ23はカットオフし、トランジ
スタ23には電流が流れなくなるのでトランジスタ17に流
れる電流に影響を与えない。
なると、ａ点の電圧は接地電圧よりも高くなり、トラン
ジスタ23には十分なベース・エミッタ間電圧が加わらな
くなり、このトランジスタ23はカットオフし、トランジ
スタ23には電流が流れなくなるのでトランジスタ17に流
れる電流に影響を与えない。
【００１９】なお、上記トランジスタ23がカットオフし
た後でも定電流源21には電流が流れ続ける。この電流
は、この基準電圧発生回路が内蔵されている集積回路に
電源電圧が与えられている限り消費される。従って、集
積回路に電源電圧は与えられているが、基準電圧を発生
する必要が無い時は、この起動回路20における消費電流
を０にすれば低消費電流化を効果的に図ることができ
る。そのためには、定電流源21の電流経路に直列にパワ
ーダウン制御信号により導通制御されるスイッチ回路を
挿入し、基準電圧を発生する必要がある時にのみ、この
スイッチ回路を導通させて起動回路30が動作するように
構成すれば良い。
た後でも定電流源21には電流が流れ続ける。この電流
は、この基準電圧発生回路が内蔵されている集積回路に
電源電圧が与えられている限り消費される。従って、集
積回路に電源電圧は与えられているが、基準電圧を発生
する必要が無い時は、この起動回路20における消費電流
を０にすれば低消費電流化を効果的に図ることができ
る。そのためには、定電流源21の電流経路に直列にパワ
ーダウン制御信号により導通制御されるスイッチ回路を
挿入し、基準電圧を発生する必要がある時にのみ、この
スイッチ回路を導通させて起動回路30が動作するように
構成すれば良い。
【００２０】図３は上記図１の基本回路における起動回
路20を具体化したこの発明の第２の実施例の構成を示す
回路図である。この実施例回路では、図２の実施例回路
中の定電流源21の代わりに抵抗24を用いるようにしたも
のである。この場合、前記ｄ点に発生するバイアス電圧
の値は２個の抵抗24、22の抵抗比と電源電圧ＶDDの値に
応じて設定される。
路20を具体化したこの発明の第２の実施例の構成を示す
回路図である。この実施例回路では、図２の実施例回路
中の定電流源21の代わりに抵抗24を用いるようにしたも
のである。この場合、前記ｄ点に発生するバイアス電圧
の値は２個の抵抗24、22の抵抗比と電源電圧ＶDDの値に
応じて設定される。
【００２１】図４は上記図１の基本回路における起動回
路20を具体化したこの発明の第３の実施例の構成を示す
回路図である。この実施例回路では、起動回路20として
電源電圧ＶDDと前記ａ点との間に接続された容量25が用
いられる。この場合も、破線で示すように容量25を前記
ｂ点に接続してもよい。
路20を具体化したこの発明の第３の実施例の構成を示す
回路図である。この実施例回路では、起動回路20として
電源電圧ＶDDと前記ａ点との間に接続された容量25が用
いられる。この場合も、破線で示すように容量25を前記
ｂ点に接続してもよい。
【００２２】この実施回路では、動作開始時点でａ点が
接地電圧になると、容量25による容量結合によりａ点の
電圧が接地電圧以上に上昇する。この後は前記と同様に
ａ点の電圧がｃ点の電圧よりも演算増幅回路16のオフセ
ット電圧を無視できる程大きくなることで、演算増幅回
路16がコンパレータ的な動作をし、演算増幅回路16の出
力電圧が上昇し、その結果、トランジスタ17、18にそれ
ぞれベース・エミッタ間電圧ＶBEが加わり、両トランジ
スタ17、18に電流が流れ始め、トランジスタ17、18と演
算増幅回路16とが負帰還動作することにより、最終的に
は所望する値の基準電圧Ｖref が得られるようになる。
接地電圧になると、容量25による容量結合によりａ点の
電圧が接地電圧以上に上昇する。この後は前記と同様に
ａ点の電圧がｃ点の電圧よりも演算増幅回路16のオフセ
ット電圧を無視できる程大きくなることで、演算増幅回
路16がコンパレータ的な動作をし、演算増幅回路16の出
力電圧が上昇し、その結果、トランジスタ17、18にそれ
ぞれベース・エミッタ間電圧ＶBEが加わり、両トランジ
スタ17、18に電流が流れ始め、トランジスタ17、18と演
算増幅回路16とが負帰還動作することにより、最終的に
は所望する値の基準電圧Ｖref が得られるようになる。
【００２３】図５は上記図１の基本回路における起動回
路20を具体化したこの発明の第４の実施例の構成を示す
回路図である。この実施例回路では、前記図２の実施例
回路中のＮＰＮトランジスタ23の代わりにＮチャネルの
ＭＯＳトランジスタ26を用いるようにしたものである。
すなわち、このＭＯＳトランジスタ26のドレインは電源
電圧ＶDDに接続され、ソースは前記ａ点に接続されてい
る。なお、この場合、前記ＮＰＮトランジスタ23のベー
ス・エミッタ間電圧ＶBEに相当するものは、Ｎチャネル
のＭＯＳトランジスタ26の閾値電圧である。そして、こ
の場合も破線で示すように上記ＭＯＳトランジスタ26の
ソースを前記ｂ点に接続してもよい。
路20を具体化したこの発明の第４の実施例の構成を示す
回路図である。この実施例回路では、前記図２の実施例
回路中のＮＰＮトランジスタ23の代わりにＮチャネルの
ＭＯＳトランジスタ26を用いるようにしたものである。
すなわち、このＭＯＳトランジスタ26のドレインは電源
電圧ＶDDに接続され、ソースは前記ａ点に接続されてい
る。なお、この場合、前記ＮＰＮトランジスタ23のベー
ス・エミッタ間電圧ＶBEに相当するものは、Ｎチャネル
のＭＯＳトランジスタ26の閾値電圧である。そして、こ
の場合も破線で示すように上記ＭＯＳトランジスタ26の
ソースを前記ｂ点に接続してもよい。
【００２４】図６は上記図１の基本回路における起動回
路20を具体化したこの発明の第５の実施例の構成を示す
回路図である。この実施例回路では、前記図２の実施例
回路中のＮＰＮトランジスタ23の代わりにダイオード27
を用いるようにしたものである。なお、この場合、前記
ＮＰＮトランジスタ23のベース・エミッタ間電圧ＶBEに
相当するものは、ダイオード27の順方向降下電圧ＶF で
ある。そして、この場合も破線で示すように上記ダイオ
ード27のカソードを前記ｂ点に接続するようにしてもよ
い。
路20を具体化したこの発明の第５の実施例の構成を示す
回路図である。この実施例回路では、前記図２の実施例
回路中のＮＰＮトランジスタ23の代わりにダイオード27
を用いるようにしたものである。なお、この場合、前記
ＮＰＮトランジスタ23のベース・エミッタ間電圧ＶBEに
相当するものは、ダイオード27の順方向降下電圧ＶF で
ある。そして、この場合も破線で示すように上記ダイオ
ード27のカソードを前記ｂ点に接続するようにしてもよ
い。
【００２５】図７はこの発明の基準電圧発生回路の第２
の基本回路の回路図であり、前記図１３に示す従来回路
にこの発明を実施したものである。従って、図１３と対
応する箇所には同じ符号を付して説明を行う。
の基本回路の回路図であり、前記図１３に示す従来回路
にこの発明を実施したものである。従って、図１３と対
応する箇所には同じ符号を付して説明を行う。
【００２６】この基準電圧発生回路には従来と同様に２
個のＰＮＰトランジスタ11、12、３個の抵抗13、14、15
及び演算増幅回路16が設けられていると共に、新たに起
動回路30が追加されている。
個のＰＮＰトランジスタ11、12、３個の抵抗13、14、15
及び演算増幅回路16が設けられていると共に、新たに起
動回路30が追加されている。
【００２７】すなわち、この基本回路では２個のＰＮＰ
トランジスタ11、12に流れる電流の値を異ならせ、それ
ぞれの電流によって抵抗14、15に電圧降下を生じさせ、
両降下電圧を演算増幅回路16の非反転入力端子（＋）及
び反転入力端子（−）に供給すると共に、演算増幅回路
16の出力端子の電圧を上記ＰＮＰトランジスタ11、12の
各ベースに供給して負帰還をかけることによって、演算
増幅回路16の出力端子に基準電圧Ｖref を得るようにし
ている。
トランジスタ11、12に流れる電流の値を異ならせ、それ
ぞれの電流によって抵抗14、15に電圧降下を生じさせ、
両降下電圧を演算増幅回路16の非反転入力端子（＋）及
び反転入力端子（−）に供給すると共に、演算増幅回路
16の出力端子の電圧を上記ＰＮＰトランジスタ11、12の
各ベースに供給して負帰還をかけることによって、演算
増幅回路16の出力端子に基準電圧Ｖref を得るようにし
ている。
【００２８】そして、上記起動回路30は、電源投入後に
基準電圧Ｖref の値が何等かの原因、例えば演算増幅回
路16のオフセットの存在やノイズ等の混入により、電源
電圧ＶDDとなっている場合に、上記抵抗13と14の直列接
続点であるａ点もしくはトランジスタ11のエミッタと抵
抗13との接続点であるｂ点の電位を接地電圧に近い所定
の電圧に設定する機能を持つ。
基準電圧Ｖref の値が何等かの原因、例えば演算増幅回
路16のオフセットの存在やノイズ等の混入により、電源
電圧ＶDDとなっている場合に、上記抵抗13と14の直列接
続点であるａ点もしくはトランジスタ11のエミッタと抵
抗13との接続点であるｂ点の電位を接地電圧に近い所定
の電圧に設定する機能を持つ。
【００２９】上記構成の基準電圧発生回路において、動
作開始時点で出力電圧Ｖref が電源電圧になっている場
合、トランジスタ11、12はカットオフするために電流は
流れず、上記ａ、ｂ点及びトランジスタ12のエミッタと
抵抗15との接続点であるｃ点はいずれも電源電圧になっ
てしまう。
作開始時点で出力電圧Ｖref が電源電圧になっている場
合、トランジスタ11、12はカットオフするために電流は
流れず、上記ａ、ｂ点及びトランジスタ12のエミッタと
抵抗15との接続点であるｃ点はいずれも電源電圧になっ
てしまう。
【００３０】このような場合に、起動回路30により、電
源電圧となっているａ点もしくはｂ点が接地電圧に近い
所定の電圧に設定される。これにより、抵抗14にもしく
は抵抗13、14に直列に電流が流れ、抵抗14に電圧降下が
生じて、ａ点の電圧が降下する。そして、このａ点の電
圧がｃ点の電圧よりも演算増幅回路16のオフセット電圧
を無視できる程低くなることで、演算増幅回路16がコン
パレータ的な動作をし、演算増幅回路16の出力電圧は降
下する。その結果、トランジスタ11、12にそれぞれベー
ス・エミッタ間電圧ＶBEが加わり、両トランジスタ11、
12に電流が流れ始める。そして、トランジスタ11、12と
演算増幅回路16とが負帰還動作することにより、最終的
には所望する値の基準電圧Ｖref が得られるようにな
る。
源電圧となっているａ点もしくはｂ点が接地電圧に近い
所定の電圧に設定される。これにより、抵抗14にもしく
は抵抗13、14に直列に電流が流れ、抵抗14に電圧降下が
生じて、ａ点の電圧が降下する。そして、このａ点の電
圧がｃ点の電圧よりも演算増幅回路16のオフセット電圧
を無視できる程低くなることで、演算増幅回路16がコン
パレータ的な動作をし、演算増幅回路16の出力電圧は降
下する。その結果、トランジスタ11、12にそれぞれベー
ス・エミッタ間電圧ＶBEが加わり、両トランジスタ11、
12に電流が流れ始める。そして、トランジスタ11、12と
演算増幅回路16とが負帰還動作することにより、最終的
には所望する値の基準電圧Ｖref が得られるようにな
る。
【００３１】次に上記図７を基本回路とする種々の実施
例について説明する。図８は上記図７の基本回路におけ
る起動回路30を具体化したこの発明の第６の実施例の構
成を示す回路図である。この実施例回路において、前記
起動回路30は定電流源31と抵抗32及びＰＮＰトランジス
タ33とから構成されている。すなわち、上記定電流源31
の一端は接地電圧に接続されており、上記抵抗32はこの
定電流源31の他端と電源電圧ＶDDとの間に接続されてい
る。また、上記トランジスタ33のコレクタは接地電圧
に、ベースは上記定電流源31と抵抗32との直列接続点で
あるｄ点にそれぞれ接続され、エミッタは前記ａ点に接
続されている。なお、トランジスタ33のエミッタは破線
で示すように前記ｂ点に接続してもよい。
例について説明する。図８は上記図７の基本回路におけ
る起動回路30を具体化したこの発明の第６の実施例の構
成を示す回路図である。この実施例回路において、前記
起動回路30は定電流源31と抵抗32及びＰＮＰトランジス
タ33とから構成されている。すなわち、上記定電流源31
の一端は接地電圧に接続されており、上記抵抗32はこの
定電流源31の他端と電源電圧ＶDDとの間に接続されてい
る。また、上記トランジスタ33のコレクタは接地電圧
に、ベースは上記定電流源31と抵抗32との直列接続点で
あるｄ点にそれぞれ接続され、エミッタは前記ａ点に接
続されている。なお、トランジスタ33のエミッタは破線
で示すように前記ｂ点に接続してもよい。
【００３２】上記のように構成された起動回路30では、
電源投入後にｄ点の電圧がトランジスタ23のコレクタに
対してそのベース・エミッタ間電圧ＶBE以下となるよう
な所定のバイアス電圧に設定される。これは、抵抗32の
抵抗値と定電流源31の電流値を設定することで実現され
る。そして、電源投入後にａ点の電圧が電源電圧になっ
た場合、ベースに上記バイアス電圧が供給されているト
ランジスタ33がオンし、電流が抵抗14に流れ、この抵抗
14に電圧降下が生じる。この後は、前記のような動作に
よって基準電圧Ｖref が出力される。
電源投入後にｄ点の電圧がトランジスタ23のコレクタに
対してそのベース・エミッタ間電圧ＶBE以下となるよう
な所定のバイアス電圧に設定される。これは、抵抗32の
抵抗値と定電流源31の電流値を設定することで実現され
る。そして、電源投入後にａ点の電圧が電源電圧になっ
た場合、ベースに上記バイアス電圧が供給されているト
ランジスタ33がオンし、電流が抵抗14に流れ、この抵抗
14に電圧降下が生じる。この後は、前記のような動作に
よって基準電圧Ｖref が出力される。
【００３３】基準電圧Ｖref が安定に出力されるように
なると、ａ点の電圧は電源電圧ＶDDよりも低くなり、ト
ランジスタ33には十分なベース・エミッタ間電圧が加わ
らなくなり、このトランジスタ33はカットオフし、トラ
ンジスタ33には電流が流れなくなるのでトランジスタ11
に流れる電流に影響を与えない。
なると、ａ点の電圧は電源電圧ＶDDよりも低くなり、ト
ランジスタ33には十分なベース・エミッタ間電圧が加わ
らなくなり、このトランジスタ33はカットオフし、トラ
ンジスタ33には電流が流れなくなるのでトランジスタ11
に流れる電流に影響を与えない。
【００３４】なお、この実施例の場合も、トランジスタ
33がカットオフした後でも定電流源31には電流が流れ続
ける。従って、この実施例の場合にも、定電流源31の電
流経路に直列にパワーダウン制御信号により導通制御さ
れるスイッチ回路を挿入し、基準電圧を発生する必要が
ある時にのみ、このスイッチ回路を導通させて起動回路
30を動作させるように構成すれば、低集費電流化を図る
ことができる。
33がカットオフした後でも定電流源31には電流が流れ続
ける。従って、この実施例の場合にも、定電流源31の電
流経路に直列にパワーダウン制御信号により導通制御さ
れるスイッチ回路を挿入し、基準電圧を発生する必要が
ある時にのみ、このスイッチ回路を導通させて起動回路
30を動作させるように構成すれば、低集費電流化を図る
ことができる。
【００３５】図９は上記図７の基本回路における起動回
路30を具体化したこの発明の第７の実施例の構成を示す
回路図である。この実施例回路では、図８の実施例回路
中の定電流源31の代わりに抵抗34を用いるようにしたも
のである。
路30を具体化したこの発明の第７の実施例の構成を示す
回路図である。この実施例回路では、図８の実施例回路
中の定電流源31の代わりに抵抗34を用いるようにしたも
のである。
【００３６】図１０は上記図７の基本回路における起動
回路30を具体化したこの発明の第８の実施例の構成を示
す回路図である。この実施例回路では、起動回路30とし
て前記ａ点と接地電圧との間に接続された容量35が用い
られる。この場合も、破線で示すように容量35を前記ｂ
点に接続してもよい。
回路30を具体化したこの発明の第８の実施例の構成を示
す回路図である。この実施例回路では、起動回路30とし
て前記ａ点と接地電圧との間に接続された容量35が用い
られる。この場合も、破線で示すように容量35を前記ｂ
点に接続してもよい。
【００３７】この実施例回路では、動作開始時点でａ点
が電源電圧になると、容量35による容量結合によりａ点
の電圧が電源電圧以下に降下する。この後は前記と同様
にａ点の電圧がｃ点の電圧よりも演算増幅回路16のオフ
セット電圧を無視できる程低くなることで、演算増幅回
路16がコンパレータ的な動作をし、演算増幅回路16の出
力電圧が降下し、その結果、トランジスタ11、12にそれ
ぞれベース・エミッタ間電圧ＶBEが加わり、両トランジ
スタ11、12に電流が流れ始め、トランジスタ11、12と演
算増幅回路16とが負帰還動作することにより、最終的に
は所望する値の基準電圧Ｖref が出力されるようにな
る。
が電源電圧になると、容量35による容量結合によりａ点
の電圧が電源電圧以下に降下する。この後は前記と同様
にａ点の電圧がｃ点の電圧よりも演算増幅回路16のオフ
セット電圧を無視できる程低くなることで、演算増幅回
路16がコンパレータ的な動作をし、演算増幅回路16の出
力電圧が降下し、その結果、トランジスタ11、12にそれ
ぞれベース・エミッタ間電圧ＶBEが加わり、両トランジ
スタ11、12に電流が流れ始め、トランジスタ11、12と演
算増幅回路16とが負帰還動作することにより、最終的に
は所望する値の基準電圧Ｖref が出力されるようにな
る。
【００３８】図１１は上記図７の基本回路における起動
回路30を具体化したこの発明の第９の実施例の構成を示
す回路図である。この実施例回路では、前記図８の実施
例回路中のＰＮＰトランジスタ33の代わりにＰチャネル
のＭＯＳトランジスタ36を用いるようにしたものであ
る。すなわち、のＭＯＳトランジスタ36のドレインは接
地電圧に接続され、ソースはａ点に接続されている。な
お、この場合、前記ＰＮＰトランジスタ33のベース・エ
ミッタ間電圧ＶBEに相当するものは、ＰチャネルのＭＯ
Ｓトランジスタ36の閾値電圧である。そして、この場合
も破線で示すように上記ＭＯＳトランジスタ36のソース
を前記ｂ点に接続してもよい。
回路30を具体化したこの発明の第９の実施例の構成を示
す回路図である。この実施例回路では、前記図８の実施
例回路中のＰＮＰトランジスタ33の代わりにＰチャネル
のＭＯＳトランジスタ36を用いるようにしたものであ
る。すなわち、のＭＯＳトランジスタ36のドレインは接
地電圧に接続され、ソースはａ点に接続されている。な
お、この場合、前記ＰＮＰトランジスタ33のベース・エ
ミッタ間電圧ＶBEに相当するものは、ＰチャネルのＭＯ
Ｓトランジスタ36の閾値電圧である。そして、この場合
も破線で示すように上記ＭＯＳトランジスタ36のソース
を前記ｂ点に接続してもよい。
【００３９】図１２は上記図７の基本回路における起動
回路30を具体化したこの発明の第１０の実施例の構成を
示す回路図である。この実施例回路では、前記図９の実
施例回路中のＰＮＰトランジスタ33の代わりにダイオー
ド37を用いるようにしたものである。なお、この場合、
前記ＰＮＰトランジスタ33のベース・エミッタ間電圧Ｖ
BEに相当するものは、ダイオード37の順方向降下電圧Ｖ
F である。そして、この場合も破線で示すように上記ダ
イオード37のアノードを前記ｂ点に接続するようにして
もよい。
回路30を具体化したこの発明の第１０の実施例の構成を
示す回路図である。この実施例回路では、前記図９の実
施例回路中のＰＮＰトランジスタ33の代わりにダイオー
ド37を用いるようにしたものである。なお、この場合、
前記ＰＮＰトランジスタ33のベース・エミッタ間電圧Ｖ
BEに相当するものは、ダイオード37の順方向降下電圧Ｖ
F である。そして、この場合も破線で示すように上記ダ
イオード37のアノードを前記ｂ点に接続するようにして
もよい。
【００４０】
【発明の効果】以上説明したようにこの発明によれば、
素子特性のばらつきやノイズ等の混入にも影響されず、
常に安定して動作する基準電圧発生回路を提供すること
ができる。
素子特性のばらつきやノイズ等の混入にも影響されず、
常に安定して動作する基準電圧発生回路を提供すること
ができる。
【図１】この発明の基準電圧発生回路の第１の基本回路
の回路図。
の回路図。
【図２】この発明の第１の実施例の回路図。
【図３】この発明の第２の実施例の回路図。
【図４】この発明の第３の実施例の回路図。
【図５】この発明の第４の実施例の回路図。
【図６】この発明の第５の実施例の回路図。
【図７】この発明の基準電圧発生回路の第２の基本回路
の回路図。
の回路図。
【図８】この発明の第６の実施例の回路図。
【図９】この発明の第７の実施例の回路図。
【図１０】この発明の第８の実施例の回路図。
【図１１】この発明の第９の実施例の回路図。
【図１２】この発明の第１０の実施例の回路図。
【図１３】従来の回路図。
【図１４】従来の回路図。
11，12，23…ＮＰＮトランジスタ、13，14，15，22，2
4，32，34…抵抗、16…演算増幅回路、18，19，33…Ｐ
ＮＰトランジスタ、20，30…起動回路、21，31…定電流
源、25，35…容量、26…ＮチャネルのＭＯＳトランジス
タ、27，37…ダイオード、36…ＰチャネルのＭＯＳトラ
ンジスタ。
4，32，34…抵抗、16…演算増幅回路、18，19，33…Ｐ
ＮＰトランジスタ、20，30…起動回路、21，31…定電流
源、25，35…容量、26…ＮチャネルのＭＯＳトランジス
タ、27，37…ダイオード、36…ＰチャネルのＭＯＳトラ
ンジスタ。
Claims (8)
- 【請求項１】 それぞれのコレクタが第１の電位に接続
され、ベースどおしが接続された同一極性の第１、第２
のバイポーラトランジスタと、 一端が上記第１のバイポーラトランジスタのエミッタに
接続された第１の抵抗と、 一端が上記第１の抵抗の他端に接続され、他端が第２の
電位に接続された第２の抵抗と、 一端が上記第２のバイポーラトランジスタのエミッタに
接続され、他端が上記第２の電位に接続された第３の抵
抗と、 非反転入力端子、反転入力端子及び出力端子を有し、非
反転入力端子が上記第１、第２の抵抗の直列接続点に接
続され、反転入力端子が上記第３の抵抗の一端に接続さ
れ、出力端子が上記第１、第２のバイポーラトランジス
タのベース共通接続点に接続され、出力端子から基準電
圧を出力する演算増幅回路と、 上記演算増幅回路の出力端子から正常な基準電圧が出力
されない際に、上記演算増幅回路の非反転入力端子の電
位を反転入力端子の電位に比べて上記第１の電位により
近付けるように制御して正常な基準電圧を出力させる起
動手段とを具備したことを特徴とする基準電圧発生回
路。 - 【請求項２】 前記起動手段が、 コレクタが前記第１の電位に接続され、エミッタが前記
第１の抵抗の一端もしくは他端に接続され、前記第１、
第２のバイポーラトランジスタと同一極性の第３のバイ
ポーラトランジスタと、 上記第３のバイポーラトランジスタのベースに所定のバ
イアス電位を供給するバイアス電位発生手段とから構成
されている請求項１に記載の基準電圧発生回路。 - 【請求項３】 前記バイアス電位発生手段が、 前記第１の電位に一端が接続された電流源と、 一端が上記電流源の他端に接続され、他端が前記第２の
電位に接続された第４の抵抗とから構成され、 上記電流源と上記第４の抵抗の直列接続点から前記バイ
アス電位を発生するように構成されている請求項２に記
載の基準電圧発生回路。 - 【請求項４】 前記電流源が第５の抵抗で構成されてい
る請求項３に記載の基準電圧発生回路。 - 【請求項５】 前記起動手段が、 一端が前記第１の電位に接続され、他端が前記第１の抵
抗の一端もしくは他端に接続された容量で構成されてい
る請求項１に記載の基準電圧発生回路。 - 【請求項６】 前記起動手段が、 ドレインが前記第１の電位に接続され、ソースが前記第
１の抵抗の一端もしくは他端に接続されたＭＯＳトラン
ジスタと、 上記ＭＯＳトランジスタのゲートに所定のバイアス電位
を供給するバイアス電位発生手段とから構成されている
請求項１に記載の基準電圧発生回路。 - 【請求項７】 前記第１、第２のバイポーラトランジス
タのそれぞれがＮＰＮトランジスタであり、 前記起動手段が、 カソードが前記第１の抵抗の一端もしくは他端に接続さ
れたダイオードと、 上記ダイオードのアノードに所定のバイアス電位を供給
するバイアス電位発生手段とから構成されている請求項
１に記載の基準電圧発生回路。 - 【請求項８】 前記第１、第２のバイポーラトランジス
タのそれぞれがＰＮＰトランジスタであり、 前記起動手段が、 アノードが前記第１の抵抗の一端もしくは他端に接続さ
れたダイオードと、 上記ダイオードのカソードに所定のバイアス電位を供給
するバイアス電位発生手段とから構成されている請求項
１に記載の基準電圧発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24250793A JP3313475B2 (ja) | 1993-09-29 | 1993-09-29 | 基準電圧発生回路 |
| EP94114599A EP0645687A2 (en) | 1993-09-29 | 1994-09-16 | Reference voltage generation circuit |
| KR1019940024492A KR950010338A (ko) | 1993-09-29 | 1994-09-28 | 기준 전압 발생 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24250793A JP3313475B2 (ja) | 1993-09-29 | 1993-09-29 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0798614A true JPH0798614A (ja) | 1995-04-11 |
| JP3313475B2 JP3313475B2 (ja) | 2002-08-12 |
Family
ID=17090136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24250793A Expired - Fee Related JP3313475B2 (ja) | 1993-09-29 | 1993-09-29 | 基準電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0645687A2 (ja) |
| JP (1) | JP3313475B2 (ja) |
| KR (1) | KR950010338A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006031549B4 (de) * | 2006-07-07 | 2016-08-04 | Infineon Technologies Ag | Verfahren zum Betreiben einer Hochfahrschaltung für eine Bandabstandsreferenzschaltung, Verfahren zum Unterstützen des Hochfahrens einer Bandabstandsreferenzschaltung und elektronische Schaltung zur Durchführung der Verfahren |
-
1993
- 1993-09-29 JP JP24250793A patent/JP3313475B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-16 EP EP94114599A patent/EP0645687A2/en not_active Withdrawn
- 1994-09-28 KR KR1019940024492A patent/KR950010338A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0645687A2 (en) | 1995-03-29 |
| KR950010338A (ko) | 1995-04-28 |
| JP3313475B2 (ja) | 2002-08-12 |
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