JPH079875B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体装置（LSI）製造過程のホトリソグ
ラフイ工程におけるホトレジストのパターニングを微細
化できるようにした半導体装置の製造方法に関する。
ラフイ工程におけるホトレジストのパターニングを微細
化できるようにした半導体装置の製造方法に関する。
（従来の技術） LSI製造プロセスでの配線回路に用いるAl膜などのホト
リソグラフイ工程では、異方性イオンエツチング（RI
E）を用いてレジストのパターン形成を行う多層レジス
ト技術（RIE法）が検討されている（多層レジストを用
いた代表的なエツチングプロセスフローは、たとえば、
セミコンダクター・ワールドSemicon-ductor World 198
4,11 P64〜102がある）。
リソグラフイ工程では、異方性イオンエツチング（RI
E）を用いてレジストのパターン形成を行う多層レジス
ト技術（RIE法）が検討されている（多層レジストを用
いた代表的なエツチングプロセスフローは、たとえば、
セミコンダクター・ワールドSemicon-ductor World 198
4,11 P64〜102がある）。
従来のRIE法は第２図に示すように段差部分を有するAl
膜15上にウエハ表面の段差を平滑化するために、まず初
めに下層ポジレジスト16を１〜３μｍ程度形成し、Al膜
15の段差部分を平滑化する。
膜15上にウエハ表面の段差を平滑化するために、まず初
めに下層ポジレジスト16を１〜３μｍ程度形成し、Al膜
15の段差部分を平滑化する。
さらに、中間層としてたとえばSiO2を主成分とする膜17
を0.3〜0.5μｍ程度形成する。その際のSiO2膜内部に紫
外光を吸収する染料（たとえば、クマリン＃６（試薬
名））を含有させておく。最後に中間層17の上に0.5μ
ｍ程度のポジレジスト18を形成し、露光現像を施こし、
（ａ）図に示すようにマスクパターンを形成する。
を0.3〜0.5μｍ程度形成する。その際のSiO2膜内部に紫
外光を吸収する染料（たとえば、クマリン＃６（試薬
名））を含有させておく。最後に中間層17の上に0.5μ
ｍ程度のポジレジスト18を形成し、露光現像を施こし、
（ａ）図に示すようにマスクパターンを形成する。
この第２図（ａ）において、11は下地層、12,13は段差
を生ずるパターン（ポリシリコンなど）、14は配線層と
の中間絶縁膜（たとえばリンガラス）である。
を生ずるパターン（ポリシリコンなど）、14は配線層と
の中間絶縁膜（たとえばリンガラス）である。
次に、第２図（ｂ）に示すように、上層ポジレジスト18
をエツチングマスクとし、第１回目のCF4＋O2のRIEエツ
チングにより中間層17のSiO2にエツチングをほどこすこ
とにより、上層ポジレジスト18のパターンを中間層17に
転写する。
をエツチングマスクとし、第１回目のCF4＋O2のRIEエツ
チングにより中間層17のSiO2にエツチングをほどこすこ
とにより、上層ポジレジスト18のパターンを中間層17に
転写する。
さらに、第２図（ｃ）に示すように第２回目のArによる
RIEエツチングにおいて、中間層17のパターンをマスク
として下層ポジレジスト16にエツチングをほどこすこと
により、下層ポジレジスト16にパターンを転写する。そ
の際、上層ポジレジスト18は除去されるが、Arプラズマ
のRIEに対して耐性のある中間層17はエツチングされな
いため、中間層17のSiO2および直下の下層ポジレジスト
16がLSIのエツチングマスクとして形成される。
RIEエツチングにおいて、中間層17のパターンをマスク
として下層ポジレジスト16にエツチングをほどこすこと
により、下層ポジレジスト16にパターンを転写する。そ
の際、上層ポジレジスト18は除去されるが、Arプラズマ
のRIEに対して耐性のある中間層17はエツチングされな
いため、中間層17のSiO2および直下の下層ポジレジスト
16がLSIのエツチングマスクとして形成される。
このような多層レジストを用いたRIE法は単層レジスト
でAl膜15上に回路パターンをホトリソした際に生ずる問
題、つまり、Al膜15表面での露光に用いる光の反射によ
る影響を中間層17の内部に露光波長を吸収する染料を含
ませること、およびAl膜15が有する段差による影響を下
層ポジレジスト16を１〜３μｍの厚さに形成することに
より低減させることが可能となる。
でAl膜15上に回路パターンをホトリソした際に生ずる問
題、つまり、Al膜15表面での露光に用いる光の反射によ
る影響を中間層17の内部に露光波長を吸収する染料を含
ませること、およびAl膜15が有する段差による影響を下
層ポジレジスト16を１〜３μｍの厚さに形成することに
より低減させることが可能となる。
（発明が解決しようとする問題点） しかしながら、従来のRIE法は１回のホトリソ工程にお
いて、３種類の異なる膜によつて多層のレジストマクス
構造を形成し上層レジストを通常の露光現像後、２回の
RIE工程を必要とするために、工程が多くLSIの量産プロ
セスに対しては非常に複雑であり、適用する際の問題点
となつていた。
いて、３種類の異なる膜によつて多層のレジストマクス
構造を形成し上層レジストを通常の露光現像後、２回の
RIE工程を必要とするために、工程が多くLSIの量産プロ
セスに対しては非常に複雑であり、適用する際の問題点
となつていた。
この発明は、前記従来技術がもつている問題点のうち、
工程が長くて複雑であるという問題点について解決した
半導体装置の製造方法を提供するものである。
工程が長くて複雑であるという問題点について解決した
半導体装置の製造方法を提供するものである。
（問題点を解決するための手段） この発明は、かかる半導体装置の製造方法において、Al
膜エツチングでのエツチングガスに対し選択性が低くエ
ツチング速度の大きいレジスト材料を下層レジストとし
てウエハ上にコーテイングし、この次に上層に通常のポ
ジレジストをコーテイングしUV露光現像を施こして電極
パターン形成用のエツチングマスクを形成し、その後、
リアクテイブイオンエツチングプロセスによつて上層ポ
ジレジストパターンをエツチングマスクとして前記下層
レジスト層とAlなどの電極層のパターンを同一工程でエ
ツチングして微細な電極配線を形成するようにしたもの
である。
膜エツチングでのエツチングガスに対し選択性が低くエ
ツチング速度の大きいレジスト材料を下層レジストとし
てウエハ上にコーテイングし、この次に上層に通常のポ
ジレジストをコーテイングしUV露光現像を施こして電極
パターン形成用のエツチングマスクを形成し、その後、
リアクテイブイオンエツチングプロセスによつて上層ポ
ジレジストパターンをエツチングマスクとして前記下層
レジスト層とAlなどの電極層のパターンを同一工程でエ
ツチングして微細な電極配線を形成するようにしたもの
である。
（作用） この発明によれば、半導体装置の製造方法において、以
上のような工程を導入したので、UV露光によつて上層レ
ジストに回路パターンを形成した後、Al膜のRIEエツチ
ング時上述の上層レジスト膜をマスクとして下層レジス
ト膜とAl膜とが同一工程でエツチングされパターニング
を終了させ得るのである。
上のような工程を導入したので、UV露光によつて上層レ
ジストに回路パターンを形成した後、Al膜のRIEエツチ
ング時上述の上層レジスト膜をマスクとして下層レジス
ト膜とAl膜とが同一工程でエツチングされパターニング
を終了させ得るのである。
（実施例） 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図
（ｃ）はその一実施例の工程説明図であり、この第１図
（ａ）ないし第１図（ｃ）により、この発明による多層
レジスト技術を用いたホトリソグラフイ工程を順次説明
する。
て図面に基づき説明する。第１図（ａ）ないし第１図
（ｃ）はその一実施例の工程説明図であり、この第１図
（ａ）ないし第１図（ｃ）により、この発明による多層
レジスト技術を用いたホトリソグラフイ工程を順次説明
する。
また、第１図（ａ）において21は下地たとえばシリコン
基盤もしくは酸化シリコン膜、22,23は段差を生ずるパ
ターンとなるたとえばポリシリコンの膜である。24は配
線層との中間絶縁膜、たとえばリンガラスである。
基盤もしくは酸化シリコン膜、22,23は段差を生ずるパ
ターンとなるたとえばポリシリコンの膜である。24は配
線層との中間絶縁膜、たとえばリンガラスである。
この中間絶縁膜24上にAlの配線材料25を形成する。この
Alの配線材料25のパターニング工程では、その下地のポ
リシリコン22,23のパターンによつて大きな段差が形成
される。この段差を平滑化するために、ポリメチルメタ
アクリレート26（以下、PMMAレジストという）をコーテ
イングする。
Alの配線材料25のパターニング工程では、その下地のポ
リシリコン22,23のパターンによつて大きな段差が形成
される。この段差を平滑化するために、ポリメチルメタ
アクリレート26（以下、PMMAレジストという）をコーテ
イングする。
このPMMAレジスト26は吸光材を含ませたもので、具体的
なレジストとして、たとえば、東京応化工業社製OEBR-1
000（型名）がある。
なレジストとして、たとえば、東京応化工業社製OEBR-1
000（型名）がある。
次に、このPMMAレジスト26のベーク工程において、185
〜200℃程度の温度でベークを施こすのと同時にPMMAレ
ジスト26の感光領域である200〜260nmのDeep-UV光27の
照射を行なつてウエハ全面のPMMAレジスト26の光分解を
行なう。
〜200℃程度の温度でベークを施こすのと同時にPMMAレ
ジスト26の感光領域である200〜260nmのDeep-UV光27の
照射を行なつてウエハ全面のPMMAレジスト26の光分解を
行なう。
次に、第１図（ｂ）に示すように回路パターンの形成を
行なう、通常のポジレジスト28をPMMAレジスト26上にコ
ーテイングし、ベーキングを行なう。このコーテイング
に際し、上層のポジレジスト膜28は従来の多層レジスト
に用いられている0.5μｍ前後の膜厚に対し、さらに厚
く1.0μｍ以上の膜厚でコーテイングを行なう。
行なう、通常のポジレジスト28をPMMAレジスト26上にコ
ーテイングし、ベーキングを行なう。このコーテイング
に際し、上層のポジレジスト膜28は従来の多層レジスト
に用いられている0.5μｍ前後の膜厚に対し、さらに厚
く1.0μｍ以上の膜厚でコーテイングを行なう。
次に、UV光の露光機を用いて、上層のポジレジスト28の
パターンの露光、現像を実施しポストベークを行ない上
層のポジレジスト28をパターニングする。
パターンの露光、現像を実施しポストベークを行ない上
層のポジレジスト28をパターニングする。
このポストベークの工程では、ポツトプレート方式によ
り100〜130℃程度のベークを60〜90秒程度行なうが、第
１図（ｂ）に示すようにこのベーク工程において、300
〜360nmの波長を有するDeep-UV光29でウエハ全面を照射
し、回路パターンを形成している上層のポジレジスト28
のキユアを実施し、被エツチング膜であるAl膜25のRIE
エツチング時の選択比を高くする。
り100〜130℃程度のベークを60〜90秒程度行なうが、第
１図（ｂ）に示すようにこのベーク工程において、300
〜360nmの波長を有するDeep-UV光29でウエハ全面を照射
し、回路パターンを形成している上層のポジレジスト28
のキユアを実施し、被エツチング膜であるAl膜25のRIE
エツチング時の選択比を高くする。
上記プロセスによれば、第１図（ａ）に示す下層のPMMA
レジスト26のベーク時にDeep-UV露光27を施こしている
ため、光分解により下層のPMMAレジスト26の分子量が低
下しているので、上層のポジレジスト28との界面に生じ
てしまう二つのレジストの化合物であるインタレイヤ層
は最小限にすることが可能であり、第１図（ｂ）よりO2
プラズマの照射を30秒程度行なうことで除去が可能にな
る。
レジスト26のベーク時にDeep-UV露光27を施こしている
ため、光分解により下層のPMMAレジスト26の分子量が低
下しているので、上層のポジレジスト28との界面に生じ
てしまう二つのレジストの化合物であるインタレイヤ層
は最小限にすることが可能であり、第１図（ｂ）よりO2
プラズマの照射を30秒程度行なうことで除去が可能にな
る。
次に、上層のポジレジスト28であるポジレジストパター
ンをエツチングマスクとして、第１図（ｃ）のように、
Al膜25のRIEエツチングを施こすと、このRIEエツチング
が極めて方向性が高いため、上層のポジレジスト28をマ
スクとして、下層の光分解したPMMAレジスト26およびAl
膜25を方向性よくエツチングしてAl回路パターンを形成
することができる。
ンをエツチングマスクとして、第１図（ｃ）のように、
Al膜25のRIEエツチングを施こすと、このRIEエツチング
が極めて方向性が高いため、上層のポジレジスト28をマ
スクとして、下層の光分解したPMMAレジスト26およびAl
膜25を方向性よくエツチングしてAl回路パターンを形成
することができる。
このエツチングにおいて、各層のエツチングレートの比
膜べりは、同一エツチング時間に対し上層のポジレジス
ト28:2500Å,PMMAレジスト26:7000Å,Al-Si-Cu:8000Å
程度であり、レジスト膜厚構成として上層のポジレジス
ト28:PMMAレジスト26:Al膜厚の比を1.5:0.5:1程度に構
成することによつて微細パターンの電極配線を形成する
ことができる。
膜べりは、同一エツチング時間に対し上層のポジレジス
ト28:2500Å,PMMAレジスト26:7000Å,Al-Si-Cu:8000Å
程度であり、レジスト膜厚構成として上層のポジレジス
ト28:PMMAレジスト26:Al膜厚の比を1.5:0.5:1程度に構
成することによつて微細パターンの電極配線を形成する
ことができる。
（発明の効果） 以上詳細に説明したように、この発明は、下層のウエハ
表面の平滑化に用いるレジスト材料として特にAlのRIE
エツチングに対して極めて選択性の悪いエツチングレー
トの大きな材料を使用し、上層の回路パターンを転写す
るレジスト膜に通常のポジレジストを用い、UV露光によ
つて上層のレジストに回路パターンを形成した後、上述
のAl膜のRIEエツチング時、上層レジスト膜をマスクと
して下層のレジスト膜とAl膜とを同一工程でエツチング
してパターニングを終了させ得ることになり、従つて工
程が極めて簡素化されしかもAl層の微細パターン化も可
能であるなどの効果が得られるのである。
表面の平滑化に用いるレジスト材料として特にAlのRIE
エツチングに対して極めて選択性の悪いエツチングレー
トの大きな材料を使用し、上層の回路パターンを転写す
るレジスト膜に通常のポジレジストを用い、UV露光によ
つて上層のレジストに回路パターンを形成した後、上述
のAl膜のRIEエツチング時、上層レジスト膜をマスクと
して下層のレジスト膜とAl膜とを同一工程でエツチング
してパターニングを終了させ得ることになり、従つて工
程が極めて簡素化されしかもAl層の微細パターン化も可
能であるなどの効果が得られるのである。
第１図（ａ）ないし第１図（ｃ）はこの発明の半導体装
置の製造方法の一実施例の工程説明図、第２図（ａ）な
いし第２図（ｃ）は従来の半導体装置の製造方法の工程
説明図である。 21……下地、22,23……段差を生ずる回路パターン、24
……中間絶縁膜、25……Al膜、26……PMMAレジスト、2
7,29……Deep-UV光、28……上層のポジレジスト。
置の製造方法の一実施例の工程説明図、第２図（ａ）な
いし第２図（ｃ）は従来の半導体装置の製造方法の工程
説明図である。 21……下地、22,23……段差を生ずる回路パターン、24
……中間絶縁膜、25……Al膜、26……PMMAレジスト、2
7,29……Deep-UV光、28……上層のポジレジスト。
Claims (3)
- 【請求項１】下地上に被エッチング膜を形成する工程
と、 前記被エッチング膜上に、前記被エッチング膜に対しエ
ッチング時の選択性が低くエッチング速度の大きい下層
のレジストを形成する工程と、 前記下層のレジストをDeep−UVで露光する工程と、 前記下層のレジスト上に上層のレジストを形成する工程
と、 前記上層のレジストの所定部をUVで露光し、その後露光
部を現像し、上層のレジストパターンを形成する工程
と、 前記上層のレジストパターンをエッチングマスクとし
て、前記下層のレジストと前記被エッチング膜とを同時
にエッチングする工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】上記エッチング工程は、異方性イオンエッ
チングを用いることを特徴とする特許請求の範囲第１項
に記載の半導体装置の製造方法。 - 【請求項３】前記下層のレジストの材料は、ポリメチル
メタアクリレートからなり、前記被エッチング膜は、Al
の配線材料からなることを特徴とする特許請求の範囲第
１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205222A JPH079875B2 (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205222A JPH079875B2 (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266630A JPS6266630A (ja) | 1987-03-26 |
| JPH079875B2 true JPH079875B2 (ja) | 1995-02-01 |
Family
ID=16503431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205222A Expired - Lifetime JPH079875B2 (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079875B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151023A (ja) * | 1982-03-02 | 1983-09-08 | Nippon Telegr & Teleph Corp <Ntt> | 多層よりなるレジスト層の形成方法 |
| JPS5984427A (ja) * | 1982-11-04 | 1984-05-16 | Matsushita Electric Ind Co Ltd | パタ−ン形成方法 |
| JPS60161621A (ja) * | 1984-02-01 | 1985-08-23 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1985
- 1985-09-19 JP JP60205222A patent/JPH079875B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6266630A (ja) | 1987-03-26 |
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