JPH038338A - 多層配線構造の製造方法 - Google Patents
多層配線構造の製造方法Info
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- JPH038338A JPH038338A JP14497489A JP14497489A JPH038338A JP H038338 A JPH038338 A JP H038338A JP 14497489 A JP14497489 A JP 14497489A JP 14497489 A JP14497489 A JP 14497489A JP H038338 A JPH038338 A JP H038338A
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- insulating film
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は簡単な手法で平坦化が可能な多層配線構造の製
造方法に関する。
造方法に関する。
（ロ）従来の技術
半導体基板に接触する電極または配線をＳｉ力あるいは
５ｉ１Ｎａなどからなるパッシベーション用絶縁膜で覆
うとパッシベーション膜表面に段差が生ずる。このパッ
シベーション膜の上に第二層配線を形成するとき、段差
部で断線が生じやすいのでそれを防ぐために表面の平坦
化が必要となる。この平坦化の一つの方法としてパッシ
ベーション膜上にダミー膜としてレジストを被覆して表
面を平坦化したのち、ダミー膜とパッシベーション膜と
のエツチング速度がほぼ等しくなるエツチング条件を選
択して平坦を保ったままダミー膜を除去するエッチバッ
ク法が知られている（例えば、特開昭６２−９８６４６
号）。
５ｉ１Ｎａなどからなるパッシベーション用絶縁膜で覆
うとパッシベーション膜表面に段差が生ずる。このパッ
シベーション膜の上に第二層配線を形成するとき、段差
部で断線が生じやすいのでそれを防ぐために表面の平坦
化が必要となる。この平坦化の一つの方法としてパッシ
ベーション膜上にダミー膜としてレジストを被覆して表
面を平坦化したのち、ダミー膜とパッシベーション膜と
のエツチング速度がほぼ等しくなるエツチング条件を選
択して平坦を保ったままダミー膜を除去するエッチバッ
ク法が知られている（例えば、特開昭６２−９８６４６
号）。
（ハ）発明が解決しようとする課題
しかしながら、前記エッチバック法ではダミー膜のエツ
チング速度が非常に遅いので時間がかかる他、ＲＩＥ（
リアクティブ・イオン・エツチング）装置等の高価な装
置を必要とし、スルーブツトの低下と設備投資がコスト
を押し上げる欠点があった。
チング速度が非常に遅いので時間がかかる他、ＲＩＥ（
リアクティブ・イオン・エツチング）装置等の高価な装
置を必要とし、スルーブツトの低下と設備投資がコスト
を押し上げる欠点があった。
（ニ）課題を解決するための手段
本発明は上記従来の課題に鑑みてなされ、レジスト（６
）の膜厚が薄い部分だけが溶解するような光量で全面に
露光し、現像して層間絶縁膜（４）の凸部（５）を露出
した後、レジスト（６）をマスクとして眉間絶縁膜（４
）を平坦化するように選択エツチングを処すことにより
、簡単な手法で平坦化が可能な多層配線構造の製造方法
を提供するものである。
）の膜厚が薄い部分だけが溶解するような光量で全面に
露光し、現像して層間絶縁膜（４）の凸部（５）を露出
した後、レジスト（６）をマスクとして眉間絶縁膜（４
）を平坦化するように選択エツチングを処すことにより
、簡単な手法で平坦化が可能な多層配線構造の製造方法
を提供するものである。
（ホ）作用
本発明によれば、ＲＩＥの様な特別な装置を要せず、−
船釣なホトエツチング技術をそのまま転用できるので、
スループットを向上できる他、新たな設備投資が不要で
ある。
船釣なホトエツチング技術をそのまま転用できるので、
スループットを向上できる他、新たな設備投資が不要で
ある。
くべ）実施例
以下に本発明による方法の一実施例を第１図を用いて詳
細に説明する。
細に説明する。
先ず第１図Ａに示すように、トランジスタ等の形成が終
了した半導体基板（１）の表面にシリコン酸化膜（Ｓｉ
ｎｓ）等の絶縁膜（２）を介して膜厚数μのＡｌ又はＡ
ｆｆｉ−阻層を蒸着又はスパッタ法により堆積し、これ
をホトマスクを用いてバターニングすることにより第１
の配線層（３）を形成する。第１の配線層（３）は基板
（１）表面に形成した拡散層と絶縁膜（２）のフンタク
トホールを介して接触きれる。
了した半導体基板（１）の表面にシリコン酸化膜（Ｓｉ
ｎｓ）等の絶縁膜（２）を介して膜厚数μのＡｌ又はＡ
ｆｆｉ−阻層を蒸着又はスパッタ法により堆積し、これ
をホトマスクを用いてバターニングすることにより第１
の配線層（３）を形成する。第１の配線層（３）は基板
（１）表面に形成した拡散層と絶縁膜（２）のフンタク
トホールを介して接触きれる。
その後、ＣＶＤ法を利用して全面にＰＳＧ（リン・シリ
ケート・グラス）等から成る眉間絶縁膜（４）を第１の
配線層（３）を覆うように形成する。この段階で層間絶
縁膜（４）の表面は第１の配線層（３）の膜厚により不
可避的に段差が生じ、凸部（５）が形成される。
ケート・グラス）等から成る眉間絶縁膜（４）を第１の
配線層（３）を覆うように形成する。この段階で層間絶
縁膜（４）の表面は第１の配線層（３）の膜厚により不
可避的に段差が生じ、凸部（５）が形成される。
次に第１図Ｂに示すように、例えばＡＺ−１３５０（Ｓ
ＨＩＰＬＥＹ：商品名）等のポジ型レジストをスピンオ
ン塗布法により全面に塗布し、ベーキングしてレジスト
膜（６）を形成する。レジスト膜（６）は、スピンオン
塗布法の回転数と回転時間を制御することにより層間絶
縁膜（４）の凸部（５）では薄く、逆に低い部分では厚
く形成し、その表面が平坦面となるように形成する。
ＨＩＰＬＥＹ：商品名）等のポジ型レジストをスピンオ
ン塗布法により全面に塗布し、ベーキングしてレジスト
膜（６）を形成する。レジスト膜（６）は、スピンオン
塗布法の回転数と回転時間を制御することにより層間絶
縁膜（４）の凸部（５）では薄く、逆に低い部分では厚
く形成し、その表面が平坦面となるように形成する。
次に第１図Ｃに示すように、ホトマスクを使用せず全面
に露光光を照射する。ポジ型レジスト膜（６）は表面か
ら順次感光していくので、この時層間絶縁膜（４）の凸
部（５）上の薄いレジスト膜（６）の分だけ（図示Ｘ）
が感光して現像液に溶解するように露光量を調整する。
に露光光を照射する。ポジ型レジスト膜（６）は表面か
ら順次感光していくので、この時層間絶縁膜（４）の凸
部（５）上の薄いレジスト膜（６）の分だけ（図示Ｘ）
が感光して現像液に溶解するように露光量を調整する。
次に第１図りに示すように、レジスト膜（６）を現像す
ることによりレジスト膜（６）の感光した部分だけを除
去して層間絶縁膜（４）の凸部（５）の頂上を露出し、 第１図Ｅに示すように、現像で除去されなかったレジス
ト膜（６）をマスクとしてドライ手法、又はウェット方
式でエツチング時間等のファクターを制御することによ
り、眉間絶縁膜（４）の凸部（５）だけを除去するよう
に層間絶縁膜（４）をエツチング除去する。
ることによりレジスト膜（６）の感光した部分だけを除
去して層間絶縁膜（４）の凸部（５）の頂上を露出し、 第１図Ｅに示すように、現像で除去されなかったレジス
ト膜（６）をマスクとしてドライ手法、又はウェット方
式でエツチング時間等のファクターを制御することによ
り、眉間絶縁膜（４）の凸部（５）だけを除去するよう
に層間絶縁膜（４）をエツチング除去する。
そして第１図Ｆに示すように、残ったレジスト膜（６）
を除去して、平坦化された層間絶縁膜（４）を得る。そ
の後、さらに上層の配線層（第２の配線層）の形成へと
工程が移行する。
を除去して、平坦化された層間絶縁膜（４）を得る。そ
の後、さらに上層の配線層（第２の配線層）の形成へと
工程が移行する。
（ト）発明の効果
以上に説明した本願の方法によれば、いずれも従来手法
を利用し、しかもＲＩＥ装置等が不要なので、簡便な手
法で眉間絶縁膜（４）の平坦化が可能で、スルーブツト
の低下も無く、従って歩留り良く半導体装置を製造でき
る利点を有する。
を利用し、しかもＲＩＥ装置等が不要なので、簡便な手
法で眉間絶縁膜（４）の平坦化が可能で、スルーブツト
の低下も無く、従って歩留り良く半導体装置を製造でき
る利点を有する。
第１図Ａ乃至第１図Ｆは本発明を説明する為の断面図で
ある。
ある。
Claims (2)
- （１）半導体基板の主面上に第１の配線層を形成し、そ
の上に層間絶縁膜を堆積する工程、 前記層間絶縁膜上に前記層間絶縁膜の段差を平坦化する
ようにレジストを塗布する工程、 前記レジストの全面に、前記層間絶縁膜の凹凸に対応し
て前記レジストの膜厚が薄い部分の膜厚全部が感光する
エネルギで露光光を照射する工程、 前記レジストを現像して前記層間絶縁膜の凸部を露出す
る工程、 露出した前記層間絶縁膜を選択的に膜厚の途中までエッ
チングすることにより、前記層間絶縁膜の表面を平坦化
する工程、 前記層間絶縁膜上に第２の配線層を形成する工程とを具
備することを特徴とする多層配線構造の製造方法。 - （２）前記レジストがポジティブ型レジストであること
を特徴とする請求項第１項に記載の多層配線構造の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14497489A JPH038338A (ja) | 1989-06-06 | 1989-06-06 | 多層配線構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14497489A JPH038338A (ja) | 1989-06-06 | 1989-06-06 | 多層配線構造の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH038338A true JPH038338A (ja) | 1991-01-16 |
Family
ID=15374531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14497489A Pending JPH038338A (ja) | 1989-06-06 | 1989-06-06 | 多層配線構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH038338A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04338673A (ja) * | 1991-05-16 | 1992-11-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO2025032714A1 (ja) * | 2023-08-08 | 2025-02-13 | シャープディスプレイテクノロジー株式会社 | 画素回路基板、画素回路基板の製造方法、及び表示デバイス |
-
1989
- 1989-06-06 JP JP14497489A patent/JPH038338A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04338673A (ja) * | 1991-05-16 | 1992-11-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO2025032714A1 (ja) * | 2023-08-08 | 2025-02-13 | シャープディスプレイテクノロジー株式会社 | 画素回路基板、画素回路基板の製造方法、及び表示デバイス |
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