JPH0798997A - 半導体集積回路メモリ装置およびその中のメモリセルの欠陥列を修理するための方法 - Google Patents

半導体集積回路メモリ装置およびその中のメモリセルの欠陥列を修理するための方法

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JPH0798997A
JPH0798997A JP19931594A JP19931594A JPH0798997A JP H0798997 A JPH0798997 A JP H0798997A JP 19931594 A JP19931594 A JP 19931594A JP 19931594 A JP19931594 A JP 19931594A JP H0798997 A JPH0798997 A JP H0798997A
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Abstract

(57)【要約】 （修正有） 【目的】 メモリセルの冗長列を用いてアレイのメモリ
セルの欠陥列をセクターごとに修理可能なフラッシュＥ
ＥＰＲＯＭセルのアレイのための改良された冗長アーキ
テクチャを提供する。 【構成】 冗長回路は、複数個のセクターベースの冗長
ブロック（２−８）を含む。冗長列を異なるセグメント
に分割し、かつ複数個のセクターの対応するものの欠陥
列を修理する際に同じ冗長列の他のセグメントから独立
して使用できるように異なるセグメントを分離するため
にセクター選択トランジスタが設けられる。アドレス指
定可能ヒューズ記憶回路はセクターベースの冗長列アド
レスを記憶するために用いられ、その各々は欠陥列の修
理に用いられる異なる冗長列セグメントの１つに関連し
た複数個のセクターのメモリセルの欠陥列を含む列アド
レスを規定する。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】本発明は一般に、冗長アーキテクチャを
有するフラッシュ電気的消去可能プログラマブル読出専
用メモリ（ＥＥＰＲＯＭ）セルのアレイなどのフローテ
ィングゲートメモリ装置に関する。より特定的には、本
発明は、メモリセルの予備の冗長列を用いてアレイ中の
メモリセルの欠陥列をセクターごとに修理可能な、フラ
ッシュＥＥＰＲＯＭセルのアレイのための改良された冗
長アーキテクチャに関する。
【０００２】一般に周知のように、半導体メモリ装置は
メモリアレイ中の特定のメモリエレメントまたはメモリ
エレメントの行をアドレス指定するためにロウデコーダ
およびコラムデコーダによってアクセスされる、エレメ
ントのメモリアレイを有して製造される。ロウデコーダ
およびコラムデコーダによってアドレス指定される場合
に選択されたメモリエレメントのメモリ状態を検知する
ためのセンスアンプが半導体チップ中に構築される。近
年、半導体チップ上のメモリアレイの密度はメモリエレ
メントが１００万を超えるまでに増大している。半導体
チップ上のメモリアレイの密度の増大に伴い、完全な半
導体メモリチップを製造することはより一層困難となっ
ている。製造歩留りを改善しメモリチップの信頼性を向
上するために、アレイ中のメモリセルの欠陥列を修理ま
たは交換できるように半導体チップ上にメモリセルの予
備または冗長列が設けられている。
【０００３】一般に、半導体メモリはまず、まだ他の半
導体メモリチップに結合された半導体ウェハ中にある間
に正しく動作するかどうかを決定するために検査され
る。もし故障領域が見つかれば、メモリエレメントの第
１のメモリアレイ上でこの故障領域中の欠陥エレメント
は余分のメモリ回路と取換えられる。典型的には、修理
が必要な場合にメモリセルの欠陥列を選択的に不活性化
し、かつ不活性化された列を交換するためにメモリセル
の冗長列を活性化するための回路が必要である。アレイ
のどの場所においても欠陥修理を可能にするために、冗
長列はアレイの全長を稼動することが必要である。以前
は、列の修理はアレイベースの冗長性でのみフラッシュ
ＥＥＰＲＯＭアレイ中で行なわれており、この場合は全
アレイ中でただ１つの欠陥列だけが冗長列によって修理
された。
【０００４】したがって、冗長列をより効率的かつ効果
的な態様で用いる必要が生じている。発明者らによっ
て、アレイの全長を稼動している冗長列を多数の異なる
セグメントに分離分割するためにセクター選択トランジ
スタを用いることができることが発見されている。この
態様によれば、別個のセクター中に存在する冗長列の異
なるセグメントは同じ冗長列中の他のセグメントから独
立させられ、このため他の異なる欠陥列の修理に用いる
ことができる。このタイプのアーキテクチャの利点は、
半導体集積回路チップ上の占有空間量が実質的に低減さ
れるため、製造および組立コストを下げることができる
という点である。さらに、各セグメントはより小さな領
域の修理に用いられるため、より小さな領域中で発見さ
れる欠陥が少なくなるために、必要な冗長列の数は減じ
られる。さらに、チップ領域を低減することによって、
部品の数、電力消費量および発熱量を大幅に低減するこ
とができる。
【０００５】本発明のセクターベースの冗長アーキテク
チャは、複数個のセクター選択トランジスタおよびアド
レス指定可能記憶装置を用いることによって実現され
る。複数個のセクターベースの冗長ブロックが設けら
れ、その各々は複数個のセクターに沿って延びるメモリ
セルの冗長列を有する。セクター選択トランジスタは冗
長列を多数の異なるセグメントに分割する役割をする。
別個のセクター中に存在する冗長列の異なるセグメント
は同じ冗長列中の他のセグメントから独立させられてお
り、このため異なる欠陥列の修理に使用される。アドレ
ス指定可能記憶装置は、複数個のセクターのうちの対応
するものの中の欠陥列を修理する際に使用されるべき異
なる冗長列セグメントのうちの１つと関連した、複数個
のセクター中のメモリセルの欠陥列を含むセクターベー
スの冗長列アドレスを記憶するために使用される。
【０００６】
【発明の概要】本発明の一般的な目的は、フラッシュＥ
ＥＰＲＯＭセルのアレイのための改良された冗長アーキ
テクチャを提供するが、なお先行技術の冗長回路の欠点
を克服することである。
【０００７】本発明の１つの目的は、メモリセルの予備
または冗長列を用いてアレイ中のメモリセルの欠陥列を
セクターごとに修理することが可能なフラッシュＥＥＰ
ＲＯＭセルのアレイのための改良された冗長アーキテク
チャを提供することである。
【０００８】本発明の他の目的は、各々が複数個のセク
ターに沿って延びるメモリセルの冗長列を有する複数個
のセクターベースの冗長ブロックと、複数個のセクター
のうちの対応するものの中の欠陥列の修理の際に同じ冗
長列中の他のセグメントから独立して使用できるよう
に、冗長列を別個のセクターに存在する異なるセグメン
トに分割するためのセクター選択手段とを含む、フラッ
シュＥＥＰＲＯＭセルのアレイのための改良された冗長
アーキテクチャを提供することである。
【０００９】本発明のさらに他の目的は、複数個のセク
ターのうちの対応するものの中の欠陥列の修理の際に用
いられるべき異なる冗長列セグメントのうちの１つに関
連した、複数個のセクター中のメモリセルの欠陥列を含
む冗長列アドレスを記憶するためのアドレス指定可能な
ヒューズ記憶手段を含む、ＥＥＰＲＯＭセルのアレイの
ための改良されたアーキテクチャを提供することであ
る。
【００１０】これらの目標および目的に従って、本発明
は、各々がフラッシュＥＥＰＲＯＭセルのアレイからな
る複数個のセクターから構成されるアレイ手段と、複数
個のセクター中のメモリセルの欠陥列をセクターごとに
修理するための冗長回路手段とを有する半導体集積回路
メモリ装置を提供することに関する。冗長回路手段は、
その各々が複数個のセクターに沿って延びるメモリセル
の冗長列を有する複数個のセクターベースの冗長ブロッ
クを含む。その各々が複数個のセクター中の少なくとも
１つに存在する異なるセグメントに冗長列を分割し、か
つ複数個のセクターのうちの対応するものの中の冗長列
の修理の際に同じ冗長列中の他のセグメントから独立し
て使用できるように異なるセグメントを分離するために
セクター選択手段が設けられる。
【００１１】複数個のセクターのうちの対応するものの
中の欠陥列の修理の際に用いられるべき異なる冗長列セ
グメントのうちの１つに関連した、複数個のセクター中
のメモリセルの欠陥列を含む冗長列アドレスを記憶する
ためにアドレス指定可能ヒューズ記憶手段が設けられ
る。アドレス指定可能ヒューズ記憶手段は、異なる冗長
列セグメントのうちの１つに関連した冗長列アドレスを
プログラムするための手段を含む。アドレス指定可能ヒ
ューズ記憶手段はまた、複数個のセクターベースの冗長
ブロックに関連した記憶された冗長列アドレスを読出
し、かつ選択された列アドレスを読出されている記憶さ
れた冗長列アドレスと比較して、一致する場合は冗長信
号および不能化信号を発生するための手段を含む。冗長
デコーダは冗長信号に応答して冗長ブロックが欠陥列の
修理に用いられることを可能にする。不能化回路は不能
化信号に応答してＹデコーダを欠陥列に対して不能化す
る。
【００１２】本発明のこれらのおよび他の目的および利
点は、添付の図面とともに考慮される場合に以下の詳細
な説明からより完全に明白となるであろう。添付図面
中、類似の参照番号は対応部分を示す。
【００１３】
【実施例】ここで図面を詳細に参照して、図１には、本
発明のセクターベースの冗長アーキテクチャ中の４つの
セクターベースの冗長ブロック２、４、６および８が８
つのセクター１２〜２６から構成されるフラッシュＥＥ
ＰＲＯＭセルのアレイ１０に対してどのように位置決め
されるかを示すチップレイアウトが示される。各冗長ブ
ロックは２つの対応するセクター中に含まれることを理
解されたい。たとえば、冗長ブロック２はセクター１２
および１４内に存在し、かつ冗長ブロック４はセクター
１６および１８内に存在する。さらに、冗長ブロック６
はセクター２０および２２に含まれ、かつ冗長ブロック
８はセクター２４および２６に含まれる。しかしなが
ら、各冗長ブロックはいかなる所望の数のセクターに含
まれてもよいということが当業者には理解される。冗長
ブロックの効果的使用とチップの周辺領域で必要なミニ
ヒューズ回路の数との間にはトレードオフが存在すると
いうことが理解されるべきである。つまり、もし所望さ
れるミニヒューズ回路の数が少なければ、冗長ブロック
はより多くのセクターをカバーしなければならない。も
しより効率的な冗長ブロックの使用が望まれれば、周辺
領域にはより多くの数のミニヒューズ回路が必要とな
る。
【００１４】図２には図１のセクターベースの冗長ブロ
ック２−８のうちの１つのより詳細な概略回路図が示さ
れる。各冗長ブロック２−８は同一であるため冗長ブロ
ック２についてのみ説明を行なう。冗長ブロック２は２
つのセクター１２および１４中の欠陥を修理するために
用いられる。冗長ブロック２は２つの独立した冗長エレ
メント（冗長エレメント０および冗長エレメント１）を
含み、その各々は２つのセクタービット線ｂｌ−０、ｂ
ｌ−１（第１レベル金属…＊ｍ１）、またはそれと等価
に１つのアレイビット線ＢＬ０もしくはＢＬ１（第２レ
ベル金属…＊ｍ２）を有する。各第２レベル金属ブロッ
クは、第２金属ビット線の容量が大きくならないように
対応する第１レベルビット線上に直接位置し、かつそこ
から絶縁されている。すべての１ビット線対１ビット線
短絡条件をカバーするように、各冗長ブロック中には少
なくとも２つの独立したエレメントが必要である。
【００１５】アレイ１０の各セクター１２−２６はセク
ター選択トランジスタの使用によって他の隣接するセク
ターから分離されている。この技術は１９９２年６月３
０日に発行されたエイ・ジェイ・モンタルボ（A. J. Mo
ntalvo）らに付与された米国特許第5,126,808 号に説明
かつ図示されており、この特許は本発明と同じ譲受人に
譲渡され、かつその全体がここに引用により援用され
る。この同じ技術を用いると、冗長ブロック２中のセク
ター選択トランジスタＱ１，Ｑ２はセクター１２および
１４内に存在する冗長列Ｃ１−Ｃ４を分離しかつ独立し
て使用することを可能にするために用いられる。冗長列
を異なるセグメントに分割するためにセクター選択トラ
ンジスタを用いることにより、特定のセクター内に存在
する個々のセグメントを同じ列中の他のセグメントから
独立させることができ、これにより異なる欠陥の交換ま
たは修理に用いることができる。
【００１６】このセクターベースの冗長アーキテクチャ
は、チップの周辺領域に位置する複数個のミニヒューズ
回路の使用によって実現される。複数個のミニヒューズ
回路は、適切なセクターベースの冗長ブロック中の冗長
エレメントを可能化し、かつ冗長ブロックによって交換
または修理されるべきセクター列アドレス（つまりセク
ター中の欠陥列のアドレス）を記憶するのに用いられる
不揮発性記憶エレメントによって構成されるヒューズと
して働く。ミニヒューズ回路はカッドアドレスヒューズ
回路を規定する４つからなるグループのアレイに分けら
れ、共通読出経路を共有し、これにより構成要素の数を
最小限にしかつ必要なチップ領域の量を低減する。さら
に、サポート回路の数を減らし、それによりチップ領域
を低減するために、ミニヒューズ回路は電源電位ＶＣＣ
によってプログラムされる。
【００１７】図３および図４にはセクターベースの冗長
性を実現するために用いられる本発明のアドレスＣＡＭ
周辺アーキテクチャのブロック図が示される。アドレス
ＣＡＭアーキテクチャは、修理選択デコーダ（ＲＥＤ
ＥＮ ＤＥＣ）３０２と、プリテスト（ＰＲＥＴＥＳ
Ｔ）３０４と、ヒューズ選択回路（ＣＡＭＹＳＥＬ）３
０６ａおよび３０６ｂと、読出ドレインデコーダ（ＰＤ
ＣＳＥＬ）３０８と、基準バイアスジェネレータ回路
（ＲＥＦＢＩＡＳ）３１０と、ゲート電圧ジェネレータ
回路（ＰＤＣＢＲＧ３）３１２と、アドレス指定可能ヒ
ューズ記憶回路（ＡＤＢＣＡＭＸ７）３１４ａおよび３
１４ｂと、冗長イネーブル回路（ＤＩＳＹ）３１６と、
冗長Ｙデコーダ（ＲＥＤＹＤＥＣ）３１８ａ，３１８ｂ
と、通常列またはＹデコーダ３１８ｃとを含む。図３お
よび図４のブロック３０２ないし３１８中で使用するの
に適した特定の回路は図５ないし図１７の詳細な概略の
回路図に示される。
【００１８】修理選択デコーダ３０２には、ライン３２
０上の修理信号ＲＥＰおよび各ライン３２２、３２４上
のアドレス信号Ａ１６、Ａ１２が入力され、各ライン３
２６、３２８および３３０上にイネーブル電圧基準信号
ＲＥＦＤＥＣおよび消去信号ＣＡＭＥＲＳＢを発生す
る。イネーブルプログラム信号ＡＤＤＣＡＭＰＲＧは対
応するヒューズ選択回路３０６ａおよび３０６ｂを介し
てアドレス指定可能ヒューズ記憶回路（ＡＤＤＣＡＭＸ
７）３１４ａおよび３１４ｂ中のカッドアドレスおよび
イネーブルヒューズ回路のプログラムを可能化するため
に用いられる。修理選択デコーダ３０２の回路図が図５
に示され、これはインバータゲート４０２−４０８とＮ
ＡＮＤ論理ゲート４１０−４１４とから構成される。ラ
イン３２６上のイネーブリングプログラミング信号ＡＤ
ＤＣＡＭＰＲＧは、修理信号ＲＥＰがハイかつアドレス
信号Ａ１２がローの場合にハイまたは「１」論理レベル
になる。ライン３３０上の消去信号ＣＡＭＥＲＳＢは、
修理信号ＲＥＰおよびアドレス信号Ａ１６、Ａ１２がす
べてハイの場合にローになる。
【００１９】プリテスト回路４０４にはライン３３２上
のプリテスト信号ＰＲＥＴＥＳＴおよびライン３３４上
のアドレス信号Ａ４が入力される。これに応答して、プ
リテスト回路はライン３３６上に第１のテスト信号ＰＲ
ＥＢ０およびライン３３８上に第２のテスト信号ＰＲＥ
Ｂ１を発生する。プリテスト回路３０４の回路図は図６
に示され、これはインバータゲート５０２および１対の
ＮＡＮＤ論理ゲート５０４、５０６を含む。信号ＰＲＥ
ＴＥＳＴがプリテストモードの間にハイになり、かつア
ドレス信号Ａ４がローの場合、テスト信号ＰＲＥＢ０は
ローになり冗長イネーブル回路３１６に与えられ、この
回路はテストの前に冗長ブロック中の冗長エレメント０
を活性化するために用いられる。同様に、信号ＰＲＥＴ
ＥＳＴがプリテストモードの間にハイになり、かつアド
レス信号Ａ４もまたハイの場合、テスト信号ＰＲＥＢ１
はローになり、かつテストの前に冗長ブロック中の冗長
エレメント１を活性化するために用いられる冗長イネー
ブル回路３１６に与えられる。このプログラム、消去お
よび読出機能はプリテスト動作モードの間にすべてアク
ティブである。
【００２０】ヒューズ選択回路３０６ａおよび３０６ｂ
の構成および動作は同一であるため、ヒューズ選択回路
（ＣＡＭＹＳＥＬ）３０６ａのみについて詳細を説明す
る。ヒューズ選択回路３０６ａは、ライン３４０上のイ
ネーブルプログラミング信号ＡＤＤＣＡＭＰＲＧ、およ
び各ライン３４２−３４６上のセクターアドレス信号Ａ
１８、Ａ１７およびＡ１６Ｂを入力に受ける。アドレス
Ａ１８は最上位セクターアドレスである。アドレスＡ１
６Ｂは、どの冗長エレメント（０または１）がプログラ
ミングのために選択されるかを決定するために用いられ
る。アドレス信号Ａ１８およびＡ１７はアドレス指定可
能ヒューズ記憶回路３１４ａ中の各カッドアドレスヒュ
ーズ回路中の４つのミニヒューズ回路のうちの１つを選
択するために用いられる。これは、ヒューズ選択回路３
０６ａの出力でライン３４８上に発生する冗長ブロック
選択信号ＲＹＳｑｎまたはＲＹＳｑ（３：０）（ここで
ｑ＝１およびｎ＝０、１、２、３）によって行なわれ
る。
【００２１】ヒューズ選択回路３０６ａの回路図は図７
に示され、これはインバータゲート６０２−６１４およ
びＮＡＮＤ論理ゲート６１６−６２２からなる。ヒュー
ズ選択回路３０６ａと３０６ｂとの唯一の相違点は、回
路３０６ｂはインバータゲート６０６の出力を使用しな
いことである。つまり、セクターアドレス信号Ａ１６は
回路３０６ｂの入力に直接与えられる。セクターアドレ
ス信号Ａ１６がローの場合、冗長エレメント０がプログ
ラミングのために選択される。セクターアドレス信号Ａ
１６がハイ（Ａ１６Ｂ＝０）の場合、冗長エレメント１
がプログラミングのために選択される。たとえば、もし
第１の冗長ブロック２（ＲＥＤＵＮＤＡＮＴ ＢＬＯＣ
Ｋ０）がプログラミングのために選択されるとすれば、
セクターアドレスＡ１６およびＡ１７は両方ともローに
なる。したがって、冗長ブロック選択信号ＲＹＳｑ０だ
けがハイになる。この態様で、４つの冗長ブロック２−
８（図１）のうちの１つだけが所与の時間にアクセスさ
れる。
【００２２】読出ドレインデコーダ回路（ＰＤＣＳＥ
Ｌ）３０８もまた、各ライン３５０および３５２上のセ
クターアドレスＡ１８およびＡ１７をその入力に受け
る。読出デコーダ回路は、アドレス指定可能記憶ヒュー
ズ回路３１４ａ、３１４ｂ中の各カッドアドレスヒュー
ズ回路中の４つのミニヒューズ回路のうちのどれが読出
されるべきかをデコードまたは選択するために選択する
ように、セクターアドレスを使用する。これは、ライン
３５４上に発生する読出選択信号ＰＤＣＳＥＬｎ、ＰＤ
ＣＳＥＬ（３：０）（ここでｎ＝０、１、２、３）よっ
て行なわれる。読出デコーダ回路３０８の回路図は図８
に示され、これはインバータゲート７０２−７１２およ
びＮＡＮＤ論理ゲート７１４−７２０から構成される。
もし、たとえば記憶されたセクターベースの冗長列アド
レス（第１の冗長ブロック２からの冗長エレメントによ
って交換されるべきセクター１２または１４中のメモリ
セルの欠陥列を含むセクター列アドレスに対応する）が
読出されるとすれば、セクターアドレスＡ１８およびＡ
１７の両方がローになる。したがって、読出選択アドレ
スＰＤＣＳＥＬ０だけがハイになる。この態様により、
各カッドアドレスヒューズ回路の第１のミニヒューズ回
路中の情報だけが読出され、これは交換されるべき欠陥
列に対応するセクターベースの冗長列アドレスである。
【００２３】アドレス指定可能ヒューズ記憶回路（ＡＤ
ＤＣＡＭＸ７）３１４ａおよび３１４ｂの構成および動
作は同一であるため、アドレス指定可能ヒューズ記憶回
路３１４ａについてのみ詳細に説明する。アドレス指定
可能ヒューズ記憶回路３１４ａには、各ライン３５６−
３６６上の読出選択信号ＰＤＣＳＥＬ（３：０）、基準
電流信号ＲＥＦＢＩＡＳ、ヒューズバイアス信号ＰＤＣ
Ｂ、ゲート制御信号ＲＧ、ならびにセクター列アドレス
信号Ａ１５、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１およびＡ０
が入力される。これに応答して、アドレス指定可能ヒュ
ーズ記憶回路３１４ａの出力では、各ライン３６８−３
７０上に冗長列選択信号ＹＣＯＭｑ（６：０）および冗
長列イネーブル信号ＹＣＥｑが発生する。
【００２４】図１２に示されるように、アドレス指定可
能ヒューズ記憶回路３１４ａは、７つの同一のカッドア
ドレスヒューズ回路３１５ａ−３１５ｇと、１つのカッ
ドイネーブルヒューズ回路３１７とから構成される。ア
ドレスヒューズ回路とイネーブルヒューズ回路との唯一
の相違点は、アドレス信号（つまりＡ５−Ａ０、Ａ１
５）よりむしろ供給電位ＶＣＣがアドレス端子Ａj に加
えられることである。ヒューズ回路３１５ａ−３１５ｇ
と３１７との構成は同一であるため、ヒューズ回路３１
５ａについてのみ説明する。カッドアドレスヒューズ回
路３１５ａの回路図は図１３に示される。
【００２５】カッドアドレスヒューズ回路３１５ａは、
４つのミニヒューズ回路３１９ａ−３１９ｂと、パリテ
ィ回路３２１とから構成される。各４つのミニヒューズ
回路３１９ａ−３１９ｂは、異なる冗長列セグメントの
１つと交換されるべき、セクターのうちの１つの中にあ
る欠陥列の位置に対応する、フルセクターベースの冗長
列アドレスの１ビットアドレスを記憶するために用いら
れる。特に、ミニヒューズ回路３１９ａは冗長ブロック
２中の冗長エレメント０に関連したビットアドレスのう
ちの１つを記憶し、かつミニヒューズ回路３１９ｂは冗
長ブロック４中の冗長エレメント０に関連したビットア
ドレスのうちの１つを記憶する。同様に、ミニヒューズ
回路３１９ｃは冗長ブロック６中の冗長エレメント０に
関連したビットアドレスのうちの１つを記憶し、かつミ
ニヒューズ回路３１９ｄは冗長ブロック８中の冗長エレ
メント０に関連したビットアドレスのうちの１つを記憶
する。図からわかるように、各ミニヒューズ回路３１９
ａ−３１９ｄは、修理選択信号ＲＹＳｑｎと、列アドレ
ス信号Ａj と、読出選択信号ＰＤＣＳＥＬｎと、フィー
ルドゲート信号ＦＧｎと、ゲート制御信号ＲＧとを入力
に受ける。各ミニヒューズ回路３１９ａ−３１９ｄの出
力ＣＡＭＯＵＴは共通読出経路を共有するようにノード
ｑ０においてともに結合される。
【００２６】パリティ回路３２１は、Ｎチャネルパスト
ランジスタ３２３と、Ｐチャネルバイアストランジスタ
３２５と、インバータ３２７、３２９および３３１と、
伝送ゲート３３３、３３５とを含む、伝送ゲート３３３
は、その入力がノード３４１にあり、かつその出力がラ
イン３６８に結合されて冗長列選択信号ＹＣＯＭｑｎを
与えるトランジスタ３３７および３３９によって構成さ
れる。伝送ゲート３３５は、その入力がノード３４１ａ
にあり、かつその出力がまたライン３６８に結合される
トランジスタ３４３および３４５によって構成される。
もしミニヒューズ回路３１９ａ中のセルがプログラムさ
れるとすれば、これは論理「１」を記憶することに相当
し、ノードｑ０は読出選択信号ＰＤＣＳＥＬ０によって
読出されるとハイレベルになる。一方、もしミニヒュー
ズ回路３１９ａ中のセルがプログラムされない（消去さ
れる）とすれば、これは論理「０」を記憶することに相
当し、ノードｑ０はローレベルになる。
【００２７】したがって、ビットアドレスＡj ＝０であ
り、かつセルがミニヒューズ回路３１９ａのためにプロ
グラムされる場合、冗長列選択信号はＹＣＯＭｑｎ＝０
となる。ビットアドレスＡj ＝０であり、かつセルがプ
ログラムされない場合は、冗長列選択信号はＹＣＯＭｑ
ｎ＝１となる。さらに、ビットアドレスＡj ＝１であ
り、かつセルがミニヒューズ回路３１９ａのためにプロ
グラムされる場合は、冗長列選択信号はＹＣＯＭｑｎ＝
１となる。ビットアドレスＡj ＝１であり、かつセルが
プログラムされない場合は、冗長列選択信号はＹＣＯＭ
ｑｎ＝０となる。したがって、冗長列選択信号は、ミニ
ヒューズ回路３１９ａに記憶されたビットアドレス（プ
ログラムされた、またはプログラムされていない）とビ
ットアドレスＡj とが一致する場合にのみハイ（ＹＣＯ
Ｍｑｎ＝１）となることが理解される。アドレス指定可
能ヒューズ記憶回路３１４ａからのすべての冗長列選択
信号ＹＣＯＭｑ０−ＹＣＯＭｑ６およびイネーブル信号
ＹＣＥｑがハイまたは論理「１」ならば、対応する冗長
ブロック２−８中の冗長エレメントの１つは可能化され
て関連したセクター中の欠陥列を修理する。この例で
は、冗長ブロック２中の冗長エレメント０は、各カッド
アドレスヒューズ回路３１５ａ−３１５ｑ中のミニヒュ
ーズ回路３１５ａに記憶されたビットアドレスとアドレ
ス入力信号とが一致した場合に可能化され得る。
【００２８】パストランジスタ３２３のゲートに与えら
れるヒューズバイアス信号ＰＤＣＢは、読出モードの間
にミニヒューズセル中の読出トランジスタ装置のドレイ
ンを「ドレイン妨害」から保護するために用いられる。
このヒューズバイアス信号はゲート電圧ジェネレータ回
路３１２によってライン３７２上に発生する。ゲート電
圧ジェネレータ回路３１２の詳細な概略の回路図は図１
０に示される。ジェネレータ回路３１２はまた、パワー
ダウン修理信号ＰＤＲＥＰＢをライン３７４上に、かつ
ゲート制御電圧ＲＧをライン３７６上に発生する。回路
３１２はライン３７８上で放電信号ＲＥＣＬＤを受取
り、プログラミングの後に高電圧を放電する。この信号
は図１１の回路図に示されるワンショットジェネレータ
回路３８０によって発生する。トランジスタ３２５のゲ
ートに与えられる基準電流信号ＲＥＦＢＩＡＳは、ミニ
ヒューズ回路３１９ａ−３１９ｄの読出動作中に基準電
流を与えるように電流源として働く。この基準電流信号
ＲＥＦＢＩＡＳは基準バイアスジェネレータ３１０によ
ってライン３８２上に発生する。ジェネレータ３１０の
概略の回路図は図９に示される。
【００２９】４つのミニヒューズ回路３１９ａ−３１９
ｄの各々は同一であるため、ミニヒューズ回路３１９ａ
についてのみ議論する。ミニヒューズ回路図３１９ａの
詳細な概略回路図は図１４に示される。ミニヒューズ回
路３１９ａは２つのダブルポリトランジスタ装置ＤＰお
よびＤＲからなるミニヒューズセルを含む。ポリ装置Ｄ
Ｐはコアタイプセルであるプログラム装置を規定し、か
つポリ装置ＤＲは読出装置を規定する。読出装置ＤＲ
は、ポリ−１層がプログラム装置ＤＰのポリ−１層に接
続される以外は、基本的には真性トランジスタである。
したがって、トランジスタ装置ＤＰがプログラムされる
場合、ポリ−１層が充電されるためにトランジスタ装置
ＤＲもまたプログラムされる。ポリ−１層はライン１３
０に接続される共通ローディングゲートを形成するため
に用いられる。各ポリ装置の制御ゲートを形成するポリ
−２層もまたともに結合されライン１３２に結合され
て、ゲート制御電圧ＲＧを受ける。２つのポリ装置のソ
ース領域はともに結合されて接地電位に結合される。
【００３０】ミニヒューズ回路３１９ａはさらに、ＮＡ
ＮＤ論理ゲート１３４と、Ｐチャネルプログラミングト
ランジスタ１３６と、Ｎチャネル読出トランジスタ１３
８とを含む。ＮＡＮＤゲート１３４の第１の入力はライ
ン１４０に接続されて冗長ブロック選択信号ＲＹＳｑｎ
を受け、かつ第２の入力はライン１４２に接続されてア
ドレス入力信号Ａj を受ける。上述のように、冗長ブロ
ック信号ＲＹＳｑｎはセクターアドレスＡ１８、Ａ１７
およびＡ１６に応答してヒューズ選択回路３０６ａによ
って発生する。したがって、ＮＡＮＤゲート１３４の出
力はアドレス入力信号Ａj からの列ビットアドレスを選
択し、かつ信号ＲＹＳｑｎからの冗長ブロックを選択す
る。この態様では、ミニヒューズセルはセクターベース
の冗長列アドレスのうちの１つのビットアドレスを記憶
するために用いることができる。このセクターベースの
冗長列アドレスは、冗長列の修理の際に用いられるべき
異なる冗長列セグメントのうちの１つに関連した、セク
ターのうちの１つの中にあるメモリセルの欠陥列を含む
列アドレスを規定する。
【００３１】プログラミングトランジスタ１３６のソー
スは供給電位ＶＣＣに接続され、そのゲートはＮＡＮＤ
ゲート１３４の出力に接続され、かつそのドレインはプ
ログラムトランジスタＤＰのドレインに接続される。ト
ランジスタ１３６がオンにされる場合、供給電位ＶＣＣ
はライン１３２上でゲート制御電圧ＲＧによってプログ
ラミングされるようにトランジスタ装置ＤＰのドレイン
へと伝えられる。供給電位ＶＣＣをプログラミング電圧
として用いることによって、トランジスタ装置ＤＰのド
レインに高電圧を供給することに関する架空回路は排除
される。さらに、単一の電源の使用により高電圧ウェル
および幅の広いバスラインが排除され、これにより必要
なチップ領域の量を低減する。読出トランジスタ装置１
３８のドレインは、共通ノードｑ０（図１３）に接続さ
れるライン１４２（ＣＡＭＯＵＴ）に接続される。読出
トランジスタ１３８のドレインはトランジスタ装置ＤＲ
のドレインに接続され、かつそのゲートはライン１４４
に接続されて読出選択信号ＰＤＣＳＥＬｎを受ける。上
述のように、信号ＰＤＣＳＥＬｎは特定のミニヒューズ
回路がエンコードされているセクターベースの冗長ブロ
ックを選択するために用いられる。
【００３２】冗長イネーブル回路（ＤＩＳＹ）３１６に
は、ライン３８４上のパワーダウン信号（ＡＰＤＢ）
と、ライン３８６上のテスト信号ＰＲＥＴＥＳＴと、ラ
イン３８８上の信号ＰＲＥＢ０と、ライン３９０上の信
号ＰＲＥＢ１と、ライン３９２上の冗長列選択信号ＹＣ
ＯＭＯ（６：０）と、ライン３９４上の冗長列選択信号
ＹＣＯＭ１（６：０）と、ライン３９６上の列イネーブ
ル信号ＹＥＣ０と、ライン３９８上の列イネーブル信号
ＹＣＥ１とが入力される。これらの入力信号に応答し
て、冗長イネーブルブロック３１６は、対応する冗長ブ
ロック２−８のうちの１つの中の冗長列０を可能化する
ための第１の冗長信号ＲＥＤ０をライン３９５上に、冗
長ブロック２−８の同じ対応するものの中の冗長エレメ
ント１を可能化するための第２の冗長信号ＲＥＤ１をラ
イン３９７上に、かつ冗長アドレスが選択された場合に
メモリアレイ１０のために通常列またはＹデコーダ３１
８ｃを不能化するための不能化信号ＤＩＳＹＢをライン
３９９上に発生する。冗長イネーブル回路３１６の概略
の回路図は図１５に示される。
【００３３】冗長イネーブル回路３１６は、第１の冗長
プリデコーダ回路１４６ａと、第２の冗長プリデコーダ
回路１４６ｂと、不能化回路１４８とを含む。第１のプ
リデコーダ回路１４６ａはライン１５０上に第１の冗長
プリデコーダ信号ＲＰＤＥＣＢ０を発生するために使用
され、この信号はインバータ１５２によって反転されて
第１の冗長信号ＲＥＤ０を生成する。同様に、第２のプ
リデコーダ回路１４６ｂは第２の冗長プリデコーダ信号
ＲＰＤＥＣＢ１をライン１５４上に発生するために用い
られ、この信号はインバータ１５６によって反転されて
第２の冗長信号ＲＥＤ１を生成する。プリデコーダ回路
１４６ａおよび１４６ｂは同一であるため、回路１４６
ａのみを図１６の回路図に示す。プリデコーダ回路１４
６ａはＮＡＮＤ論理ゲート１５８−１７０と、ＯＲ論理
ゲート１７２、１７４とから構成される。読出動作の
間、信号ＰＲＥＢ０およびＰＲＥＴＥＳＴＢは両方とも
ハイである。図からわかるように、プリデコーダ信号Ｐ
ＲＤＥＣＢｑは、冗長列選択信号ＹＣＯＭｑ（６：０）
および列イネーブル信号ＹＣＥｑのすべてがハイの場合
にのみローになる。したがって、冗長信号ＲＥＤ０は、
セクターベースの冗長列アドレスに関連した冗長ブロッ
クのうちの１つ中の冗長エレメント０を可能化するよう
にハイになる。
【００３４】不能化回路１４８はライン３９９上にディ
スエーブル信号ＤＩＳＹＢを発生するために用いられ
る。読出モードの間、パワーダウン信号ＡＰＤＢはハイ
となる。冗長エレメント０または１のいずれか１つが一
度に選択されるため、冗長プリデコーダ信号ＲＰＢＥＣ
Ｂ０またはＲＰＢＥＣＢ１のいずれか１つだけがローに
なる。もし信号ＲＰＢＥＣＢ０＝０ならば、トランジス
タ１５８はノード１５９をハイにさせるようにオンにさ
れる。ノード１５９におけるハイの状態は反転されてデ
ィスエーブル信号ＤＩＳＹＢ＝０を生成する。一方、も
しＲＰＢＥＣＢ１＝０ならば、トランジスタ１６０はノ
ード１５９をハイにさせるようにオンにされる。その
後、ノード１５９のハイの状態は反転されてディスエー
ブル信号ＤＩＳＹＢ＝０を生成する。パワーダウン信号
ＡＰＤＢがローの場合、ディスエーブル回路１４８はイ
ンアクティブとなり、ディスエーブル信号はハイにとど
まる。ディスエーブル信号ＤＩＳＹＢは通常列デコーダ
３１８ｃに与えられてこれを不能化する。
【００３５】冗長Ｙデコーダ３１８ａおよび３１８ｂの
構成は同一なため、冗長Ｙデコーダ３１８ａについての
み説明する。冗長列デコーダ３１８ａには、各ライン３
１８、３８３および３８５上の信号ＶＣＸと、第１の冗
長信号ＲＥＤ０と、信号ＨＥＲＢとが入力される。デコ
ーダ３１８ａとデコーダ３１８ｂとの唯一の相違点は、
デコーダ３１８ｂが第１の冗長信号ではなくて第２の冗
長信号ＲＥＤ１を受けることである。これらの入力信号
に応答して、デコーダ回路３１８ａはライン３８７上に
冗長列信号ＲＹＤ０を発生し、この信号は適切な冗長ブ
ロックを可能化するために用いられる。デコーダ回路３
１８ａの概略回路図が図１７に示される。
【００３６】読出だけをされるようにメモリアレイ１０
中のある一定のセクターを不能化するために、図１８に
示される書込保護ヒューズ回路４１８が設けられる。書
込保護ヒューズ回路４１８は８つの同一のミニヒューズ
回路（ＭＩＮＩＣＡＭＷ）４２０ａ−４２０ｈを含み、
これらの出力はオクトヒューズ配列を規定するようにと
もに結合される。各ミニヒューズ書込保護回路４２０ａ
−４２０ｈは８つのセクターのうちの１つに関連してい
ることに注目されたい。セクターアドレスはデコードさ
れて選択信号ＳＥＬ０−ＳＥＬ７を発生し、これらの信
号はミニヒューズ保護回路４２０ａ−４２０ｈのうちの
対応する１つを選択して、その記憶された情報をライン
ＷＰＣ上に出力するように用いられる。ラインＷＰＣ上
の信号はパストランジスタ４２２およびインバータ４２
４−４２８を介してライン４３０に送られる。ライン４
３０上の書込保護信号ＷＰＳＢはメモリアレイ中の書込
制御回路（図示せず）を不能化するために用いられる。
【００３７】ミニヒューズ書込保護回路４２０ａの概略
回路図が図１９に示される。ミニヒューズ書込保護回路
４２０ａの構成はミニヒューズ回路３１９ａ（図１４）
と実質的に同一であるが、ミニヒューズ書込保護回路中
のポリ装置の共通ソースは消去信号ＣＡＭＥＲＳＨを受
けるように接続され、これは消去モードの間に電位ＶＰ
ＰＥを与えるように結合される。書込保護ヒューズセル
から構成されるミニヒューズ書込保護回路はこの態様で
消去可能である。
【００３８】ここで再び図３および図４を参照して、メ
モリアレイ１０の対応するセクター中の故障（欠陥）列
の修理または交換のために用いられる図１のセクターベ
ースの冗長ブロック２−８を可能化するための、アドレ
ス指定可能ＣＡＭ周辺アーキテクチャの全体的な動作に
ついて説明する。最初に、メモリアレイ１０中のすべて
のセクター１２−２６は対応する列に欠陥メモリセルが
存在するかどうかテストされ、かつ欠陥メモリセルにつ
いての列アドレスが決定される。その後、セクターベー
スの冗長列アドレス（欠陥列の修理の際に使用されるべ
き異なる冗長列セグメントのうちの１つに関連したセク
ター中のメモリセルの欠陥列を含む列アドレスに対応す
る）が、対応するヒューズ選択回路３０６ａ、３０６ｂ
を介してアドレス指定可能ヒューズ記憶回路３１４ａお
よび３１４ｂ中にプログラムされかつ記憶される。こう
して、記憶されたセクターベースの冗長列アドレスの各
々は、セクターベースの冗長ブロックのうちの１つの中
の冗長エレメントと関連付けられる。
【００３９】動作中には、選択された入力列アドレスの
１つがアドレス指定可能ヒューズ記憶回路に記憶された
セクターベースの冗長列アドレスと一致する場合、冗長
イネーブル回路３１６から冗長信号（ＲＥＤ０またはＲ
ＥＤ１）が発生して、冗長Ｙデコーダ３１８ａまたは３
１８ｂを介してセクターベースの冗長ブロック中の冗長
エレメントのうちの１つを可能化する。さらに、通常の
Ｙデコーダ３１８ｃを不能化するために回路３１６から
ディスエーブル信号ＤＩＳＹＢもまた発生する。
【００４０】具体的に、アレイ１０中のセクター１２−
２６の各々が２５６の列を有し、かつセクター２６中の
列Ｎｏ．３４が欠陥があると仮定する。さらに、この欠
陥列Ｎｏ．３４がセクターベースの冗長ブロック８中の
冗長エレメント０を用いて修理または交換されるとす
る。すると、セクターベースの冗長列アドレスＡ１５＝
０、Ａ５＝０、Ａ４＝１、Ａ３＝０、Ａ２＝０、Ａ１＝
０、およびＡ０＝１は、冗長エレメント０に関連してい
るためにアドレス指定可能ヒューズ記憶回路３１４ａ中
にプログラムされかつ記憶される。もし冗長エレメント
１が交換のために用いられるのであれば、セクターベー
スの冗長列アドレスを記憶するためには記憶回路３１４
ｂが用いられるであろう。したがって、冗長列アドレス
Ａ１５、Ａ５−Ａ０はカッドアドレスヒューズ回路３１
５ｇ−３１５ａ（図１２）中に記憶される。各カッドア
ドレスヒューズ回路内では、ミニヒューズ回路３１９ｄ
は対応するビットアドレスを記憶するために用いられる
が、これはなぜならこのビットアドレスは冗長ブロック
８に関連するものであるためである。
【００４１】読出モードの間、選択された入力列アドレ
スが、記憶されたセクターベースの冗長列アドレスと一
致する場合、記憶回路３１４ａからのすべての冗長列選
択信号ＹＣＯＭＯ（６：０）はハイになる。この結果、
回路３１６からの第１の冗長信号ＲＥＤ０（図１５）
は、セクターベースの冗長ブロック８中の冗長エレメン
ト０を可能化するようにハイになる。さらに、ディスエ
ーブル信号ＤＩＳＹはローになり、通常の列デコーダ３
１８ｃを不能化する。
【００４２】記憶回路（ＡＤＤＣＡＭＸ７）の必要数は
冗長ブロック中の冗長エレメントの数に依存し、各冗長
エレメントにつき１つの記憶回路が必要であるというこ
とが当業者によって理解されるべきである。さらに、記
憶回路内で必要なカッドアドレスヒューズ回路の数はセ
クター中の列の数に依存する。セクター中の列の数が２
倍になるごとに１つ追加のカッドアドレスヒューズ回路
が必要になる。さらに、共通読出線を共有するようにア
レイ状に配列されたミニヒューズ回路の数は冗長ブロッ
クの数に依存する。
【００４３】上述の詳細な説明より、本発明はメモリセ
ルの冗長列を用いてアレイのメモリセル中の欠陥列をセ
クターごとに交換可能なフラッシュＥＥＰＲＯＭセルの
アレイのための改良された冗長アーキテクチャを提供す
るということが理解される。冗長回路は、その各々がメ
モリセルの冗長列を有する複数個のセクターベースの冗
長ブロックと、同じ冗長列中の他のセグメントから独立
して使用できるように冗長列をセクターの対応するもの
の中に存在する異なるセグメントに分割するためのセク
ター選択手段とを含む。さらに、冗長回路はセクターベ
ースの冗長列アドレスを記憶するためのアドレス指定可
能ヒューズ記憶回路を含む。
【００４４】現在のところ本発明の好ましい実施例であ
ると考えられるものを例示しかつ説明してきたが、様々
な変化および修理がなされてもよく、かつ本発明の真の
範囲を逸脱することなく本発明のエレメントを等価物で
代用してもよいということが当業者には理解されるであ
ろう。さらに、本発明の中心の目的を逸脱することなく
本発明の教示に対して特定の状況または材料を適応する
ように多数の修理がなされ得る。したがって、本発明
は、本発明を実行するために企図されるベストモードと
して開示された具体例に限定されるものではなく、前掲
の特許請求の範囲内のすべての実施例を含むと意図す
る。
【図面の簡単な説明】
【図１】本発明のセクターベースの冗長ブロックがＥＥ
ＰＲＯＭセルのアレイのセクターに対してどのように位
置決めされるかを示すチップレイアウト図である。
【図２】ＥＥＰＲＯＭセルのアレイ中のセクターベース
の冗長ブロックの１つを示す図である。
【図３】セクターベースの冗長性を実現するために用い
られる本発明のアドレスＣＡＭ周辺アーキテクチャのブ
ロック図の一方部分の図である。
【図４】図３の他方部分を示す図であり、図３と組合わ
せてセクターベースの冗長性を実現するために用いられ
る本発明のアドレスＣＡＭ周辺アーキテクチャのブロッ
ク図を構成する。
【図５】図３および図４の修理選択デコーダ３０２の回
路図である。
【図６】図３および図４のプリテスト回路３０４の回路
図である。
【図７】図３および図４のヒューズ選択回路３０６ａの
うちの１つの回路図である。
【図８】図３および図４の読出ドレインデコーダ３０８
の回路図である。
【図９】図３および図４の基準バイアスジェネレータ回
路３１０の回路図である。
【図１０】図３および図４のゲート電圧ジェネレータ回
路３１２の回路図である。
【図１１】図１０の信号ＲＥＣＬＤを発生するためのワ
ンショットジェネレータ回路９１０の回路図である。
【図１２】図３および図４のアドレス指定可能ヒューズ
記憶回路（ＡＤＤＣＡＭＸ７ブロック）３１４ａのうち
の１つのブロック図である。
【図１３】図１２のカッドアドレスヒューズ回路（ＱＵ
ＡＤＣＡＭブロック）３１５ａのうちの１つの回路図で
ある。
【図１４】図１２のミニヒューズ回路（ＭＩＮＩＣＡＭ
ブロック）３１９ａのうちの１つの概略の回路図であ
る。
【図１５】図３および図４の冗長イネーブル回路３１６
ａの回路図である。
【図１６】図１５の冗長プリデコーダ１４６ａのうちの
１つの概略の回路図である。
【図１７】図３および図４の冗長Ｙデコーダ３１８ａの
うちの１つの回路図である。
【図１８】オクトヒューズ配列の回路図である。
【図１９】図１８のミニヒューズ回路（ＭＩＮＩＣＡＭ
Ｗブロック）４２０ａのうちの１つの概略の回路図であ
る。
【符号の説明】
１２−２６ セクターベースの冗長ブロック Ｑ１、Ｑ２ セクター選択回路 ３１４ アドレス指定可能ヒューズ記憶回路 ３１８ａ，３１８ｂ 冗長Ｙデコーダ ３１８ｃ 通常Ｙデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュン・ケイ・チャン アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、サン・フアン・ドライ ブ、627、ナンバー・４ (72)発明者 ジョニー・シー・チェン アメリカ合衆国、95014 カリフォルニア 州、クーパーティノ、ウェストリン・ウェ イ、1038 (72)発明者 マイケル・エイ・バン・バスカーク アメリカ合衆国、95124 カリフォルニア 州、サン・ノゼ、ファビアン・ドライブ、 1742 (72)発明者 リー・イー・クリーブランド アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、ラーセン・プレイ ス、1870

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 各々がフラッシュＥＥＰＲＯＭセルのア
    レイからなる複数個のセクターから構成されるアレイ手
    段と、複数個のセクター中のメモリセルの欠陥列をセク
    ターごとに修理するための冗長回路手段とを有する半導
    体集積回路メモリ装置であって、前記冗長回路手段は、 その各々が複数個のセクターに沿って延びるメモリセル
    の冗長列を有する複数個のセクターベースの冗長ブロッ
    ク（１２−２６）と、 前記冗長列を、その各々が前記複数個のセクターのうち
    の少なくとも１つに存在する異なるセグメントに分割
    し、かつ前記複数個のセクターのうちの対応するものの
    中の欠陥列の修理の際に同じ冗長列の他のセグメントか
    ら独立して使用できるように異なるセグメントを分離す
    るためのセクター選択手段（Ｑ１、Ｑ２）と、 その各々が、欠陥列の修理の際に用いられるべき異なる
    冗長列セグメントのうちの１つに関連した複数個のセク
    ター中のメモリセルの欠陥列を含む列アドレスを規定す
    る、セクターベースの冗長列アドレスを記憶するための
    アドレス指定可能ヒューズ記憶手段（３１４）とを含
    み、 前記アドレス指定可能ヒューズ記憶手段はセクターアド
    レス信号およびアドレス入力信号に応答して前記冗長列
    アドレスをプログラムするための手段を含み、 前記記憶手段は、前記複数個のセクターベースの冗長ブ
    ロックに関連した前記記憶された冗長列アドレスを読出
    し、かつ前記アドレス入力信号を読出されている前記冗
    長列アドレスと比較して、一致する場合に冗長信号およ
    びディスエーブル信号を発生するための手段（３１６）
    を含み、さらに前記冗長信号に応答して前記冗長ブロッ
    クを前記欠陥列の修理に用いることを可能にするための
    手段（３１８ａ、３１８ｂ）と、 前記ディスエーブル信号に応答してＹデコーダを欠陥列
    に対して不能化するための手段（３１８ｃ）とを含む、
    装置。
  2. 【請求項２】 前記アドレス指定可能ヒューズ記憶手段
    （３１４ａ）は、前記複数個のセクターベースの冗長ブ
    ロックの各々の中の第１の冗長エレメントに対応する前
    記冗長列アドレスを記憶するための第１のアドレス指定
    可能ヒューズ記憶回路と、前記複数個のセクターベース
    の冗長ブロックの各々の中の第２の冗長エレメントに対
    応する前記冗長列アドレスを記憶するための第２のアド
    レス指定可能ヒューズ記憶回路（３１４ｂ）とを含む、
    請求項１に記載の半導体集積回路メモリ装置。
  3. 【請求項３】 前記第１のアドレス指定可能ヒューズ記
    憶回路および前記第２のアドレス指定可能ヒューズ記憶
    回路の各々は複数個のカッドアドレスヒューズ回路（３
    １５ａ−３１５ｇ）から構成される、請求項２に記載の
    半導体集積回路メモリ装置。
  4. 【請求項４】 前記カッドアドレスヒューズ回路の数は
    前記複数個のセクター中の列の数に依存する、請求項３
    に記載の半導体集積回路メモリ装置。
  5. 【請求項５】 前記カッドアドレスヒューズ回路の各々
    は、その出力が共通読出経路を共有するようにアレイ状
    に配列される複数個のミニヒューズ回路（３１９ａ−３
    １９ｄ）を含み、前記カッドアドレスヒューズ回路の各
    々は前記複数個のセクターベースの冗長ブロックの各々
    に関連する前記冗長列アドレスの１ビットアドレスを記
    憶するために用いられる、請求項４に記載の半導体集積
    回路メモリ装置。
  6. 【請求項６】 ミニヒューズ回路の数は前記複数個のセ
    クターベースの冗長ブロックの数に依存する、請求項５
    に記載の半導体集積回路メモリ装置。
  7. 【請求項７】 前記複数個のミニヒューズ回路の各々
    は、前記複数個のセクターベースの冗長ブロックのうち
    の１つに関連した前記ビットアドレスのうちの１つを記
    憶するためのプログラムトランジスタ装置（ＤＰ）と、
    前記セクターアドレス信号に応答して前記記憶された冗
    長列アドレスを読出すための読出トランジスタ装置（Ｄ
    Ｒ）とから形成されるミニヒューズセルを含む、請求項
    ６に記載の半導体集積回路メモリ装置。
  8. 【請求項８】 前記プログラミング手段は、前記セクタ
    ーアドレス信号に応答して複数個の冗長ブロックのうち
    の１つの中の第１の冗長エレメントを選択するように第
    １の冗長選択信号を発生するための第１のヒューズ選択
    回路（３０６ａ）と、前記セクターアドレス信号に応答
    して複数個の冗長ブロックのうちの１つの中の第２の冗
    長エレメントを選択するように第２の冗長選択信号を発
    生するための第２のヒューズ選択回路（３０６ｂ）とを
    含む、請求項２に記載の半導体集積回路メモリ装置。
  9. 【請求項９】 前記第１のアドレス指定可能ヒューズ記
    憶回路は、前記第１の冗長選択信号と前記アドレス入力
    信号とに応答して第１のセクターベースの冗長列アドレ
    スを記憶し、かつ前記第２のアドレス指定可能ヒューズ
    記憶回路は、前記第２の冗長選択信号と前記アドレス入
    力信号とに応答して第２のセクターベースの冗長列アド
    レスを記憶する、請求項８に記載の半導体集積回路メモ
    リ装置。
  10. 【請求項１０】 前記セクター選択手段は、各々がドレ
    インとソースとゲートとを有する複数個のセクター選択
    トランジスタから構成される、請求項１に記載の半導体
    集積回路メモリ装置。
  11. 【請求項１１】 各々がフラッシュＥＥＰＲＯＭセルの
    アレイからなる複数個のセクターから構成されるアレイ
    手段と、複数個のセクター中のメモリセルの欠陥列をセ
    クターごとに修理するための冗長回路手段とを有する半
    導体集積回路メモリ装置であって、前記冗長回路手段
    は、 複数個のセクターベースの冗長ブロックの各々の中の第
    １の冗長エレメントに対応する第１のセクターベースの
    冗長列アドレスを記憶するための、第１のアドレス指定
    可能ヒューズ記憶回路手段（３１４ａ）と、 前記複数個のセクターベースの冗長ブロックの各々の中
    の第２の冗長エレメントに対応する第２のセクターベー
    スの冗長列アドレスを記憶するための、第２のアドレス
    指定可能ヒューズ記憶回路手段（３１４ｂ）とを含み、 前記記憶手段は、前記複数個のセクターベースの冗長ブ
    ロックに関連した前記記憶された冗長列アドレスを読出
    し、かつアドレス入力信号を読出されている前記冗長列
    アドレスと比較して、一致した場合に冗長信号およびデ
    ィスエーブル信号を発生するための手段（３１６）を含
    み、さらに前記冗長信号に応答して前記冗長ブロックが
    前記欠陥列の修理に用いられることを可能にするための
    手段（３１８ａ、３１８ｂ）と、 前記ディスエーブル信号に応答してＹデコーダを欠陥列
    に対して不能化するための手段（３１８ｃ）とを含む、
    装置。
  12. 【請求項１２】 前記第１のアドレス指定可能ヒューズ
    記憶手段および前記第２のアドレス指定可能ヒューズ記
    憶手段の各々は、複数個のカッドアドレスヒューズ回路
    （３１５ａ−３１５ｇ）から構成される、請求項１１に
    記載の半導体集積回路メモリ装置。
  13. 【請求項１３】 前記カッドアドレスヒューズ回路の数
    は前記複数個のセクター中の列の数に依存する、請求項
    １２に記載の半導体集積回路メモリ装置。
  14. 【請求項１４】 前記カッドアドレスヒューズ回路の各
    々は、その出力が共通読出経路を共有するようにアレイ
    状に配列される複数個のミニヒューズ回路（３１９ａ−
    ３１９ｄ）を含み、前記カッドアドレスヒューズ回路の
    各々は前記複数個のセクターベースの冗長ブロックの各
    々に関連した前記冗長列アドレスの１ビットアドレスを
    記憶するために用いられる、請求項１３に記載の半導体
    集積回路メモリ装置。
  15. 【請求項１５】 ミニヒューズ回路の数は前記複数個の
    セクターベースの冗長ブロックの数に依存する、請求項
    １４に記載の半導体集積回路メモリ装置。
  16. 【請求項１６】 前記複数個のミニヒューズ回路の各々
    は、前記複数個のセクターベースの冗長ブロックのうち
    の１つに関連した前記ビットアドレスのうちの１つを記
    憶するためのプログラムトランジスタ装置（ＤＰ）と、
    前記セクターアドレス信号に応答して前記記憶された冗
    長列アドレスを読出すための読出トランジスタ装置（Ｄ
    Ｒ）とから形成されるミニヒューズセルを含む、請求項
    １５に記載の半導体集積回路メモリ装置。
  17. 【請求項１７】 セクターアドレス信号に応答して複数
    個の冗長ブロックのうちの１つの中の第１の冗長エレメ
    ントを選択するように第１の冗長選択信号を発生するた
    めの第１のヒューズ選択回路（３０６ａ）と、前記セク
    ターアドレス信号に応答して複数個の冗長ブロックのう
    ちの１つの中の第２の冗長エレメントを選択するように
    第２の冗長選択信号を発生するための第２のヒューズ選
    択回路（３０６ｂ）とをさらに含む、請求項１１に記載
    の半導体集積回路メモリ装置。
  18. 【請求項１８】 前記第１のアドレス指定可能ヒューズ
    記憶回路は、前記第１の冗長選択信号とアドレス入力信
    号とに応答して第１のセクターベースの冗長列アドレス
    を記憶し、かつ前記第２のアドレス指定可能ヒューズ記
    憶回路は、前記第２の冗長選択信号と前記アドレス入力
    信号とに応答して第２のセクターベースの冗長列アドレ
    スを記憶する、請求項１７に記載の半導体集積回路メモ
    リ装置。
  19. 【請求項１９】 各々がフラッシュＥＥＰＲＯＭセルの
    アレイからなる複数個のセクターから構成されるアレイ
    手段を有する半導体集積回路メモリ装置中のメモリセル
    の欠陥列をセクターベースで修理するための方法であっ
    て、前記方法は、 複数個のセクターのうちの対応するものの中の欠陥列を
    修理する際に同じ冗長列中の他のセグメントから独立し
    て使用できるように、複数個のセクターベースの冗長ブ
    ロックから構成される冗長列をセグメントに分けるステ
    ップと、 欠陥列の修理の際に用いられるべき異なる冗長列セグメ
    ントのうちの１つに関連した複数個のセクター中のメモ
    リセルの欠陥列を含む列アドレスを各々が規定する、セ
    クターベースの冗長列アドレスをアドレス指定可能ヒュ
    ーズ記憶装置に記憶するステップと、 セクターアドレス信号とアドレス入力信号とに応答して
    前記冗長列アドレスをプログラミングするステップと、 前記複数個のセクターベースの冗長ブロックに関連した
    前記記憶された冗長列アドレスを読出し、かつ選択され
    た列アドレスを読出されている前記冗長列アドレスと比
    較して、一致する場合には冗長信号およびディスエーブ
    ル信号を発生するステップと、 前記冗長信号に応答して前記欠陥列を修理するために用
    いられるべき前記冗長ブロックを可能化するステップ
    と、 前記ディスエーブル信号に応答してＹデコーダを欠陥列
    に対して不能化するステップとを含む、方法。
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