JPH0798998A - 不揮発性メモリ - Google Patents

不揮発性メモリ

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JPH0798998A
JPH0798998A JP15552794A JP15552794A JPH0798998A JP H0798998 A JPH0798998 A JP H0798998A JP 15552794 A JP15552794 A JP 15552794A JP 15552794 A JP15552794 A JP 15552794A JP H0798998 A JPH0798998 A JP H0798998A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 欠陥部分を含んだ不揮発性メモリからなるメ
モリ・カードを外部コンピュータでそのメモリへのアド
レス指定を変えずに使用できるようにする。 【構成】 複数のメモリをそれぞれ複数のブロックに分
割し、欠陥を含んだブロックを使用できないものとして
排除して、残りのブロックをコンピュータのアドレスに
対応するようにマッピングする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータ・メモリ
の分野に関するものである。とりわけ、本発明は、対話
式アドレス・マッピングを施された、電気的に消去可能
な、プログラマブル浮動ゲート不揮発性メモリ・カード
に関するものである。
【０００２】
【従来の技術】先行技術による不揮発性メモリのタイプ
の１つは、フラッシュ消去可能で、電気的にプログラム
可能な読み取り専用メモリ（「フラッシュＥＰＲＯ
Ｍ」）である。フラッシュＥＰＲＯＭはユーザがプログ
ラムすることが可能である。プログラムされたものは、
フラッシュＥＰＲＯＭの全内容を電気的消去によって消
去することが可能である。フラッシュＥＰＲＯＭは、従
って、新しいデータで再プログラミングを施すことが可
能である。
【０００３】先行技術によるパーソナル・コンピュータ
・システムは、通常、取り外し可能なデータ記憶媒体を
利用している。先行技術による取り外し可能な記憶媒体
の１つは、フロッピー・ディスクである。比較的新しい
先行技術による記憶媒体は、集積回路ベースのメモリ・
カード（「ＩＣメモリ・カード」）である。
【０００４】先行技術によるフラッシュＥＰＲＯＭは、
不揮発性で、再プログラム可能であり、これによって、
取り外し可能なデータ記憶媒体に、フラッシュＥＰＲＯ
Ｍ技法を利用することが可能になった。こうした先行技
術による用途の１つが、フラッシュＥＰＲＯＭメモリ・
カード（「フラッシュ・メモリ・カード」）である。フ
ラッシュ・メモリ・カードには、一般に、いくつかのフ
ラッシュＥＰＲＯＭが含まれている。フラッシュ・メモ
リ・カードは、電気的に消去し、プログラムすることが
可能である。
【０００５】従来のフラッシュ・メモリ・カードに用い
られる従来のフラッシュＥＰＲＯＭには、一般に、主メ
モリ・アレイ以外に、予備メモリ・セル及びＣＡＭセル
が含まれている。予備メモリ・セルは、主メモリ・アレ
イの欠陥のあるセルと置き換えるために用いられる。予
備メモリ・セルは、やはり、行及び列をなすように配置
されており、従って、予備メモリ・アレイと呼ばれる。
主メモリ・アレイの列内にあるメモリ・セルが、従来の
フラッシュＥＰＲＯＭに見受けられる欠陥を有する場
合、予備メモリ・アレイの予備列が、主メモリ・アレイ
の欠陥のある列との置換に利用される。
【０００６】予備メモリ・アレイを作動させ、主メモリ
・アレイの欠陥のある列にとって変わるようにするた
め、ＣＡＭセルが利用される。ＣＡＭセルは、一般に、
フラッシュＥＰＲＯＭセルから構成される。
【０００７】しかし、欠点は、従来のフラッシュ・メモ
リ・カードに用いられる従来のフラッシュＥＰＲＯＭに
関連したものである。欠点の１つは、従来のフラッシュ
ＥＰＲＯＭの１つが、予備メモリ・セルよりも多くの欠
陥セルを備えているか、あるいは、欠陥セルを予備メモ
リ・セルに置き換えることができない場合、この特定の
従来のフラッシュＥＰＲＯＭを利用することができない
ので、排除しなければならない。このため、一般には、
従来のＥＰＲＯＭの製造コスト全体が大幅に上昇するこ
とになる。さらに、メモリ・アレイ内のわずかな欠陥メ
モリ・セルのために、フラッシュＥＰＲＯＭ全体を廃棄
するのは、一般に、無駄なことである。これは、一般
に、従来のフラッシュＥＰＲＯＭの記憶容量が増大する
場合に当てはまることである。通常、フラッシュＥＰＲ
ＯＭの欠陥メモリ・セル以外のメモリ・セルには、やは
り、データ記憶のためにアクセス可能である。
【０００８】置換されない欠陥セルを備えた従来のフラ
ッシュＥＰＲＯＭを用いる場合、これら欠陥セルに関連
した記憶場所を利用することはできないので、その欠陥
セルに関連した記憶場所のアドレスをフラッシュＥＰＲ
ＯＭのアドレス・マップから除去しなければならない。
この結果、一般に、フラッシュＥＰＲＯＭのアドレス・
マップが不連続になる。こうしたフラッシュＥＰＲＯＭ
が、従来のフラッシュ・メモリ・カードで用いられる場
合、欠陥のあるメモリ・セルに関連した記憶場所のアド
レスも、不連続になる。さらに、フラッシュ・メモリ・
カードにアクセスする外部回路要素は、フラッシュ・メ
モリ・カードにアクセスする前に、これら欠陥セルに関
連した記憶場所のアドレスを知る必要がある。
【０００９】
【発明が解決しようとする課題】本発明の目的の１つ
は、部分的に機能する再プログラム可能不揮発性メモリ
を利用する、再プログラム可能不揮発性メモリ・カード
を提供することにある。
【００１０】本発明のもう１つの目的は、部分的に機能
する再プログラム可能不揮発性メモリを利用するが、連
続したカード・アドレスを備える、再プログラム可能不
揮発性メモリ・カードを提供することにある。
【００１１】本発明のもう１つの目的は、メモリ・カー
ドの各メモリ毎に非機能部分のマッピングが可能な、再
プログラム可能不揮発性メモリ・カードを提供すること
にある。
【００１２】本発明のもう１つの目的は、コスト有効性
の高い再プログラム可能不揮発性メモリ・カードを提供
することにある。
【００１３】
【課題を解決するための手段】不揮発性メモリ・カード
には第１のメモリと、第２のメモリが含まれている。第
１のメモリには、それぞれ、第１のブロック・アドレス
と第２のブロック・アドレスによってアドレス指定可能
な、第１のブロックと第２のブロックが含まれている。
第２のメモリには、それぞれ、第３のブロック・アドレ
スと第４のブロック・アドレスによってアドレス指定可
能な、第３のブロックと第４のブロックが含まれてい
る。（１）第１、第２、第３、及び第４のブロック・ア
ドレスと、（２）それぞれが、第１、第２、第３、及
び、第４のブロックの１つに関する操作条件を示す第
１、第２、第３、及び、第４の状況データとを記憶する
アドレス・テーブルが用いられる。第１、第２、第３、
及び、第４の状況データは、それぞれ、第１の状態と第
２の状態をとることが可能である。第１、第２、第３、
及び、第４のブロックの特定の１つが、操作不能の場
合、第１、第２、第３、及び、第４の状況データの対応
する１つが第１の状態をとる。（１）アドレス・テーブ
ル及び（２）第１と第２のメモリには、アドレス翻訳論
理回路が結合されており、第１と第２のメモリ内の記憶
場所にアクセスするために外部アドレスを受け、第１、
第２、第３、及び第４のブロックの少なくともひとつが
操作不能のときに、外部アドレスが連続であるようにそ
れらのうち操作可能なブロックだけの記憶場所にアクセ
スするように外部アドレスを変換する。外部アドレスの
それぞれには、ブロック・アドレスと、ブロック・アド
レスに関連したアドレスが含まれている。本発明の他の
目的、特徴、及び、利点については、添付の図面、及
び、以下に示す詳細な説明から明らかにする。
【００１４】
【実施例】図１は、フラッシュ・メモリ・カード１０の
透視図である。フラッシュ・メモリ・カード１０のプラ
スチック・ケース２の内側には、データをアドレスに記
憶するための複数のフラッシュＥＰＲＯＭ（図１には示
されていない）が設けられている。メモリの読み取りま
たは書き込み操作のため、フラッシュ・メモリ・カード
１０は、パーソナル・コンピュータ１５０のスロット７
に挿入される。
【００１５】カード１０には、カード１０の片側にコネ
クタ５が設けられており、コネクタ５をスロット７に挿
入すると、カード１０とパーソナル・コンピュータ１５
０が接続されるようになっている。カード１０には、書
き込み保護スイッチ（「ＷＰＳ」）３も設けられてい
る。
【００１６】コンピュータ１５０は、ポータブル・コン
ピュータ、ラップ・トップ・コンピュータ、ワークステ
ーション、ミニコンピュータ、メインフレーム、また
は、任意の他のタイプのコンピュータとすることが可能
である。コンピュータ１５０には、中央演算処理装置、
メモリ、及び他の周辺装置（全て、不図示）が含まれて
いる。
【００１７】図２は、フラッシュ・メモリ・カード１０
のブロック図である。フラッシュ・メモリ・カード１０
には、複数のフラッシュＥＰＲＯＭ１２ａ〜１２ｉ、及
び、１３ａ〜１３ｉを含むメモリ・アレイ１１が含まれ
ており、各ＥＰＲＯＭには、アドレスにデータを記憶す
るメモリ・セルが含まれている。１つの実施例では、メ
モリ・アレイ１１に２０のフラッシュＥＰＲＯＭが含ま
れている。他の実施例の場合、メモリ・アレイ１１に
は、２０を超えるか、または２０未満のフラッシュＥＰ
ＲＯＭを含むことが可能である。例えば、メモリ・アレ
イ１１には、２〜１８のフラッシュＥＰＲＯＭを含むこ
とが可能である。
【００１８】ある実施例では、フラッシュ・メモリ・カ
ード１０は、４０メガバイト（「Ｍバイト」）のデータ
を記憶することができる。ある実施例では、フラッシュ
ＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊは、それ
ぞれ、１６Ｍビット（すなわち、メガビット）のデータ
を記憶することができる。他の実施例の場合、フラッシ
ュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊは、そ
れぞれ、１６Ｍビットを超えるか、または、１６Ｍビッ
ト未満のデータを記憶する。
【００１９】メモリ・アレイ１１内のフラッシュＥＰＲ
ＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊは、それぞれ、
アドレス入力Ａ0 〜Ａ20及びデータ・ピンＤ0 〜Ｄ7 ま
たはＤ8 〜Ｄ15を含んでいる。アドレスは、それぞれの
アドレス入力Ａ0 〜Ａ20を介して、フラッシュＥＰＲＯ
Ｍ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにラッ
チされる。フラッシュＥＰＲＯＭ１２ａ〜１２ｊには、
それぞれ、データ・ピンＤ0 〜Ｄ7 が含まれており、フ
ラッシュＥＰＲＯＭには、それぞれ、１３ａ〜１３ｊが
含まれている。
【００２０】読み取り、プログラム、及び、消去操作の
ため、複数のブロックのそれぞれには、個々にアドレス
指定することが可能である。フラッシュＥＰＲＯＭ１２
ａ〜１２ｊ及び１３ａ〜１３ｊは、それぞれ、複数のブ
ロック（図２には示されていない）に編成されるメモリ
・アレイを含んでいる。実施例の１つでは、複数のブロ
ックは、ビット・ライン・ブロックである。各ブロック
には、複数のビット・ラインが含まれている。従って、
ブロックのビット・ラインは、そのブロック内に限って
延びるものと解釈され、その隣接ブロックのセルには接
続されない。メモリ・アレイには、全てのブロックに共
用され、共通している複数のワード・ラインも含まれて
いる。メモリ・セルは、ビット・ラインとワード・ライ
ンの交差点に配置される。
【００２１】実施例の１つでは、フラッシュＥＰＲＯＭ
１２ａ〜１２ｊ及び１３ａ〜１３ｊは、それぞれ、３２
のブロックを含んでおり、各ブロックは、５１２Ｋビッ
ト（すなわち、キロビット）のデータを記憶する。代替
実施例の場合、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及
び１３ａ〜１３ｊは、それぞれ、３２を超えるか、また
は、３２未満のビットを含むことが可能である。
【００２２】フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊの特定の１つにアドレスが加えられる
と、複数のブロックの１つにおける記憶場所がアドレス
指定される。加えられるアドレスは、選択されたブロッ
ク内の１つのワード・ライン、及び、１バイトの（すな
わち、８）ビット・ラインを選択する。その特定のブロ
ック内における１つ以上の記憶場所に、欠陥が見つかる
と、ブロック全体が、欠陥ブロックとして処理され、デ
ータの記憶には用いられない。
【００２３】フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊのそれぞれをテストする際、または、フ
ラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊ
が、それぞれ、フラッシュ・メモリ・カード１０内に配
置された場合、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及
び１３ａ〜１３ｊのそれぞれにおける１つまたは複数の
欠陥ブロックを検出することができる。任意の既知のソ
フトウェアによる方法を利用し、フラッシュＥＰＲＯＭ
１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおける
各記憶場所にアクセスすることによって、フラッシュＥ
ＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれ
における欠陥ブロックを検出することが可能である。フ
ラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊ
のそれぞれにおける欠陥ブロックに関する情報が、フラ
ッシュ・メモリ・カード１０のカード制御論理回路２１
のアドレス・テーブル６２に記憶される。カード制御論
理回路２１及びアドレス・テーブル６２については、さ
らに詳細に後述する。アドレス・テーブル６２に記憶さ
れる情報には、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及
び１３ａ〜１３ｊの欠陥ブロックの全アドレスが含まれ
ている。従って、アドレス・テーブル６２を利用するこ
とによって、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊのそれぞれにおける欠陥ブロックをマッ
ピングすることが可能であり、これについては、やはり
さらに詳細に後述する。
【００２４】フラッシュＥＰＲＯＭ ２ａ〜１２ｊ及び
１３ａ〜１３ｊのそれぞれには、書き込み許可入力ピン
ＷＥ（／）出力許可入力ピンＯＥ（／）、及び、チップ
使用可能化入力ピンＣＥ（／）が含まれている。ＷＥ
（／）、ＯＥ（／）、及び、ＣＥ（／）は、それぞれ、
低で、アクティブになる。チップ使用可能化入力ピンＣ
Ｅ（／）は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊのそれぞれに関するチップ・セレクタで
あり、装置の選択に用いられる。出力許可入力ピンＯＥ
（／）は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１
３ａ〜１３ｊのそれぞれに関する出力制御装置であり、
データ・ピンＤ0 〜Ｄ7 またはＤ8 〜Ｄ15からのデータ
にゲート制御を施すために用いられる。
【００２５】フラッシュＥＰＲＯＭ１１のうちの特定の
フラッシュＥＰＲＯＭに対するＣＥ（／）入力が論理的
に低い場合、そのフラッシュＥＰＲＯＭに対する論理的
に低いＷＥ（／）入力によって、そのフラッシュＥＰＲ
ＯＭに対する書き込みが可能になる。アドレスは、書き
込み許可パルスの立ち下がり区間においてラッチされ
る。データは、書き込み許可パルスの立ち上がり区間に
おいてラッチされる。
【００２６】フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊには、それぞれ、プログラム／消去電源
電圧入力ＶPP1 またはＶPP2 、装置電源入力ＶCC、及
び、Ｖss入力が含まれている。ＶPP1 は、フラッシュＥ
ＰＲＯＭ１２ａ〜１２ｊ用のプログラム／消去電源であ
り、ＶPP2 は、フラッシュＥＰＲＯＭ１３ａ〜１３ｊ用
のプログラム／消去電源である。実施例の１つでは、フ
ラッシュＥＰＲＯＭ１１は、それぞれ、１２．０ボルト
のＶPP1 及びＶPP2 を必要とする。実施例の１つでは、
フラッシュＥＰＲＯＭ１１は、約５．０ボルトまたは
３．０ボルトのＶCCを必要とする。ＶSSは、接地され
る。
【００２７】フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊのそれぞれに高い（すなわち、１２ボル
トの）ＶPP1 またはＶPP2 が印加されていない場合に
は、フラッシュＥＰＲＯＭは、読み取り専用メモリの働
きをする。Ａ0 〜Ａ20のアドレス入力を介して供給され
るアドレスに記憶されたデータは、そのメモリ・セル・
アレイから読み取られ、そのデータ・ピンＤ0 〜Ｄ7 ま
たはＤ8 〜Ｄ15を通じて利用可能になる。フラッシュＥ
ＰＲＯＭ１１のそれぞれのフラッシュＥＰＲＯＭに１２
ボルトのＶPP1 またはＶPP2 が供給されると、フラッシ
ュＥＰＲＯＭの内容は、消去操作によって消去可能であ
り、従って、プログラム操作によって、新しいデータ及
びコードでその装置に再プログラムすることが可能にな
る。フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜
１３ｊのそれぞれには、消去及びプログラム操作を実施
する回路要素が含まれている。
【００２８】フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊのそれぞれには、パワー・ダウン・ピン
ＰＷＤ（／）も含まれている。フラッシュＥＰＲＯＭの
パワー・ダウン・ピンＰＷＤ（／）は、パワー・ダウン
・モード制御装置である。フラッシュＥＰＲＯＭ１２ａ
〜１２ｊ及び１３ａ〜１３ｊの１つにおけるパワー・ダ
ウン・ピンＰＷＤの信号が論理的に低レベルの場合、フ
ラッシュＥＰＲＯＭは、パワー・ダウン・モードに入
る。
【００２９】フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊのそれぞれには、レディ／ビジー出力ピ
ンＲＹ／ＢＹ（／）も含まれている。レディ／ビジーＲ
Ｙ／ＢＹ（／）は、フラッシュＥＰＲＯＭ１２ａ〜１２
ｊ及び１３ａ〜１３ｊのそれぞれに関するレディ／ビジ
ー・インジケータである。フラッシュＥＰＲＯＭ１２ａ
〜１２ｊ及び１３ａ〜１３ｊのそれぞれに関するＲＹ／
ＢＹ（／）出力は、低で、アクティブになる。フラッシ
ュＥＰＲＯＭの論理的に高いＲＹ／ＢＹ（／）出力は、
フラッシュＥＰＲＯＭに関する「レディ」状態または
「レディ」モードを示している（すなわち、操作を受け
入れる準備が整っている）。論理的に低いＲＹ／ＢＹ
（／）出力は、フラッシュＥＰＲＯＭに関する「ビジ
ー」状態または「ビジー」モードを示している（すなわ
ち、書き込み状態の回路要素が、現在使用中である）。
【００３０】フラッシュ・メモリ・カード１０には、さ
らに、カード制御論理回路２１が含まれている。カード
制御論理回路２１は、フラッシュ・カード１０のフラッ
シュ・カード・ピンとフラッシュＥＰＲＯＭ１１とのイ
ンターフェイスを行う。カード制御論理回路２１には、
フラッシュ・メモリ・カード１０とのデータの送受信に
ついて経路指定するためのデータ制御回路（不図示）、
フラッシュ・メモリ・カード１０の構造を記述した情報
を記憶するためのカード情報構造（不図示）、及び、フ
ラッシュ・メモリ・カード１０に関する状況を制御し、
報告するためのカード制御レジスタ（やはり、不図示）
が含まれている。
【００３１】カード制御論理回路２１は、フラッシュ・
メモリ・カード１０に関する制御論理回路からなってい
る。カード制御論理回路２１は、アドレス、データ、制
御信号、パワー、及び、アースを受ける。カード制御論
理回路２１は、さらに、（１）フラッシュＥＰＲＯＭ１
２ａ〜１２ｊ及び１３ａ〜１３ｊに関する読み取り、消
去、及び、プログラムを監督し、（２）フラッシュ・メ
モリ・カード１０内における電源の利用を監督し、
（３）フラッシュ・メモリ・カード１０に関するカード
情報構造データの外部ホスト・コンピュータ（不図示）
に対する送信を監督し、（４）フラッシュ・メモリ・カ
ード１０に関する状況情報のホスト・コンピュータに対
する送信を監督する。
【００３２】カード制御論理回路２１には、アドレス・
テーブル６２、容量表示論理回路６３、アドレス翻訳論
理回路６１も含まれている。上述のように、アドレス・
テーブル６２は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ
及び１３ａ〜１３ｊのそれぞれにおける複数のブロック
のそれぞれに関するブロック・アドレス、及び、そのブ
ロックが、欠陥ブロックか、あるいは、無欠陥ブロック
かを示す、それぞれのブロックに関する状況情報を記憶
する。容量表示論理回路６３及びアドレス翻訳論理回路
６１はアドレス・テーブル６２に結合されている。アド
レス・テーブル６２は、不揮発性メモリ、または、揮発
性メモリによって形成することが可能である。実施例の
１つでは、アドレス・テーブル６２が、ＲＯＭセルによ
って形成される。別の実施例の場合、アドレス・テーブ
ル６２は、フラッシュＥＰＲＯＭセルによって形成され
る。
【００３３】アドレス・テーブル６２は、フラッシュＥ
ＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれ
における各ブロックのブロック・アドレス及び状況情報
を記憶する。ブロック・アドレスは、メモリ・アレイ１
１内におけるフラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊの１つのブロックに関するアドレスを表
示する。ブロック・アドレスは、メモリ・アレイ１１内
において線形にマッピングされる。状況情報は、ブロッ
クが無欠陥ブロックか、あるいは、欠陥ブロックかを表
示する。フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３
ａ〜１３ｊのそれぞれにおける各ブロックのブロック・
アドレス及び状況情報は、ルック・アップ・テーブル・
フォーマットによってアドレス・テーブル６２に記憶さ
れる。アドレス・テーブル６２の機能については、やは
り、図３〜４に関連して、さらに詳細に後述する。容量
表示論理回路６３は、フラッシュ・メモリ・カードの全
記憶容量（すなわち、無欠陥ブロックの総数）を外部ホ
スト・コンピュータに対して報告するために利用され
る。例えば、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊのそれぞれが、それぞれ、５１２Ｋビッ
トのデータを記憶する、３２のブロックを備えていて、
フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３
ｊの中に８つの欠陥ブロックが存在する場合、容量表示
論理回路６３は、外部ホスト・コンピュータに対して、
フラッシュ・メモリ・カード１０の全記憶容量が３６Ｍ
バイトであることを表示する。この結果、外部ホスト・
コンピュータは、フラッシュ・メモリ・カード１０を３
６Ｍバイトのフラッシュ・メモリ・カードとして取り扱
う。
【００３４】容量表示論理回路６３は、フラッシュＥＰ
ＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの中に１０個
の欠陥ブロックが存在する場合、外部ホスト・コンピュ
ータに対して、フラッシュ・メモリ・カード１０の全記
憶容量が３５Ｍバイトであることを表示する。この状況
の場合、外部ホスト・コンピュータは、フラッシュ・メ
モリ・カード１０を３５Ｍバイトのフラッシュ・メモリ
・カードとして取り扱う。容量表示論理回路６３は、既
知の任意の論理回路とすることが可能である。例えば、
容量表示論理回路６３は、アドレス・テーブル６２の状
況情報から無欠陥ブロック総数をカウントするカウンタ
とすることが可能である。もう１つの例として、容量表
示論理回路６３は、アドレス・テーブル６２における全
ての無欠陥ブロック状況データの合計をする合計論理回
路とすることも可能である。容量表示論理回路６３の出
力は、カード・データ・ピンＤ0 〜Ｄ15を介して外部ホ
スト・コンピュータに供給されるが、これについては、
後述する。
【００３５】アドレス翻訳論理回路６１は、カード制御
論理回路２１において用いられ、（１）フラッシュ・メ
モリ・カード１０が、フラッシュＥＰＲＯＭ１２ａ〜１
２ｊ及び１３ａ〜１３ｊの中からの内部的な選択に必要
とする個々のチップ使用可能化入力ピンＣＥ（／）信号
をデコードし、（２）フラッシュＥＰＲＯＭ１２ａ〜１
２ｊ及び１３ａ〜１３ｊの無欠陥ブロックだけの記憶場
所にアドレス指定するように、外部ホスト・コンピュー
タからフラッシュ・メモリ・カード１０に加えられる連
続した外部カード・アドレスを内部メモリ・アドレスに
変換するためにデコードするのに必要な論理回路を提供
する。
【００３６】外部カード・アドレスは、連続しており、
論理的に連続してフラッシュ・メモリ・カード１０アド
レスすることができる。例えば、フラッシュ・メモリ・
カード１０が、３５Ｍバイトの無欠陥記憶ブロックを有
する場合、カード１０に加えられる外部カード・アドレ
スは、フラッシュ・メモリ・カード１０における欠陥ブ
ロックの場所に関係なく、フラッシュ・メモリ・カード
１０の最初の３５Ｍバイトの記憶場所に連続してアドレ
ス指定する。換言すれば、外部カード・アドレスは、フ
ラッシュ・メモリ・カード１０の欠陥ブロックにアクセ
スすることは問題にせず、従って、連続することが可能
である。
【００３７】アドレス翻訳論理回路６１は、フラッシュ
・メモリ・カード１０のアドレス・ピンＡ0 〜Ａ25を介
して外部カード・アドレスを受け、フラッシュ・メモリ
・カード１０のＣＥ1 （／）及びＣＥ2 （／）ピンから
ＣＥ1 （／）及びＣＥ2 （／）カード使用可能化信号を
受ける。アドレス翻訳論理回路６１は、次に、外部カー
ド・アドレスをアドレス・テーブル６２に記憶された状
況情報に基づいて内部メモリ・アドレスに翻訳または変
換して、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３
ａ〜１３ｊの無欠陥ブロックだけの記憶場所にアドレス
指定して、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１
３ａ〜１３ｊの欠陥ブロックのすべての記憶場所が連続
した外部カード・アドレスによるアクセスから外され
る。
【００３８】アドレス翻訳論理回路６１の機能は、フラ
ッシュ・メモリ・カード１０のカード・アドレス・マッ
プから欠陥ブロックを外して、その欠陥ブロックに対す
るアクセスを不能にし、連続した外部カード・アドレス
を可能にすることである。アドレス翻訳論理回路６１
は、加えられるカード・アドレス及びアドレス・テーブ
ル６２に記憶されている状況情報に関して、論理合成を
実施し、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３
ａ〜１３ｊに関する物理的メモリ・アドレスを生成す
る。一言で言えば、アドレス翻訳論理回路６１は、アド
レス・テーブル６２の情報を論理合成プログラムに供給
して、フラッシュ・メモリ・カード１０に適したアドレ
ス翻訳を生成し、フラッシュ・メモリ・カード１０にお
ける欠陥ブロックに対するアクセスを阻止する。
【００３９】実施例の１つでは、アドレス論理回路６１
は論理合成プログラムによって実施される。別の実施例
では、アドレス翻訳論理回路６１はプログラマブル論理
ゲート・アレイによって実施される。代替実施例の場
合、アドレス翻訳論理回路６１は他の既知の論理回路に
よって実施することが可能である。機能的に言えば、ア
ドレス翻訳論理回路６１は、欠陥ブロックの記憶場所を
アドレス指定した外部カード・アドレスを、隣接する無
欠陥ブロックの対応する記憶場所宛にする。図４には、
アドレス翻訳論理回路６１における機能が示されている
が、これについては、さらに詳細に後述する。
【００４０】フラッシュ・メモリ・カード１０には、デ
ータ・ピンＤ0 〜Ｄ15が含まれている。データ・ピンＤ
0 〜Ｄ15は、カード制御論理回路２１に結合されてい
る。データ・ピンＤ0 〜Ｄ15は、メモリ書き込みサイク
ル時に、データを入力し、メモリ読み取りサイクル時
に、データを出力するために用いられる。データ・ピン
Ｄ0 〜Ｄ15は、高で、アクティブになり、カード１０が
切断されるか、あるいは、出力が禁止になると、浮動し
て、トライ・ステート・オフになる。
【００４１】フラッシュ・メモリ・カード１０は、カー
ド使用許可入力ＣＥ1 （／）及びＣＥ2 （／）と、出力
許可入力ＯＥ（／）を受信する。カード使用許可入力Ｃ
Ｅ1（／）及びＣＥ2 （／）は、フラッシュＥＰＲＯＭ
１２ａ〜１２ｊ及び１３ａ〜１３ｊの選択に利用される
チップ選択である。出力許可入力ＯＥ（／）は、カード
の出力制御であり、アクセスされるフラッシュＥＰＲＯ
Ｍの選択とは関係なく、データ・ピンＤ0 〜Ｄ15からの
データにゲート制御を施すために用いられる。ＯＥ
（／）信号は、カード制御論理回路２１による処理を受
け、ＣＯＥ（／）信号になる。ＣＯＥ（／）信号は、ラ
イン３７を介して、フラッシュＥＰＲＯＭ１２ａ〜１２
ｊ及び１３ａ〜１３ｊのそれぞれにおけるＯＥ（／）ピ
ンに結合される。ＣＯＥ（／）が、論理的に高レベルの
場合、全てのフラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊからの出力が禁止される。カードのデー
タ・ピンＤ0 〜Ｄ15は高インピーダンス状態になる。
【００４２】カード使用許可入力ＣＥ1 （／）及びＣＥ
2 （／）は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊを使用可能にするために用いられる。Ｃ
Ｅ1（／）及びＣＥ2 （／）が両方とも論理的に高レベ
ルの場合、カードは切断されて電源消費はスタンバイ・
レベルまで減少する。フラッシュ・メモリ・カード１０
には、カード書き込み許可ピンＷＥ（／）も含まれてい
る。カード書き込み許可ピンＷＥ（／）は、カード制御
論理回路２１及びフラッシュＥＰＲＯＭ１２ａ〜１２ｊ
及び１３ａ〜１３ｊに対する書き込みを制御する。カー
ド書き込み許可ピンＷＥ（／）が、論理的に高レベルの
場合、フラッシュ・メモリ・カード１０に対するデータ
入力は実施不能とされる。ＷＥ（／）信号は、カード制
御論理回路２１による処理を受けるとＣＷＥ（／）信号
になり、ライン３６を介してフラッシュＥＰＲＯＭ１２
ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれのＷＥ（／）
入力と結合される。
【００４３】フラッシュ・メモリ・カード１０には、カ
ード・レディ／ビジー出力ピンＲＤＹ／ＢＳＹ（／）も
含まれている。カード・レディ／ビジー出力ピンＲＤＹ
／ＢＳＹ（／）の出力は、カードがビジー状態か、ある
いは、レディ状態かの表示を行う。カード制御論理回路
２１は、ライン４２を介して、フラッシュＥＰＲＯＭ１
２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれからＲＹ／
ＢＹ（／）出力を受けて、カード・レディ／ビジー出力
ピンＲＤＹ／ＢＳＹ（／）の出力を外部回路要素のホス
ト・コンピュータに送り出す。
【００４４】フラッシュ・メモリ・カード１０には、低
でアクティブになるレジスタ・メモリ選択入力ピンＲＥ
Ｇ（／）が含まれている。ＲＥＧ（／）信号は、論理的
に低の場合、カード制御論理回路２１が、カード制御論
理回路２１のカード情報構造からのカード情報構造デー
タを外部ホスト・コンピュータに対して送り出すことが
できるようにする。さらに、ＲＥＧ（／）信号が論理的
に低の場合、カード制御論理回路２１に対する書き込み
操作によって、カード制御論理回路２１のカード情報構
造に記憶されているカード情報構造データを更新するこ
とができる。さらに、論理的に低のＲＥＧ（／）信号に
よって、カード制御論理回路２１のカード制御レジスタ
に対するアクセスも可能になる。換言すれば、ピンＲＥ
Ｇ（／）は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び
１３ａ〜１３ｊまたはカード制御論理回路２１に対する
操作を制御する。実施例の１つでは、ピンＲＥＧ（／）
が低レベルの場合、操作はカード制御論理回路２１に施
される。ピンＲＥＧ（／）が高レベルの場合、操作はフ
ラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊ
に対して施される。
【００４５】フラッシュ・メモリ・カード１０には、２
つのカード検出ピンＣＤ1 （／）及びＣＤ2 （／）が含
まれている。カード検出ピンＣＤ1 （／）及びＣＤ2
（／）によって、ホスト・コンピュータ・システムは、
カード１０が適正にロードされているか否かを判定する
ことが可能になる。フラッシュ・メモリ・カード１０に
は、書き込み保護スイッチ２２が含まれている。スイッ
チ２２は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１
３ａ〜１３ｊに対する書き込み許可信号ＷＥ（／）を制
御する、カード制御論理回路２１の回路要素（不図示）
を使用不能にする。スイッチ２２が作動すると（すなわ
ち、スイッチ・ナイフ３０がＶCCに接続されると）、カ
ード制御論理回路２１のＷＥ（／）が高になるので、フ
ラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊ
のそれぞれに対する書き込みが阻止されることになる。
【００４６】フラッシュ・メモリ・カード１０には、書
き込み保護出力ピンＷＰも含まれている。ＷＰピンが高
電圧でアクティブの場合、カードに対する全ての書き込
み操作は禁止される。ＷＰピンは、書き込み保護スイッ
チ２２の条件を反映する。ＶCCは、フラッシュ・メモリ
・カード１０のためのカード電源であり、ＧＮＤは、カ
ードのためのアースである。実施例の１つでは、フラッ
シュ・メモリ・カード１０のカード電源ＶCCは、３ボル
トである。もう１つの実施例では、フラッシュ・メモリ
・カード１０のカード電源ＶCCは、５ボルトである。
【００４７】装置電源ＶCCは、電圧変換回路５０に結合
されている。電圧変換回路５０は、やはり、ライン４１
を介してＲＥＧ（／）信号を受ける。電圧変換回路５０
はフラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１
３ｊのそれぞれに対してＶCC電圧を印加する。電圧変換
回路５０はプログラム／消去電圧ＶPPを発生して、フラ
ッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの
それぞれに対して印加する。もう１つの実施例の場合、
フラッシュ・メモリ・カード１０は電圧変換回路５０を
含んでいない。その場合、外部ホスト・コンピュータ
は、装置電源電圧ＶCC及びプログラム／消去電圧Ｖ
PPを、それぞれ、フラッシュ・メモリ・カード１０に供
給しなければならない。
【００４８】次に図２〜３を参照しながら、カード・メ
モリ・アドレス・マップから欠陥ブロックを外す案につ
いて以下に解説する。図３には、ブロック図の形態で、
アドレス・テーブル６２、容量表示論理回路６３、及び
アドレス翻訳論理回路６１の接続が示されている。
【００４９】操作中、フラッシュＥＰＲＯＭ１２ａ〜１
２ｊ及び１３ａ〜１３ｊのそれぞれにおける各ブロック
に関する状況情報は、ルック・アップ・テーブルのフォ
ーマットで、アドレス・テーブル６２に記憶される。論
理１は無欠陥ブロックの表示に利用され、論理０は欠陥
ブロックの表示に利用される。このアドレス・テーブル
６２におけるフラッシュ・メモリ・カード１０の状況情
報が、容量表示論理回路６３及びアドレス翻訳論理回路
６１に供給される。
【００５０】容量表示論理回路６３は、アドレス・テー
ブル６２における状況情報からフラッシュ・メモリ・カ
ード１０の無欠陥ブロック数を計算し、フラッシュ・メ
モリ・カード１０の全無欠陥記憶ブロックを表示する容
量表示信号ＣＡＰを外部ホスト・コンピュータに対して
出力する。ＣＡＰ信号は、データ・ピンＤ0 〜Ｄ15を介
して、外部ホスト・コンピュータに加えられる。
【００５１】フラッシュ・メモリ・カード１０の全記憶
容量に関する情報が、外部ホスト・コンピュータに利用
可能になると、外部ホスト・コンピュータは、１組の連
続したアドレスを用いて、フラッシュ・メモリ・カード
１０における無欠陥ブロックにアドレス指定することが
可能になる。外部カード・アドレス数は、全無欠陥ブロ
ックにおける記憶場所の総数に対応している。アドレス
は、アドレス・ピンＡ0 〜Ａ25を介してアドレス翻訳論
理回路６１に加えられる。
【００５２】アドレス翻訳論理回路６１は、またＣＤ1
（／）及びＣＤ2 （／）入力を受ける。アドレス翻訳論
理回路６１は、アドレス・バス３８を介して、フラッシ
ュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊに対し
て、翻訳されたメモリ・アドレスを出力する。アドレス
翻訳論理回路６１は、また、ライン３９及び４０を介し
て、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜
１３ｊに対して、ＵＣＥ（／）信号及びＬＣＥ（／）信
号を出力する。アドレス翻訳論理回路６１のアドレス翻
訳機能に関する説明は下記の通りである。
【００５３】外部カード・アドレスがアドレス・ピンＡ
0 〜Ａ25を介してアドレス翻訳論理回路６１に加えられ
ると、アドレス翻訳論理回路６１は、まず、メモリ・ア
レイ１１内におけるその外部カード・アドレスのブロッ
ク・アドレスを確認する。次に、アドレス翻訳論理回路
６１は、アドレス・テーブル６２内における状況情報を
チェックして、それぞれ、メモリ・アレイ１１内におけ
る特定の外部カード・アドレスのブロック・アドレス以
下のブロック・アドレスの欠陥ブロックの数を確認す
る。次に、アドレス翻訳論理回路６１は、この数を外部
カード・アドレスのブロック・アドレスに加算し、変換
されたブロック・アドレスが、異なるブロックに振り向
ける。次に、アドレス翻訳論理回路６１は、アドレス・
テーブル６２をチェックして、変換されたブロック・ア
ドレスがまだ欠陥ブロックに振り向けられているか否か
を判定する。そうであれば、再度、変換ブロック・アド
レスを増して、隣接する無欠陥ブロックに向ける。変換
ブロック・アドレスが、フラッシュＥＰＲＯＭの最後の
ブロックに振り向けられれば、アドレス翻訳論理回路６
１は、変換ブロック・アドレスを増して、次のメモリの
隣接する無欠陥ブロックにする。
【００５４】図４には、図２のフラッシュ・メモリ・カ
ード１０の欠陥ブロックに関するマッピング例が示され
ている。図４の場合、例示だけを目的として、それぞ
れ、４つのブロック０〜３を備えた４つのフラッシュＥ
ＰＲＯＭ ０〜３だけしか用いられていない。フラッシ
ュＥＰＲＯＭ ０のブロック２が欠陥ブロックであり、
フラッシュＥＰＲＯＭ １のブロック２が欠陥ブロック
であり、フラッシュＥＰＲＯＭ ３のブロック０が欠陥
ブロックである。従って、フラッシュ・メモリ・カード
１０は、全部で１３の無欠陥ブロックを有し、外部カー
ドはその無欠陥ブロックに対して、図４に示すように、
連続した０〜１２の範囲でアドレスする。アドレス翻訳
論理回路６１の場合、外部連続カード・アドレスで欠陥
ブロック（０、２）（すなわち、メモリ番号、ブロック
番号）、（１、２）及び（３、０）がアクセスされるこ
とはない。図４に示すように、外部アドレス２を受ける
と、アドレス翻訳論理回路６１は、そのアドレスを装置
アドレス０及びブロック・アドレス３に変換する。外部
アドレス５を受けると、アドレス翻訳論理回路６１は、
そのアドレスを装置アドレス１及びブロック・アドレス
３に変換する。外部アドレス１０を受けると、アドレス
翻訳論理回路６１は、そのアドレスを装置アドレス３及
びブロック・アドレス１に変換する。こうして、フラッ
シュ・メモリ・カード１０内の欠陥ブロックは、カード
・アドレス・マップから外され、外部カード・アドレス
は連続したままである。さらに、そうすることによっ
て、無欠陥記憶ブロックを備えた、部分欠陥フラッシュ
ＥＰＲＯＭを利用して、フラッシュ・メモリ・カードを
形成することが可能になる。
【００５５】以上の明細書において、特定の実施例に関
連して本発明の解説を行った。ただし、付属の請求項に
記載の本発明に関するより一般的な精神及び範囲を逸脱
することなく、各種の修正及び変更を加えることができ
るのは、明らかである。従って、明細書及び図面は、制
限を意味するものではなく、例示を意味するものとみな
すべきである。
【図面の簡単な説明】
【図１】 フラッシュ・メモリ・カードの透視図であ
る。
【図２】 複数のフラッシュＥＰＲＯＭ、アドレス・テ
ーブル、記憶容量表示論理回路、及び、アドレス翻訳論
理回路を含む、フラッシュ・メモリ・カードのブロック
図である。
【図３】 アドレス・テーブル、記憶容量表示論理回
路、及び、アドレス翻訳論理回路に関するブロック図で
ある。
【図４】 アドレス・テーブル及びアドレス翻訳論理回
路の機能を示す表である。
【符号の説明】
１０ フラッシュ・メモリ・カード、１１ メモリ
・アレイ、１２ａ〜ｉ フラッシュＥＰＲＯＭ、１３ａ
〜ｉ フラッシュＥＰＲＯＭ、２１ カード制御論理
回路、５０ 電圧変換回路 ６１ アドレス翻訳論理回路、６２ アドレス・テ
ーブル ６３ 容量表示論理回路、１５０ パーソナル・コン
ピュータ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 （Ａ）それぞれ、第１のブロック・アド
    レス及び第２のブロック・アドレスによってアドレス指
    定可能な、第１のブロックと第２のブロックを備える第
    １のメモリ、及び、それぞれ、第３のブロック・アドレ
    ス及び第４のブロック・アドレスによってアドレス指定
    可能な、第３のブロックと第４のブロックを備える第２
    のメモリと、 （Ｂ）（１）第１、第２、第３、及び、第４のブロック
    ・アドレスと、（２）それぞれが第１、第２、第３、及
    び、第４のブロックの１つに関する操作条件を示す、第
    １、第２、第３、及び、第４の状況データとを記憶する
    アドレス・テーブルであって、前記第１、第２、第３、
    及び、第４の状況データが、それぞれ、第１の状態と第
    ２の状態となるものであり、第１、第２、第３、及び、
    第４のブロックの特定の１つが、操作不能の場合、第
    １、第２、第３、及び、第４の状況データの対応する１
    つが第１の状態をとるアドレス・テーブルと、 （Ｃ）（１）アドレス・テーブル及び（２）第１と第２
    のメモリに結合されて、第１と第２のメモリ内の記憶場
    所にアクセスするために外部回路からブロック・アドレ
    スとブロック・アドレスに関連したアドレスとが含まれ
    ている外部アドレスを受け、及び、第１、第２、第３、
    及び第４のブロックのうち少なくとも１つが操作不能の
    際、外部アドレスを連続させるためそれらのブロックの
    うち操作可能なブロックだけの記憶場所にアクセスする
    ように外部アドレスを変換するアドレス翻訳論理回路
    と、を有する不揮発性メモリ・カード。
  2. 【請求項２】 さらに、アドレス・テーブルに接続され
    て、第１、第２、第３、及び、第４のブロックのうち操
    作可能なブロックの総数を計算し、外部回路要素に、メ
    モリ・カードの操作可能なブロックの総数を表示する容
    量表示論理回路が設けられていることを特徴とする、請
    求項１に記載の不揮発性メモリ・カード。
  3. 【請求項３】 （Ａ）それぞれ、第１のブロック・アド
    レス及び第２のブロック・アドレスによってアドレス指
    定可能な、第１のブロックと第２のブロックを備える第
    １のメモリ、及び、それぞれ、第３のブロック・アドレ
    ス及び第４のブロック・アドレスによってアドレス指定
    可能な、第３のブロックと第４のブロックを備える第２
    のメモリと、 （Ｂ）（１）第１、第２、第３、及び、第４のブロック
    ・アドレスと、（２）それぞれが第１、第２、第３、及
    び、第４のブロックの１つに関する操作条件を示す、第
    １、第２、第３、及び、第４の状況データとを記憶する
    アドレス・テーブルであって、前記第１、第２、第３、
    及び、第４の状況データが、それぞれ、第１の状態と第
    ２の状態となるものであり、第１、第２、第３、及び、
    第４のブロックの特定の１つが、操作不能の場合、第
    １、第２、第３、及び、第４の状況データの対応する１
    つが第１の状態をとるアドレス・テーブルと、 （Ｃ）（１）アドレス・テーブル及び（２）第１と第２
    のメモリに結合されて、第１と第２のメモリ内の記憶場
    所にアクセスするために外部回路からブロック・アドレ
    スとブロック・アドレスに関連したアドレスとが含まれ
    ている外部アドレスを受け、及び、第１、第２、第３、
    及び第４のブロックのうち少なくとも１つが操作不能の
    際、外部アドレスを連続させるためそれらのブロックの
    うち操作可能なブロックだけの記憶場所にアクセスする
    ように外部アドレスを変換するアドレス翻訳論理回路
    と、 （Ｄ）アドレス・テーブルに接続されて、第１、第２、
    第３、及び、第４のブロックのうち操作可能なブロック
    の総数を計算し、外部回路要素に、メモリ・カードの操
    作可能なブロックの総数を表示する容量表示論理回路と
    を有する不揮発性メモリ・カード。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997000518A1 (en) * 1995-06-14 1997-01-03 Hitachi, Ltd. Semiconductor memory, memory device, and memory card
JP2001306409A (ja) * 2000-04-21 2001-11-02 Mitsubishi Electric Corp 携帯可能な記憶装置及びそれを用いた情報処理システム
JP2008048763A (ja) * 2006-08-22 2008-03-06 Daiman:Kk 遊技機
JP2008079754A (ja) * 2006-09-27 2008-04-10 Daiman:Kk 遊技機
JP2008079753A (ja) * 2006-09-27 2008-04-10 Daiman:Kk 遊技機
JP2008228955A (ja) * 2007-03-20 2008-10-02 Daiman:Kk 遊技機

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0596198B1 (en) * 1992-07-10 2000-03-29 Sony Corporation Flash eprom with erase verification and address scrambling architecture
JP3154892B2 (ja) * 1994-05-10 2001-04-09 株式会社東芝 Ｉｃメモリカードおよびそのｉｃメモリカードの検査方法
JPH0844628A (ja) * 1994-08-03 1996-02-16 Hitachi Ltd 不揮発性メモリ、およびそれを用いたメモリカード、情報処理装置、ならびに不揮発性メモリのソフトウェアライトプロテクト制御方法
US5822256A (en) * 1994-09-06 1998-10-13 Intel Corporation Method and circuitry for usage of partially functional nonvolatile memory
JP4341043B2 (ja) * 1995-03-06 2009-10-07 真彦 久野 Ｉ／ｏ拡張装置，外部記憶装置，この外部記憶装置へのアクセス方法及び装置
DE69523481T2 (de) * 1995-05-31 2002-05-23 Macronix International Co. Ltd., Hsinchu Technik zum rekonfigurieren eines speichers hoher dichte
JP3718008B2 (ja) * 1996-02-26 2005-11-16 株式会社日立製作所 メモリモジュールおよびその製造方法
JPH09282862A (ja) * 1996-04-11 1997-10-31 Mitsubishi Electric Corp メモリカード
US5914015A (en) * 1996-07-15 1999-06-22 Battelle Memorial Institute Method and apparatus for processing exhaust gas with corona discharge
US5771346A (en) * 1996-10-24 1998-06-23 Micron Quantum Devices, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
US5996096A (en) * 1996-11-15 1999-11-30 International Business Machines Corporation Dynamic redundancy for random access memory assemblies
US6279069B1 (en) 1996-12-26 2001-08-21 Intel Corporation Interface for flash EEPROM memory arrays
US5937423A (en) * 1996-12-26 1999-08-10 Intel Corporation Register interface for flash EEPROM memory arrays
US5835430A (en) * 1997-07-25 1998-11-10 Rockwell International Corporation Method of providing redundancy in electrically alterable memories
US5822251A (en) * 1997-08-25 1998-10-13 Bit Microsystems, Inc. Expandable flash-memory mass-storage using shared buddy lines and intermediate flash-bus between device-specific buffers and flash-intelligent DMA controllers
US6000006A (en) * 1997-08-25 1999-12-07 Bit Microsystems, Inc. Unified re-map and cache-index table with dual write-counters for wear-leveling of non-volatile flash RAM mass storage
US5956743A (en) * 1997-08-25 1999-09-21 Bit Microsystems, Inc. Transparent management at host interface of flash-memory overhead-bytes using flash-specific DMA having programmable processor-interrupt of high-level operations
FR2770020B1 (fr) * 1997-10-20 2001-05-18 Sgs Thomson Microelectronics Memoire a fonction d'auto-reparation
JP4085478B2 (ja) * 1998-07-28 2008-05-14 ソニー株式会社 記憶媒体及び電子機器システム
US6222999B1 (en) * 1998-12-23 2001-04-24 Eastman Kodak Company Latched film unit, latching device, system, and method
US6484271B1 (en) 1999-09-16 2002-11-19 Koninklijke Philips Electronics N.V. Memory redundancy techniques
US6763425B1 (en) * 2000-06-08 2004-07-13 Netlogic Microsystems, Inc. Method and apparatus for address translation in a partitioned content addressable memory device
US6934795B2 (en) * 1999-09-23 2005-08-23 Netlogic Microsystems, Inc. Content addressable memory with programmable word width and programmable priority
US6944709B2 (en) * 1999-09-23 2005-09-13 Netlogic Microsystems, Inc. Content addressable memory with block-programmable mask write mode, word width and priority
JP3741258B2 (ja) * 2000-03-31 2006-02-01 シャープ株式会社 半導体記憶装置およびその救済方法
US6434044B1 (en) * 2001-02-16 2002-08-13 Sandisk Corporation Method and system for generation and distribution of supply voltages in memory systems
US6577535B2 (en) * 2001-02-16 2003-06-10 Sandisk Corporation Method and system for distributed power generation in multi-chip memory systems
US6847535B2 (en) * 2002-02-20 2005-01-25 Micron Technology, Inc. Removable programmable conductor memory card and associated read/write device and method of operation
ITVA20020067A1 (it) * 2002-12-04 2004-06-05 St Microelectronics Srl Dispositivo di memoria composto da piu' memorie in un unico package.
US7222214B2 (en) * 2004-03-25 2007-05-22 Lucent Technologies Inc. Device-level address translation within a programmable non-volatile memory device
US7336536B2 (en) * 2004-06-25 2008-02-26 Micron Technology, Inc. Handling defective memory blocks of NAND memory devices
WO2006086703A1 (en) * 2005-02-11 2006-08-17 Ampex Corporation System for handling bad storage locations in memory
US20060285419A1 (en) * 2005-06-16 2006-12-21 Chi-Cheng Hung Flexible capacity memory IC
US7872892B2 (en) * 2005-07-05 2011-01-18 Intel Corporation Identifying and accessing individual memory devices in a memory channel
KR101011171B1 (ko) * 2005-12-28 2011-01-26 후지쯔 가부시끼가이샤 메모리 제어 방법, 기억 매체 및 장치와 정보 처리 장치
US20080082725A1 (en) * 2006-09-28 2008-04-03 Reuven Elhamias End of Life Recovery and Resizing of Memory Cards
EP2069939B1 (en) 2006-09-28 2013-01-02 SanDisk Technologies Inc. End of life recovery and resizing of memory cards
US7596656B2 (en) * 2006-09-28 2009-09-29 Sandisk Corporation Memory cards with end of life recovery and resizing
JP4939234B2 (ja) 2007-01-11 2012-05-23 株式会社日立製作所 フラッシュメモリモジュール、そのフラッシュメモリモジュールを記録媒体として用いたストレージ装置及びそのフラッシュメモリモジュールのアドレス変換テーブル検証方法
US8959307B1 (en) 2007-11-16 2015-02-17 Bitmicro Networks, Inc. Reduced latency memory read transactions in storage devices
JP5381519B2 (ja) * 2009-09-01 2014-01-08 富士通株式会社 ディスクへの書き込み位置の誤算出を検出するストレージ制御装置、ストレージシステム、及びアクセス方法。
US9135190B1 (en) 2009-09-04 2015-09-15 Bitmicro Networks, Inc. Multi-profile memory controller for computing devices
US8665601B1 (en) 2009-09-04 2014-03-04 Bitmicro Networks, Inc. Solid state drive with improved enclosure assembly
US8447908B2 (en) 2009-09-07 2013-05-21 Bitmicro Networks, Inc. Multilevel memory bus system for solid-state mass storage
US8560804B2 (en) 2009-09-14 2013-10-15 Bitmicro Networks, Inc. Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device
CN101650690B (zh) * 2009-09-21 2011-03-02 中兴通讯股份有限公司 大容量存储卡的应用方法及移动终端
US7920399B1 (en) 2010-10-21 2011-04-05 Netlogic Microsystems, Inc. Low power content addressable memory device having selectable cascaded array segments
TWI467579B (zh) * 2011-01-14 2015-01-01 Mstar Semiconductor Inc 電子裝置及其記憶體控制方法以及相關電腦可讀取儲存媒體
US8467213B1 (en) 2011-03-22 2013-06-18 Netlogic Microsystems, Inc. Power limiting in a content search system
US9372755B1 (en) 2011-10-05 2016-06-21 Bitmicro Networks, Inc. Adaptive power cycle sequences for data recovery
US9043669B1 (en) 2012-05-18 2015-05-26 Bitmicro Networks, Inc. Distributed ECC engine for storage media
US9423457B2 (en) 2013-03-14 2016-08-23 Bitmicro Networks, Inc. Self-test solution for delay locked loops
US9400617B2 (en) 2013-03-15 2016-07-26 Bitmicro Networks, Inc. Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained
US9916213B1 (en) 2013-03-15 2018-03-13 Bitmicro Networks, Inc. Bus arbitration with routing and failover mechanism
US9971524B1 (en) 2013-03-15 2018-05-15 Bitmicro Networks, Inc. Scatter-gather approach for parallel data transfer in a mass storage system
US9501436B1 (en) 2013-03-15 2016-11-22 Bitmicro Networks, Inc. Multi-level message passing descriptor
US9798688B1 (en) 2013-03-15 2017-10-24 Bitmicro Networks, Inc. Bus arbitration with routing and failover mechanism
US9934045B1 (en) 2013-03-15 2018-04-03 Bitmicro Networks, Inc. Embedded system boot from a storage device
US9672178B1 (en) 2013-03-15 2017-06-06 Bitmicro Networks, Inc. Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system
US9858084B2 (en) 2013-03-15 2018-01-02 Bitmicro Networks, Inc. Copying of power-on reset sequencer descriptor from nonvolatile memory to random access memory
US9842024B1 (en) 2013-03-15 2017-12-12 Bitmicro Networks, Inc. Flash electronic disk with RAID controller
US9734067B1 (en) 2013-03-15 2017-08-15 Bitmicro Networks, Inc. Write buffering
US10489318B1 (en) 2013-03-15 2019-11-26 Bitmicro Networks, Inc. Scatter-gather approach for parallel data transfer in a mass storage system
US9720603B1 (en) 2013-03-15 2017-08-01 Bitmicro Networks, Inc. IOC to IOC distributed caching architecture
US9875205B1 (en) 2013-03-15 2018-01-23 Bitmicro Networks, Inc. Network of memory systems
US9430386B2 (en) 2013-03-15 2016-08-30 Bitmicro Networks, Inc. Multi-leveled cache management in a hybrid storage system
US9323602B2 (en) * 2014-01-20 2016-04-26 Freescale Semiconductor, Inc. Error correction with extended CAM
US10078604B1 (en) 2014-04-17 2018-09-18 Bitmicro Networks, Inc. Interrupt coalescing
US9811461B1 (en) 2014-04-17 2017-11-07 Bitmicro Networks, Inc. Data storage system
US10042792B1 (en) 2014-04-17 2018-08-07 Bitmicro Networks, Inc. Method for transferring and receiving frames across PCI express bus for SSD device
US9952991B1 (en) 2014-04-17 2018-04-24 Bitmicro Networks, Inc. Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation
US10025736B1 (en) 2014-04-17 2018-07-17 Bitmicro Networks, Inc. Exchange message protocol message transmission between two devices
US10055150B1 (en) 2014-04-17 2018-08-21 Bitmicro Networks, Inc. Writing volatile scattered memory metadata to flash device
US9396064B2 (en) 2014-04-30 2016-07-19 Freescale Semiconductor, Inc. Error correction with secondary memory
US9645749B2 (en) * 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9563362B2 (en) 2014-09-02 2017-02-07 Sandisk Technologies Llc Host system and process to reduce declared capacity of a storage device by trimming
US9582203B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by reducing a range of logical addresses
US9563370B2 (en) 2014-09-02 2017-02-07 Sandisk Technologies Llc Triggering a process to reduce declared capacity of a storage device
US9582220B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Notification of trigger condition to reduce declared capacity of a storage device in a multi-storage-device storage system
US9652153B2 (en) 2014-09-02 2017-05-16 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by reducing a count of logical addresses
US9582212B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Notification of trigger condition to reduce declared capacity of a storage device
US9582193B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Triggering a process to reduce declared capacity of a storage device in a multi-storage-device storage system
US9665311B2 (en) 2014-09-02 2017-05-30 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by making specific logical addresses unavailable
US9582202B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by moving data
US9639282B2 (en) 2015-05-20 2017-05-02 Sandisk Technologies Llc Variable bit encoding per NAND flash cell to improve device endurance and extend life of flash-based storage devices
US9606737B2 (en) 2015-05-20 2017-03-28 Sandisk Technologies Llc Variable bit encoding per NAND flash cell to extend life of flash-based storage devices and preserve over-provisioning
US9946473B2 (en) 2015-12-03 2018-04-17 Sandisk Technologies Llc Efficiently managing unmapped blocks to extend life of solid state drive
US9946483B2 (en) 2015-12-03 2018-04-17 Sandisk Technologies Llc Efficiently managing unmapped blocks to extend life of solid state drive with low over-provisioning
KR102554416B1 (ko) 2016-08-16 2023-07-11 삼성전자주식회사 메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템
US10552050B1 (en) 2017-04-07 2020-02-04 Bitmicro Llc Multi-dimensional computer storage system

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52124826A (en) * 1976-04-12 1977-10-20 Fujitsu Ltd Memory unit
US4566102A (en) * 1983-04-18 1986-01-21 International Business Machines Corporation Parallel-shift error reconfiguration
US4644494A (en) * 1984-02-06 1987-02-17 Sundstrand Data Control, Inc. Solid state memory for aircraft flight data recorder systems
US4617479B1 (en) * 1984-05-03 1993-09-21 Altera Semiconductor Corp. Programmable logic array device using eprom technology
US4654830A (en) * 1984-11-27 1987-03-31 Monolithic Memories, Inc. Method and structure for disabling and replacing defective memory in a PROM
US4758946A (en) * 1986-04-09 1988-07-19 Elxsi Page mapping system
US5067105A (en) * 1987-11-16 1991-11-19 International Business Machines Corporation System and method for automatically configuring translation of logical addresses to a physical memory address in a computer memory system
JPH023841A (ja) * 1988-06-20 1990-01-09 Mitsubishi Electric Corp Ｉｃメモリカード
JPH02245840A (ja) * 1989-03-20 1990-10-01 Fujitsu Ltd 記憶装置
EP0675502B1 (en) * 1989-04-13 2005-05-25 SanDisk Corporation Multiple sector erase flash EEPROM system
US5200959A (en) * 1989-10-17 1993-04-06 Sundisk Corporation Device and method for defect handling in semi-conductor memory
JPH03194774A (ja) * 1989-12-25 1991-08-26 Hitachi Ltd 外部記憶装置の不良ブロック交替処理方式
US5199033A (en) * 1990-05-10 1993-03-30 Quantum Corporation Solid state memory array using address block bit substitution to compensate for non-functional storage cells
JPH04137081A (ja) * 1990-09-28 1992-05-12 Fuji Photo Film Co Ltd Ｅｅｐｒｏｍを有するｉｃメモリカード
US5375222A (en) * 1992-03-31 1994-12-20 Intel Corporation Flash memory card with a ready/busy mask register

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997000518A1 (en) * 1995-06-14 1997-01-03 Hitachi, Ltd. Semiconductor memory, memory device, and memory card
US6477671B2 (en) 1995-06-14 2002-11-05 Hitachi, Ltd. Semiconductor memory, memory device, and memory card
US6757853B2 (en) 1995-06-14 2004-06-29 Renesas Technology Corporation Semiconductor memory, memory device, and memory card
JP2001306409A (ja) * 2000-04-21 2001-11-02 Mitsubishi Electric Corp 携帯可能な記憶装置及びそれを用いた情報処理システム
JP2008048763A (ja) * 2006-08-22 2008-03-06 Daiman:Kk 遊技機
JP2008079754A (ja) * 2006-09-27 2008-04-10 Daiman:Kk 遊技機
JP2008079753A (ja) * 2006-09-27 2008-04-10 Daiman:Kk 遊技機
JP2008228955A (ja) * 2007-03-20 2008-10-02 Daiman:Kk 遊技機

Also Published As

Publication number Publication date
US5524231A (en) 1996-06-04
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FR2708364B1 (fr) 1999-04-02
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