JPH0799000A - Ｒａｍブロックテスト方法および回路 - Google Patents
Ｒａｍブロックテスト方法および回路Info
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- JPH0799000A JPH0799000A JP5243448A JP24344893A JPH0799000A JP H0799000 A JPH0799000 A JP H0799000A JP 5243448 A JP5243448 A JP 5243448A JP 24344893 A JP24344893 A JP 24344893A JP H0799000 A JPH0799000 A JP H0799000A
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- 238000000034 method Methods 0.000 title description 16
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000001612 separation test Methods 0.000 claims description 2
- 238000000926 separation method Methods 0.000 abstract 1
- 238000012937 correction Methods 0.000 description 17
- 238000010998 test method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 複数ＲＡＭブロックの並列分離テストのため
の外部端子を少なくする。 【構成】 アドレス／データ生成回路３０はテストモー
ド指定線６がＲＡＭブロックテスト状態を指定している
と、リセット入力端子３６からの信号によりカウンタが
リセットされ、クロック入力端子３５からのクロックに
より、テストのためのアドレス、データ、制御信号を生
成して入力セレクタ２０ａなどを介してＲＡＭブロック
２ａなどに出力し、コンパレータ３１は出力セレクタ２
１ａなどを介して受けたリードデータと、アドレス／デ
ータ生成回路３０から線３３により受けた期待値データ
とを比較し、不一致のときはエラー信号をテスト結果出
力端子３７へ出力する。
の外部端子を少なくする。 【構成】 アドレス／データ生成回路３０はテストモー
ド指定線６がＲＡＭブロックテスト状態を指定している
と、リセット入力端子３６からの信号によりカウンタが
リセットされ、クロック入力端子３５からのクロックに
より、テストのためのアドレス、データ、制御信号を生
成して入力セレクタ２０ａなどを介してＲＡＭブロック
２ａなどに出力し、コンパレータ３１は出力セレクタ２
１ａなどを介して受けたリードデータと、アドレス／デ
ータ生成回路３０から線３３により受けた期待値データ
とを比較し、不一致のときはエラー信号をテスト結果出
力端子３７へ出力する。
Description
【０００１】
【産業上の利用分野】本発明は複数のＲＡＭブロックを
内蔵した半導体集積回路に関し、特にＲＡＭブロックテ
スト回路に関する。
内蔵した半導体集積回路に関し、特にＲＡＭブロックテ
スト回路に関する。
【０００２】
【従来の技術】半導体集積回路の分野において、ユーザ
個別の要求を実現するためのＡＳＩＣは、ゲートアレイ
やセルベースＩＣなどに代表されるように、機能マクロ
とランダムロジック回路を容易に組み合わせて開発、設
計できることから今後もますますその需要が増加すると
言われている。
個別の要求を実現するためのＡＳＩＣは、ゲートアレイ
やセルベースＩＣなどに代表されるように、機能マクロ
とランダムロジック回路を容易に組み合わせて開発、設
計できることから今後もますますその需要が増加すると
言われている。
【０００３】さて、ゲートアレイやセルベースＩＣのＡ
ＳＩＣにおいてＲＡＭブロックを代表とするメモリは、
ユーザが回路を設計する上において、論理回路セルであ
るプリミティブブロックに加えて、最も基本的で必要不
可欠な機能マクロであり、ＡＳＩＣベンダ側で予めライ
ブラリやテストパタンなどを用意し、設計するユーザに
負担をかけないようにしている。特にセルベースＩＣな
ど、ＲＡＭブロック以外の機能ハードマクロを多種多数
搭載できるＡＳＩＣにおいては、同一搭載チップに搭載
したハードマクロの個々のテストをユーザに負担をかけ
ないように行なうため、テスト専用バス方式（ＮＥＣ製
ＣＢーＣ７など）などを用いてＲＡＭブロックのテスト
を行っている。
ＳＩＣにおいてＲＡＭブロックを代表とするメモリは、
ユーザが回路を設計する上において、論理回路セルであ
るプリミティブブロックに加えて、最も基本的で必要不
可欠な機能マクロであり、ＡＳＩＣベンダ側で予めライ
ブラリやテストパタンなどを用意し、設計するユーザに
負担をかけないようにしている。特にセルベースＩＣな
ど、ＲＡＭブロック以外の機能ハードマクロを多種多数
搭載できるＡＳＩＣにおいては、同一搭載チップに搭載
したハードマクロの個々のテストをユーザに負担をかけ
ないように行なうため、テスト専用バス方式（ＮＥＣ製
ＣＢーＣ７など）などを用いてＲＡＭブロックのテスト
を行っている。
【０００４】ところが最近では前記の長所があるが故
に、同一チップ内にビット数やワード数が異なるＲＡＭ
ブロックや、大容量のＲＡＭブロックを数個搭載すると
いうような場合が多々あり、テスト時間およびテストパ
タン数の増大などの問題を招くようになってきている。
に、同一チップ内にビット数やワード数が異なるＲＡＭ
ブロックや、大容量のＲＡＭブロックを数個搭載すると
いうような場合が多々あり、テスト時間およびテストパ
タン数の増大などの問題を招くようになってきている。
【０００５】以下に同一チップ内に３個のＲＡＭブロッ
クを搭載したときの従来のテスト回路について述べる。
クを搭載したときの従来のテスト回路について述べる。
【０００６】図２はＲＡＭブロックを３個搭載したとき
のＲＡＭブロックテスト回路の従来例のブロック図であ
る。図２のＲＡＭブロックテスト回路は本体のＲＡＭブ
ロック２ａ，２ｂ，２ｃと、ＲＡＭブロック２ａ，２
ｂ，２ｃに入出力するテスト信号と、通常の信号とを選
択する入力セレクタ２０ａ，２０ｂ，２０ｃと、出力セ
レクタ２１ａ，２１ｂ，２１ｃで構成されている。
のＲＡＭブロックテスト回路の従来例のブロック図であ
る。図２のＲＡＭブロックテスト回路は本体のＲＡＭブ
ロック２ａ，２ｂ，２ｃと、ＲＡＭブロック２ａ，２
ｂ，２ｃに入出力するテスト信号と、通常の信号とを選
択する入力セレクタ２０ａ，２０ｂ，２０ｃと、出力セ
レクタ２１ａ，２１ｂ，２１ｃで構成されている。
【０００７】テストモード指定線６により通常動作状態
が指定されていると、入力セレクタ２０ａ，２０ｂ，２
０ｃはそれぞれ内部アドレス線７ａ，７ｂ，７ｃ、内部
ライトデータ線８ａ，８ｂ，８ｃおよび内部制御信号線
９ａ，９ｂ，９ｃを選択して、アドレス入力線３ａ，３
ｂ，３ｃ、ライトデータ線４ａ，４ｂ，４ｃおよび制御
信号線５ａ，５ｂ，５ｃを介しＲＡＭブロック２ａ，２
ｂ，２ｃにアドレス信号、書き込みデータ、およびチッ
プセレクト信号、ライト信号、リード信号などの制御信
号を供給する。そして出力セレクタ２１ａ，２１ｂ，２
１ｃはＲＡＭブロック２ａ，２ｂ，２ｃからのリードデ
ータ１３ａ，１３ｂ，１３ｃを内部リードデータ線１４
ａ，１４ｂ，１４ｃに送出する。つまり通常動作状態の
ときはＲＡＭブロック２ａ，２ｂ，２ｃは、半導体集積
回路５１の内部の回路とインターフェースを行う。
が指定されていると、入力セレクタ２０ａ，２０ｂ，２
０ｃはそれぞれ内部アドレス線７ａ，７ｂ，７ｃ、内部
ライトデータ線８ａ，８ｂ，８ｃおよび内部制御信号線
９ａ，９ｂ，９ｃを選択して、アドレス入力線３ａ，３
ｂ，３ｃ、ライトデータ線４ａ，４ｂ，４ｃおよび制御
信号線５ａ，５ｂ，５ｃを介しＲＡＭブロック２ａ，２
ｂ，２ｃにアドレス信号、書き込みデータ、およびチッ
プセレクト信号、ライト信号、リード信号などの制御信
号を供給する。そして出力セレクタ２１ａ，２１ｂ，２
１ｃはＲＡＭブロック２ａ，２ｂ，２ｃからのリードデ
ータ１３ａ，１３ｂ，１３ｃを内部リードデータ線１４
ａ，１４ｂ，１４ｃに送出する。つまり通常動作状態の
ときはＲＡＭブロック２ａ，２ｂ，２ｃは、半導体集積
回路５１の内部の回路とインターフェースを行う。
【０００８】次に、テストモード指定線６によりＲＡＭ
ブロックテスト状態が指定されていると、入力セレクタ
２０ａ，２０ｂ，２０ｃはそれぞれテストアドレス線１
０ａ，１０ｂ，１０ｃ、テストライトデータ線１１ａ，
１１ｂ，１１ｃおよびテスト制御信号線１２ａ，１２
ｂ，１２ｃを選択して、アドレス入力線３ａ，３ｂ，３
ｃ、ライトデータ線４ａ，４ｂ，４ｃおよび制御信号線
５ａ，５ｂ，５ｃを介し、ＲＡＭブロック２ａ，２ｂ，
２ｃにアドレス信号、書き込みデータ、およびチップセ
レクト信号、ライト信号、リード信号などの制御信号を
供給する。そして出力レジスト２１ａ，２１ｂ，２１ｃ
はＲＡＭブロック２ａ，２ｂ，２ｃからのリードデータ
１３ａ，１３ｂ，１３ｃをテストリードデータ線１５
ａ，１５ｂ，１５ｃに送出する。これによりＲＡＭブロ
ック２ａ，２ｂ，２ｃは外部から直接スルーでアクセス
できるようになり、予め準備しているテストパタンなど
を内部の回路構成などにかかわらず適用できるようにな
る。
ブロックテスト状態が指定されていると、入力セレクタ
２０ａ，２０ｂ，２０ｃはそれぞれテストアドレス線１
０ａ，１０ｂ，１０ｃ、テストライトデータ線１１ａ，
１１ｂ，１１ｃおよびテスト制御信号線１２ａ，１２
ｂ，１２ｃを選択して、アドレス入力線３ａ，３ｂ，３
ｃ、ライトデータ線４ａ，４ｂ，４ｃおよび制御信号線
５ａ，５ｂ，５ｃを介し、ＲＡＭブロック２ａ，２ｂ，
２ｃにアドレス信号、書き込みデータ、およびチップセ
レクト信号、ライト信号、リード信号などの制御信号を
供給する。そして出力レジスト２１ａ，２１ｂ，２１ｃ
はＲＡＭブロック２ａ，２ｂ，２ｃからのリードデータ
１３ａ，１３ｂ，１３ｃをテストリードデータ線１５
ａ，１５ｂ，１５ｃに送出する。これによりＲＡＭブロ
ック２ａ，２ｂ，２ｃは外部から直接スルーでアクセス
できるようになり、予め準備しているテストパタンなど
を内部の回路構成などにかかわらず適用できるようにな
る。
【０００９】図２の場合は３個のＲＡＭブロックの端子
が同時に全て外部に直接出ているので、３個のＲＡＭブ
ロックが同時にテスト可能となる。ただし、例えば５１
２ワード×８ビットのＲＡＭブロックが３個の場合だ
と、アドレス入力用に９本×３＝２７本、データ入力用
に８本×３＝２４本、データ出力用に８本×３＝２４
本、制御信号（リ−ド、ライト、チップセレクト信号）
用に３本×３＝９本、と計８４本の外部端子がテスト用
に同時に必要となる。
が同時に全て外部に直接出ているので、３個のＲＡＭブ
ロックが同時にテスト可能となる。ただし、例えば５１
２ワード×８ビットのＲＡＭブロックが３個の場合だ
と、アドレス入力用に９本×３＝２７本、データ入力用
に８本×３＝２４本、データ出力用に８本×３＝２４
本、制御信号（リ−ド、ライト、チップセレクト信号）
用に３本×３＝９本、と計８４本の外部端子がテスト用
に同時に必要となる。
【００１０】
【発明が解決しようとする課題】上述した従来のＲＡＭ
ブロックテスト回路においては、ＲＡＭブロックのテス
トモードを指定した場合、ＲＡＭブロックの全端子が半
導体集積回路の外部端子スルーとなり、半導体集積回路
の内部回路によらず、外部からの直接テストが可能であ
るが、複数個のＲＡＭブロックを同時に並列にテストし
ようとするとテスト用に多数のテストピンが必要とな
り、少ないピン数に搭載されるＡＳＩＣなどではそのテ
スト方式を用いることが不可能になるという欠点があっ
た。そしてされに上記欠点を解決するためのＲＡＭブロ
ックのテストを１個ずつ行う方法も考えられるが、この
場合は逆にテスト時間が長いという二律背反の問題点が
あった。
ブロックテスト回路においては、ＲＡＭブロックのテス
トモードを指定した場合、ＲＡＭブロックの全端子が半
導体集積回路の外部端子スルーとなり、半導体集積回路
の内部回路によらず、外部からの直接テストが可能であ
るが、複数個のＲＡＭブロックを同時に並列にテストし
ようとするとテスト用に多数のテストピンが必要とな
り、少ないピン数に搭載されるＡＳＩＣなどではそのテ
スト方式を用いることが不可能になるという欠点があっ
た。そしてされに上記欠点を解決するためのＲＡＭブロ
ックのテストを１個ずつ行う方法も考えられるが、この
場合は逆にテスト時間が長いという二律背反の問題点が
あった。
【００１１】本発明の目的は、半導体集積回路におい
て、複数個のＲＡＭブロックを同時に並列にテストする
ために多数のテスト用の外部端子を必要としないＲＡＭ
ブロックテスト回路を提供することである。
て、複数個のＲＡＭブロックを同時に並列にテストする
ために多数のテスト用の外部端子を必要としないＲＡＭ
ブロックテスト回路を提供することである。
【００１２】
【課題を解決するための手段】本発明のＲＡＭブロック
テスト回路は、ＲＡＭブロックのテストのためのアドレ
ス、書き込みデータ、期待値データおよびＲＡＭブロッ
クのリード／ライト動作を制御する制御信号を外部から
のクロックにより生成するアドレス／データ生成回路
と、複数のＲＡＭブロックからのリードデータと前記期
待値データとを比較し、前記リードデータが前記期待値
データと不一致となった場合に、エラー信号を出力する
コンパレータとを有する。
テスト回路は、ＲＡＭブロックのテストのためのアドレ
ス、書き込みデータ、期待値データおよびＲＡＭブロッ
クのリード／ライト動作を制御する制御信号を外部から
のクロックにより生成するアドレス／データ生成回路
と、複数のＲＡＭブロックからのリードデータと前記期
待値データとを比較し、前記リードデータが前記期待値
データと不一致となった場合に、エラー信号を出力する
コンパレータとを有する。
【００１３】
【作用】１つのアドレス／データ生成回路がテストのた
めのアドレスとデータなどを生成し、１つのコンパレー
タでの比較でＲＡＭブロックの分離テストをするので、
ＲＡＭブロックの数が多くてもテスト用の外部端子が少
なくて済み、半導体集積回路の構成が容易で、かつテス
ト時間やテストパタン数も増大しない。
めのアドレスとデータなどを生成し、１つのコンパレー
タでの比較でＲＡＭブロックの分離テストをするので、
ＲＡＭブロックの数が多くてもテスト用の外部端子が少
なくて済み、半導体集積回路の構成が容易で、かつテス
ト時間やテストパタン数も増大しない。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明のＲＡＭブロックテスト回路
の一実施例のブロック図である。
の一実施例のブロック図である。
【００１６】半導体集積回路１はＲＡＭブロック２ａ，
２ｂ，２ｃと入力セレクタ２０ａ，２０ｂ，２０ｃと、
出力セレクタ２１ａ，２１ｂ，２１ｃと、テスト回路用
のアドレス／データ生成回路３０と、同じくテスト回路
用のコンパレータ３１で構成されている。ＲＡＭブロッ
ク２ａ，２ｂ，２ｃと入力セレクタ２０ａ，２０ｂ，２
０ｃ、出力セレクタ２１ａ，２１ｂ，２１ｃは従来例の
図２のものと同様に機能する。ただし、入力セレクタ２
０ａ，２０ｂ，２０ｃのテスト時のアドレス、ライトデ
ータ、制御信号の入力先がアドレス／データ生成回路３
０となり、また出力セレクタ２１ａ，２１ｂ，２１ｃの
テスト時のリードデータ出力先がコンパレータ３１とな
っている。
２ｂ，２ｃと入力セレクタ２０ａ，２０ｂ，２０ｃと、
出力セレクタ２１ａ，２１ｂ，２１ｃと、テスト回路用
のアドレス／データ生成回路３０と、同じくテスト回路
用のコンパレータ３１で構成されている。ＲＡＭブロッ
ク２ａ，２ｂ，２ｃと入力セレクタ２０ａ，２０ｂ，２
０ｃ、出力セレクタ２１ａ，２１ｂ，２１ｃは従来例の
図２のものと同様に機能する。ただし、入力セレクタ２
０ａ，２０ｂ，２０ｃのテスト時のアドレス、ライトデ
ータ、制御信号の入力先がアドレス／データ生成回路３
０となり、また出力セレクタ２１ａ，２１ｂ，２１ｃの
テスト時のリードデータ出力先がコンパレータ３１とな
っている。
【００１７】したがって、テストモード指定線６により
通常動作状態が指定されていると、入力セレクタ２０
ａ，２０ｂ，２０ｃはそれぞれ内部アドレス線７ａ，７
ｂ，７ｃ、内部ライトデータ線８ａ，８ｂ，８ｃおよび
内部制御信号線９ａ，９ｂ，９ｃを選択して、アドレス
入力線３ａ，３ｂ，３ｃ、ライトデータ線４ａ，４ｂ，
４ｃおよび制御信号線５ａ，５ｂ，５ｃを介し、ＲＡＭ
ブロック２ａ，２ｂ，２ｃにアドレス信号、書き込みデ
ータ、およびチップセレクト信号、ライト信号、リード
信号などの制御信号を供給する。そして出力セレクタ２
１ａ，２１ｂ，２１ｃはＲＡＭブロック２ａ，２ｂ，２
ｃからのリードデータ１３ａ，１３ｂ，１３ｃを内部リ
ード線１４ａ，１４ｂ，１４ｃに送出する。つまり通常
動作状態のときはＲＡＭブロック２ａ，２ｂ，２ｃは半
導体集積回路１の内部の回路とインタフェースを行う。
通常動作状態が指定されていると、入力セレクタ２０
ａ，２０ｂ，２０ｃはそれぞれ内部アドレス線７ａ，７
ｂ，７ｃ、内部ライトデータ線８ａ，８ｂ，８ｃおよび
内部制御信号線９ａ，９ｂ，９ｃを選択して、アドレス
入力線３ａ，３ｂ，３ｃ、ライトデータ線４ａ，４ｂ，
４ｃおよび制御信号線５ａ，５ｂ，５ｃを介し、ＲＡＭ
ブロック２ａ，２ｂ，２ｃにアドレス信号、書き込みデ
ータ、およびチップセレクト信号、ライト信号、リード
信号などの制御信号を供給する。そして出力セレクタ２
１ａ，２１ｂ，２１ｃはＲＡＭブロック２ａ，２ｂ，２
ｃからのリードデータ１３ａ，１３ｂ，１３ｃを内部リ
ード線１４ａ，１４ｂ，１４ｃに送出する。つまり通常
動作状態のときはＲＡＭブロック２ａ，２ｂ，２ｃは半
導体集積回路１の内部の回路とインタフェースを行う。
【００１８】アドレス／データ生成回路３０はカウンタ
（不図示）を内蔵しており、テストモード指定線６によ
りＲＡＭブロックテスト状態が指定されると、動作状態
となり、リセット入力端子３６からのリセット信号によ
り内部カウンタがリセットされ、そしてクロック入力端
子３５からのクロック信号により、順次カウンタをイン
クリメントしながら所定のアドレスと書き込みデータお
よびチップセレクト信号やライトイネーブル信号のＲＡ
Ｍブロック２ａ，２ｂ，２ｃに書き込みを行うための制
御信号を出力する。このとき、入力セレクタ２０ａ，２
０ｂ，２０ｃはテストモード指定信号線６によりＲＡＭ
ブロックテストモードに指定されているため、アドレス
／データ生成回路３０が生成した各信号をそれぞれテス
トアドレス線４０、テストライトデータ線４１、テスト
制御信号線４２を介して受け取り、アドレス入力線３
ａ，３ｂ，３ｃ、ライトデータ４ａ，４ｂ，４ｃおよび
制御信号線５ａ，５ｂ，５ｃに送出してＲＡＭブロック
２ａ，２ｂ，２ｃへの書き込み動作を行う。アドレス／
データ生成回路３０は内部のカウンタがオーバーフロー
すると、今度はＲＡＭブロック２ａ，２ｂ，２ｃからの
データリード動作を行うべく書き込み動作時と同様、順
次所定のアドレスと期待値データおよびチップセレクト
信号とリードイネーブル信号を出力する。このとき、期
待値データは、書き込みデータと同じもので、セレクタ
などは介さずに期待値データ線３３によって直接コンパ
レータ３１に出力される。出力セレクタ２１ａ，２１
ｂ，２１ｃはＲＡＭブロックのテスト時はＲＡＭブロッ
ク２ａ，２ｂ，２ｃからのリードデータをリードデータ
線１３ａ，１３ｂ，１３ｃを介して受け取り、テストリ
ードデータ線１５ａ，１５ｂ，１５ｃに送出する。
（不図示）を内蔵しており、テストモード指定線６によ
りＲＡＭブロックテスト状態が指定されると、動作状態
となり、リセット入力端子３６からのリセット信号によ
り内部カウンタがリセットされ、そしてクロック入力端
子３５からのクロック信号により、順次カウンタをイン
クリメントしながら所定のアドレスと書き込みデータお
よびチップセレクト信号やライトイネーブル信号のＲＡ
Ｍブロック２ａ，２ｂ，２ｃに書き込みを行うための制
御信号を出力する。このとき、入力セレクタ２０ａ，２
０ｂ，２０ｃはテストモード指定信号線６によりＲＡＭ
ブロックテストモードに指定されているため、アドレス
／データ生成回路３０が生成した各信号をそれぞれテス
トアドレス線４０、テストライトデータ線４１、テスト
制御信号線４２を介して受け取り、アドレス入力線３
ａ，３ｂ，３ｃ、ライトデータ４ａ，４ｂ，４ｃおよび
制御信号線５ａ，５ｂ，５ｃに送出してＲＡＭブロック
２ａ，２ｂ，２ｃへの書き込み動作を行う。アドレス／
データ生成回路３０は内部のカウンタがオーバーフロー
すると、今度はＲＡＭブロック２ａ，２ｂ，２ｃからの
データリード動作を行うべく書き込み動作時と同様、順
次所定のアドレスと期待値データおよびチップセレクト
信号とリードイネーブル信号を出力する。このとき、期
待値データは、書き込みデータと同じもので、セレクタ
などは介さずに期待値データ線３３によって直接コンパ
レータ３１に出力される。出力セレクタ２１ａ，２１
ｂ，２１ｃはＲＡＭブロックのテスト時はＲＡＭブロッ
ク２ａ，２ｂ，２ｃからのリードデータをリードデータ
線１３ａ，１３ｂ，１３ｃを介して受け取り、テストリ
ードデータ線１５ａ，１５ｂ，１５ｃに送出する。
【００１９】コンパレータ３１はテストモード指定線６
により、ＲＡＭブロックテストモードに指定されている
と動作し、前記のＲＡＭブロックのデータリード動作に
より読み出されるＲＡＭブロック２ａ，２ｂ，２ｃから
の３つのリードデータを、出力セレクタ２１ａ，２１
ｂ，２１ｃからのテストリードデータ線１５ａ，１５
ｂ，１５ｃを介して受け取り、アドレス／データ生成回
路３０からの期待値データ３３と各アドレスごとに照合
比較する。そして不一致がある場合にはエラー信号をテ
スト結果出力端子３７に出力する。
により、ＲＡＭブロックテストモードに指定されている
と動作し、前記のＲＡＭブロックのデータリード動作に
より読み出されるＲＡＭブロック２ａ，２ｂ，２ｃから
の３つのリードデータを、出力セレクタ２１ａ，２１
ｂ，２１ｃからのテストリードデータ線１５ａ，１５
ｂ，１５ｃを介して受け取り、アドレス／データ生成回
路３０からの期待値データ３３と各アドレスごとに照合
比較する。そして不一致がある場合にはエラー信号をテ
スト結果出力端子３７に出力する。
【００２０】そして次にアドレス／データ生成回路３０
内のカウンタがオーバーフローすると、アドレス／デー
タ生成回路３０は今度は１回目とは異なる書き込みデー
タをアドレスと共に送出し、さらに次のオーバーフロー
から、リード動作を行いコンパレータ３１に前述したと
同様の比較を行わせる。
内のカウンタがオーバーフローすると、アドレス／デー
タ生成回路３０は今度は１回目とは異なる書き込みデー
タをアドレスと共に送出し、さらに次のオーバーフロー
から、リード動作を行いコンパレータ３１に前述したと
同様の比較を行わせる。
【００２１】以上の処理を、テストに必要な違う値の書
き込みデータで繰り返して行い、ＲＡＭブロックのテス
トを行う。
き込みデータで繰り返して行い、ＲＡＭブロックのテス
トを行う。
【００２２】このＲＡＭブロックテスト回路では半導体
集積回路１内の３個のＲＡＭブロックに対し、１つのア
ドレス／データ生成回路により全部のＲＡＭブロックに
対して共通のアドレス／データを供給し、そしてコンパ
レータによって３個のＲＡＭブロックはリードデータを
一括して比較し、不一致の場合はエラー信号を外部に出
力する構造となっている。
集積回路１内の３個のＲＡＭブロックに対し、１つのア
ドレス／データ生成回路により全部のＲＡＭブロックに
対して共通のアドレス／データを供給し、そしてコンパ
レータによって３個のＲＡＭブロックはリードデータを
一括して比較し、不一致の場合はエラー信号を外部に出
力する構造となっている。
【００２３】したがって、従来の複数のＲＡＭブロック
の分離テストは、たとえば図２の５１２ワード×８ビッ
トのＲＡＭブロック３個の場合、８４本のテスト用外部
端子が必要であるが、本実施例の場合は３本の外部端子
しか必要とならいので、テストパタン量が少なくて済む
と共に、外部端子数が少ない場合でも複数のＲＡＭブロ
ックが並列にテストできるため、テスト時間の短縮が図
れる。
の分離テストは、たとえば図２の５１２ワード×８ビッ
トのＲＡＭブロック３個の場合、８４本のテスト用外部
端子が必要であるが、本実施例の場合は３本の外部端子
しか必要とならいので、テストパタン量が少なくて済む
と共に、外部端子数が少ない場合でも複数のＲＡＭブロ
ックが並列にテストできるため、テスト時間の短縮が図
れる。
【００２４】また、ビット数、ワード数が異なるＲＡＭ
ブロックが複数内蔵されている場合についてであるが、
ビット数が異なる場合には、足りないビット数の部分は
コンパレータ３１の入力に書き込みデータをそのまま入
力したり、さらにワード数が異なる場合には、対象外ア
ドレスがＲＡＭブロックに入力された場合には書き込み
データをそのままリードデータ線１３ａ，１３ｂ，１３
ｃから出力するようなＲＡＭブロックの構成にすればよ
い。この方法は本実施例の範囲を逸脱しない限り、特に
これを限定するものではない。
ブロックが複数内蔵されている場合についてであるが、
ビット数が異なる場合には、足りないビット数の部分は
コンパレータ３１の入力に書き込みデータをそのまま入
力したり、さらにワード数が異なる場合には、対象外ア
ドレスがＲＡＭブロックに入力された場合には書き込み
データをそのままリードデータ線１３ａ，１３ｂ，１３
ｃから出力するようなＲＡＭブロックの構成にすればよ
い。この方法は本実施例の範囲を逸脱しない限り、特に
これを限定するものではない。
【００２５】さらに本実施例と類似したＢＩＳＴ（Buil
t-In Self Test) 回路も存在しているが、本出願ではコ
ンパレータ３１で複数のＲＡＭブロックからのリードデ
ータと比較しているところが、従来のＢＩＳＴ回路のコ
ンパレータと違うところである。
t-In Self Test) 回路も存在しているが、本出願ではコ
ンパレータ３１で複数のＲＡＭブロックからのリードデ
ータと比較しているところが、従来のＢＩＳＴ回路のコ
ンパレータと違うところである。
【００２６】
【発明の効果】以上述べたように本発明は、半導体集積
回路の複数のＲＡＭブロックに対し一つのアドレス／デ
ータ生成回路により共通のアドレス／データを複数個の
ＲＡＭブロックの全アドレス分に対して並列に供給し、
１つのコンパレータで複数のＲＡＭブロックのリードデ
ータを一括して比較し、不一致の場合はエラー信号を外
部に出力することにより、内蔵するＲＡＭブロックの個
数やその容量にかかわらず、テストに必要な外部端子が
わずか３端子と少なくできるため、半導体集積回路の外
部端子数が少なくてもＲＡＭブロックの並列テストが行
え、テスト時間を短くできるという効果がある。
回路の複数のＲＡＭブロックに対し一つのアドレス／デ
ータ生成回路により共通のアドレス／データを複数個の
ＲＡＭブロックの全アドレス分に対して並列に供給し、
１つのコンパレータで複数のＲＡＭブロックのリードデ
ータを一括して比較し、不一致の場合はエラー信号を外
部に出力することにより、内蔵するＲＡＭブロックの個
数やその容量にかかわらず、テストに必要な外部端子が
わずか３端子と少なくできるため、半導体集積回路の外
部端子数が少なくてもＲＡＭブロックの並列テストが行
え、テスト時間を短くできるという効果がある。
【００２７】さらに、本発明では内蔵するＲＡＭブロッ
クが何個になっても一つのアドレス／データ生成回路お
よびコンパレータで構成できるので、従来の予めＢＩＳ
Ｔ回路を内蔵したようなＲＡＭブロックを組み合わせて
構成する場合よりも、より少ないハードウェア量、より
少数のテスト端子でテスト回路が構成でき、半導体集積
回路の構成が容易で、かつ、テスト時間ばかりでなく、
テストパターンの増大を回避できるという効果がある。
クが何個になっても一つのアドレス／データ生成回路お
よびコンパレータで構成できるので、従来の予めＢＩＳ
Ｔ回路を内蔵したようなＲＡＭブロックを組み合わせて
構成する場合よりも、より少ないハードウェア量、より
少数のテスト端子でテスト回路が構成でき、半導体集積
回路の構成が容易で、かつ、テスト時間ばかりでなく、
テストパターンの増大を回避できるという効果がある。
【図１】本発明のＲＡＭブロックテスト回路の一実施例
のブロック図である。
のブロック図である。
【図２】ＲＡＭブロックテスト回路の従来例のブロック
図である。
図である。
１ 半導体集積回路 ２ａ，２ｂ，２ｃ ＲＡＭブロック ３ａ，３ｂ，３ｃ アドレス入力線 ４ａ，４ｂ，４ｃ ライトデータ線 ５ａ，５ｂ，５ｃ 制御信号線 ６ テストモード指定線 ７ａ，７ｂ，７ｃ 内部アドレス線 ８ａ，８ｂ，８ｃ 内部ライトデータ線 ９ａ，９ｂ，９ｃ 内部制御信号線 １０ａ，１０ｂ，１０ｃ テストアドレス線 １１ａ，１１ｂ，１１ｃ テストライトデータ線 １２ａ，１２ｂ，１２ｃ テスト制御信号線 １３ａ，１３ｂ，１３ｃ リードデータ線 １４ａ，１４ｂ，１４ｃ 内部リードデータ線 １５ａ，１５ｂ，１５ｃ テストリードデータ線 ２０ａ，２０ｂ，２０ｃ 入力セレクタ ２１ａ，２１ｂ，２１ｃ 出力セレクタ ３０ アドレス／データ生成回路 ３１ コンパレータ ３３ 期待値データ線 ３５ クロック入力端子 ３６ リセット入力端子 ３７ テスト結果出力端子 ４０ テストアドレス線 ４１ テストライトデータ線 ４２ テスト制御信号線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年３月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 ＲＡＭブロックテスト方法および回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は複数のＲＡＭブロックを
内蔵した半導体集積回路に関し、特にＲＡＭブロックテ
スト方法および回路に関する。
内蔵した半導体集積回路に関し、特にＲＡＭブロックテ
スト方法および回路に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【発明が解決しようとする課題】上述した従来のＲＡＭ
ブロックテスト方法においては、ＲＡＭブロックのテス
トモードを指定した場合、ＲＡＭブロックの全端子が半
導体集積回路の外部端子スルーとなり、半導体集積回路
の内部回路によらず、外部からの直接テストが可能であ
るが、複数個のＲＡＭブロックを同時に並列にテストし
ようとするとテスト用に多数のテストピンが必要とな
り、少ないピン数に搭載されるＡＳＩＣなどではそのテ
スト方式を用いることが不可能になるという欠点があっ
た。そしてさらに上記欠点を解決するためのＲＡＭブロ
ックのテストを１個ずつ行う方法も考えられるが、この
場合は逆にテスト時間が長いという二律背反の問題点が
あった。
ブロックテスト方法においては、ＲＡＭブロックのテス
トモードを指定した場合、ＲＡＭブロックの全端子が半
導体集積回路の外部端子スルーとなり、半導体集積回路
の内部回路によらず、外部からの直接テストが可能であ
るが、複数個のＲＡＭブロックを同時に並列にテストし
ようとするとテスト用に多数のテストピンが必要とな
り、少ないピン数に搭載されるＡＳＩＣなどではそのテ
スト方式を用いることが不可能になるという欠点があっ
た。そしてさらに上記欠点を解決するためのＲＡＭブロ
ックのテストを１個ずつ行う方法も考えられるが、この
場合は逆にテスト時間が長いという二律背反の問題点が
あった。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】本発明の目的は、半導体集積回路におい
て、複数個のＲＡＭブロックを同時に並列にテストする
ために多数のテスト用の外部端子を必要としないＲＡＭ
ブロックテスト方法および回路を提供することである。
て、複数個のＲＡＭブロックを同時に並列にテストする
ために多数のテスト用の外部端子を必要としないＲＡＭ
ブロックテスト方法および回路を提供することである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【課題を解決するための手段】本発明のＲＡＭブロック
テスト方法は、ＲＡＭブロックのテストのためのアドレ
ス、書き込みデータ、期待値データおよびＲＡＭブロッ
クのリード／ライト動作を制御する制御信号を外部から
のクロックにより生成する手順と、前記複数のＲＡＭブ
ロックからのリードデータと前記期待値データとを比較
し、前記リードデータが前記期待値データと不一致とな
った場合に、エラー信号を出力する手順とを有する。本
発明のＲＡＭブロックテスト回路は、ＲＡＭブロックの
テストのためのアドレス、書き込みデータ、期待値デー
タおよびＲＡＭブロックのリード／ライト動作を制御す
る制御信号を外部からのクロックにより生成するアドレ
ス／データ生成回路と、複数のＲＡＭブロックからのリ
ードデータと前記期待値データとを比較し、前記リード
データが前記期待値データと不一致となった場合に、エ
ラー信号を出力するコンパレータとを有する。
テスト方法は、ＲＡＭブロックのテストのためのアドレ
ス、書き込みデータ、期待値データおよびＲＡＭブロッ
クのリード／ライト動作を制御する制御信号を外部から
のクロックにより生成する手順と、前記複数のＲＡＭブ
ロックからのリードデータと前記期待値データとを比較
し、前記リードデータが前記期待値データと不一致とな
った場合に、エラー信号を出力する手順とを有する。本
発明のＲＡＭブロックテスト回路は、ＲＡＭブロックの
テストのためのアドレス、書き込みデータ、期待値デー
タおよびＲＡＭブロックのリード／ライト動作を制御す
る制御信号を外部からのクロックにより生成するアドレ
ス／データ生成回路と、複数のＲＡＭブロックからのリ
ードデータと前記期待値データとを比較し、前記リード
データが前記期待値データと不一致となった場合に、エ
ラー信号を出力するコンパレータとを有する。
Claims (1)
- 【請求項１】 複数のＲＡＭブロックを内蔵する半導体
集積回路における、前記ＲＡＭブロックの分離テストを
行うためのＲＡＭブロックテスト回路において、 前記ＲＡＭブロックのテストのためのアドレス、書き込
みデータ、期待値データおよびＲＡＭブロックのリード
／ライト動作を制御する制御信号を外部からのクロック
により生成するアドレス／データ生成回路と、 前記複数のＲＡＭブロックからのリードデータと前記期
待値データとを比較し、前記リードデータが前記期待値
データと不一致となった場合に、エラー信号を出力する
コンパレータとを有することを特徴とするＲＡＭブロッ
クテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243448A JPH0799000A (ja) | 1993-09-30 | 1993-09-30 | Ｒａｍブロックテスト方法および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243448A JPH0799000A (ja) | 1993-09-30 | 1993-09-30 | Ｒａｍブロックテスト方法および回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799000A true JPH0799000A (ja) | 1995-04-11 |
Family
ID=17104035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5243448A Pending JPH0799000A (ja) | 1993-09-30 | 1993-09-30 | Ｒａｍブロックテスト方法および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799000A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09128998A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | テスト回路 |
| JPH09139096A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | 論理ｌｓｉのｒａｍ試験回路 |
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
| JP2001266600A (ja) * | 2000-03-17 | 2001-09-28 | Oki Electric Ind Co Ltd | 組み込み型メモリ試験回路 |
| JP2007179731A (ja) * | 1997-06-23 | 2007-07-12 | Samsung Electronics Co Ltd | メモリロジック複合半導体装置及びメモリテスト方法 |
| KR100791348B1 (ko) * | 2006-12-15 | 2008-01-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 병렬 비트 테스트 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148498A (ja) * | 1986-12-10 | 1988-06-21 | Advantest Corp | 自己診断機能を具備した記憶装置 |
| JPS63239679A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体記憶装置 |
| JPH04109500A (ja) * | 1990-08-29 | 1992-04-10 | Nec Corp | 半導体集積回路のメモリ試験回路 |
| JPH0520898A (ja) * | 1991-07-16 | 1993-01-29 | Nec Corp | Ｒａｍ組込の半導体集積回路のｒａｍテスト回路 |
-
1993
- 1993-09-30 JP JP5243448A patent/JPH0799000A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148498A (ja) * | 1986-12-10 | 1988-06-21 | Advantest Corp | 自己診断機能を具備した記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007179731A (ja) * | 1997-06-23 | 2007-07-12 | Samsung Electronics Co Ltd | メモリロジック複合半導体装置及びメモリテスト方法 |
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| US7783944B2 (en) | 2006-12-15 | 2010-08-24 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method thereof |
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