JPH0799171A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0799171A JPH0799171A JP24256193A JP24256193A JPH0799171A JP H0799171 A JPH0799171 A JP H0799171A JP 24256193 A JP24256193 A JP 24256193A JP 24256193 A JP24256193 A JP 24256193A JP H0799171 A JPH0799171 A JP H0799171A
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Abstract
(57)【要約】
【目的】ブリッジングの発生を招くこと無くシート抵抗
を低減できるＭＯＳトランジスタの製造方法を提供する
こと。 【構成】シリコン基板１上にゲート電極６を形成する工
程と、しかるのち、ソース拡散層１３ａ，ドレイン拡散
層１３ｂを形成する工程と、全面にＴｉ膜１４を堆積
し、熱処理によってＴｉＳｉ2 層１５ａ，１５ｂを形成
する工程と、未反応のＴｉ、並びにＴｉＳｉ2 以外のＴ
ｉ化合物を過酸化水素水と硫酸との混合溶液（Ｈ2 Ｏ
2 ：Ｈ2 ＳＯ4 ＝１：１）を用いて選択的に除去する工
程とを備えている。
を低減できるＭＯＳトランジスタの製造方法を提供する
こと。 【構成】シリコン基板１上にゲート電極６を形成する工
程と、しかるのち、ソース拡散層１３ａ，ドレイン拡散
層１３ｂを形成する工程と、全面にＴｉ膜１４を堆積
し、熱処理によってＴｉＳｉ2 層１５ａ，１５ｂを形成
する工程と、未反応のＴｉ、並びにＴｉＳｉ2 以外のＴ
ｉ化合物を過酸化水素水と硫酸との混合溶液（Ｈ2 Ｏ
2 ：Ｈ2 ＳＯ4 ＝１：１）を用いて選択的に除去する工
程とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、シリサイド層を有する
半導体装置およびその製造方法に関する。
半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来より、ＬＳＩを構成する基本素子と
して、ＭＯＳトランジスタが用いられている。ＬＳＩの
性能向上のためには、ＭＯＳトランジスタ等の基本素子
を微細化することが行なわれている。例えば、ＭＯＳト
ランジスタの場合には、ゲート長を短くし、短チャネル
化することにより、トランジスタ単体の駆動能力を上げ
ようとしているが、微細化に伴ないドレイン拡散層，ソ
ース拡散層の寄生抵抗等が増加するため、高速化が妨げ
られるという問題があった。
して、ＭＯＳトランジスタが用いられている。ＬＳＩの
性能向上のためには、ＭＯＳトランジスタ等の基本素子
を微細化することが行なわれている。例えば、ＭＯＳト
ランジスタの場合には、ゲート長を短くし、短チャネル
化することにより、トランジスタ単体の駆動能力を上げ
ようとしているが、微細化に伴ないドレイン拡散層，ソ
ース拡散層の寄生抵抗等が増加するため、高速化が妨げ
られるという問題があった。
【０００３】そこで最近、サリサイドと呼ばれるポリシ
リコンゲ−ト，ソース拡散層，ドレイン拡散層の表面に
選択的、自己整合的にシリサイド（ｓｉｌｉｃｉｄｅ）
を形成する方法が検討されている。
リコンゲ−ト，ソース拡散層，ドレイン拡散層の表面に
選択的、自己整合的にシリサイド（ｓｉｌｉｃｉｄｅ）
を形成する方法が検討されている。
【０００４】この方法を図８のＭＯＳトランジスタの工
程断面図を用いて説明する。先ず、図８（ａ）に示すよ
うに、Ｐ型シリコン基板７１のＰウェル形成領域にＢイ
オンを注入し、引き続き、Ｎウェル形成領域にＰイオン
を注入する。次いでＰ型シリコン基板７１に熱処理を施
し、Ｐウェル７２およびＮウェル７３を形成した後、選
択酸化法により素子分離絶縁膜７４を形成する。この
後、所望のしきい値電圧でＮチャネル，Ｐチャネルが形
成されるように、Ｐウェル７２およびＮウェル７３中に
イオンを注入する。
程断面図を用いて説明する。先ず、図８（ａ）に示すよ
うに、Ｐ型シリコン基板７１のＰウェル形成領域にＢイ
オンを注入し、引き続き、Ｎウェル形成領域にＰイオン
を注入する。次いでＰ型シリコン基板７１に熱処理を施
し、Ｐウェル７２およびＮウェル７３を形成した後、選
択酸化法により素子分離絶縁膜７４を形成する。この
後、所望のしきい値電圧でＮチャネル，Ｐチャネルが形
成されるように、Ｐウェル７２およびＮウェル７３中に
イオンを注入する。
【０００５】以下、このＰウェル７２およびＮウェル７
３にＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
とがそれぞれ形成されるが、前記Ｎ型ＭＯＳトランジス
タとＰ型ＭＯＳトランジスタとは同様な方法により形成
されていくので、以下、Ｎ型ＭＯＳトランジスタの工程
断面図のみを参照しながら説明していく。
３にＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
とがそれぞれ形成されるが、前記Ｎ型ＭＯＳトランジス
タとＰ型ＭＯＳトランジスタとは同様な方法により形成
されていくので、以下、Ｎ型ＭＯＳトランジスタの工程
断面図のみを参照しながら説明していく。
【０００６】上記工程に続いて、図８（ｂ）に示すよう
に、Ｐ型半導体基板７１の表面を酸化することにより、
厚さ７ｎｍのゲート酸化膜７５を形成した後、このゲー
ト酸化膜７５上に厚さ２００ｎｍのポリシリコン膜７６
を形成し、引き続き、８５０℃の温度でこのポリシリコ
ン膜７６中にリンを拡散し、ポリシリコン膜７６をＮ型
化する。次いでスパッタ法を用いて厚さ２００ｎｍのＷ
Ｓｉ膜７７をポリシリコン膜７６上に形成した後、この
ＷＳｉ膜７７上に厚さ２００ｎｍの酸化膜７８をＣＶＤ
法により形成する。
に、Ｐ型半導体基板７１の表面を酸化することにより、
厚さ７ｎｍのゲート酸化膜７５を形成した後、このゲー
ト酸化膜７５上に厚さ２００ｎｍのポリシリコン膜７６
を形成し、引き続き、８５０℃の温度でこのポリシリコ
ン膜７６中にリンを拡散し、ポリシリコン膜７６をＮ型
化する。次いでスパッタ法を用いて厚さ２００ｎｍのＷ
Ｓｉ膜７７をポリシリコン膜７６上に形成した後、この
ＷＳｉ膜７７上に厚さ２００ｎｍの酸化膜７８をＣＶＤ
法により形成する。
【０００７】次に図８（ｃ）に示すように、反応性イオ
ンエッチング（ＲＩＥ）法により、酸化膜７８，ＷＳｉ
膜７７，ポリシリコン膜７６，ゲート酸化膜７５を加工
して、ゲート部を形成する。次いで９００℃の温度で酸
化を行なって第１の後酸化膜（図示せず）を形成した
後、イオン注入法により、前記ゲート部をマスクにして
浅いソース拡散層７９ａ，ドレイン拡散層７９ｂを形成
する。
ンエッチング（ＲＩＥ）法により、酸化膜７８，ＷＳｉ
膜７７，ポリシリコン膜７６，ゲート酸化膜７５を加工
して、ゲート部を形成する。次いで９００℃の温度で酸
化を行なって第１の後酸化膜（図示せず）を形成した
後、イオン注入法により、前記ゲート部をマスクにして
浅いソース拡散層７９ａ，ドレイン拡散層７９ｂを形成
する。
【０００８】次に図８（ｄ）に示すように、全面に厚さ
１００ｎｍのシリコン窒化膜をＬＰＣＶＤ法により形成
した後、エッチバックによりゲート部の側壁部に選択的
に上記シリコン窒化膜を残置し、側壁ゲート絶縁膜８０
として形成する。次いで第２の後酸化膜（図示せず）を
形成した後、Ｐ型ウェル７２に対してはＡｓイオンを加
速電圧５ＫｅＶ，ドーズ量５．０×１０15ｃｍ-2の条件
で注入する。また、Ｎ型ウェル７３に対してはＢＦ2 イ
オンを加速電圧４０ＫｅＶ，ドーズ量３．０×１０15ｃ
ｍ-2の条件で注入する。この後、１０００℃，３０秒の
熱処理（RapidThermal Anneal）を行なって不純物を活
性化し、深いソース拡散層８１ａ，ドレイン拡散層８１
ｂを形成する。
１００ｎｍのシリコン窒化膜をＬＰＣＶＤ法により形成
した後、エッチバックによりゲート部の側壁部に選択的
に上記シリコン窒化膜を残置し、側壁ゲート絶縁膜８０
として形成する。次いで第２の後酸化膜（図示せず）を
形成した後、Ｐ型ウェル７２に対してはＡｓイオンを加
速電圧５ＫｅＶ，ドーズ量５．０×１０15ｃｍ-2の条件
で注入する。また、Ｎ型ウェル７３に対してはＢＦ2 イ
オンを加速電圧４０ＫｅＶ，ドーズ量３．０×１０15ｃ
ｍ-2の条件で注入する。この後、１０００℃，３０秒の
熱処理（RapidThermal Anneal）を行なって不純物を活
性化し、深いソース拡散層８１ａ，ドレイン拡散層８１
ｂを形成する。
【０００９】次に希ＨＦ溶液を用いて深いソース拡散層
８１ａ，ドレイン拡散層８１ｂ上の第２の後酸化膜を除
去した後、全面にＴｉ膜（図示せず）を堆積する。次い
で窒素雰囲気中で７００℃，３０秒間のアニールを行な
って、ソース拡散層８１ａ，ドレイン拡散層８１ｂとＴ
ｉ膜とをそれぞれ反応させて、深いソース拡散層８１
ａ，ドレイン拡散層８１ｂの表面にそれぞれシリサイド
層であるＴｉＳｉ2 層８２ａ，８２ｂを形成する。次い
で未反応のＴｉ膜やその化合物をＨ2 Ｏ2 とＨ2ＳＯ4
との混合液（混合比はＨ2 Ｏ2 ：Ｈ2 ＳＯ4 ＝３：７）
を用いて除去した後、９００℃，２０秒のアニールによ
って、ＴｉＳｉ2 層８２ａ，８２ｂを低抵抗で安定なＣ
５４構造に変える。
８１ａ，ドレイン拡散層８１ｂ上の第２の後酸化膜を除
去した後、全面にＴｉ膜（図示せず）を堆積する。次い
で窒素雰囲気中で７００℃，３０秒間のアニールを行な
って、ソース拡散層８１ａ，ドレイン拡散層８１ｂとＴ
ｉ膜とをそれぞれ反応させて、深いソース拡散層８１
ａ，ドレイン拡散層８１ｂの表面にそれぞれシリサイド
層であるＴｉＳｉ2 層８２ａ，８２ｂを形成する。次い
で未反応のＴｉ膜やその化合物をＨ2 Ｏ2 とＨ2ＳＯ4
との混合液（混合比はＨ2 Ｏ2 ：Ｈ2 ＳＯ4 ＝３：７）
を用いて除去した後、９００℃，２０秒のアニールによ
って、ＴｉＳｉ2 層８２ａ，８２ｂを低抵抗で安定なＣ
５４構造に変える。
【００１０】最後に、周知の方法に従って、全面に層間
絶縁膜を堆積し、コンタクトホールを開口し、ソース配
線，ドレイン配線等を形成して、ＭＯＳトランジスタの
基本構造が完成する。
絶縁膜を堆積し、コンタクトホールを開口し、ソース配
線，ドレイン配線等を形成して、ＭＯＳトランジスタの
基本構造が完成する。
【００１１】このような方法によれば、深いソース拡散
層８１ａは低抵抗のＴｉＳｉ2 層８２ａを介してソース
配線にコンタクトし、ドレイン拡散層８１ｂは低抵抗の
ＴｉＳｉ2 層８２ｂを介してドレイン配線に接続するの
で、シート抵抗の増加を防止できる。また、ＴｉＳｉ2
層８２ａ，８２ｂは自己整合的に形成されるので微細化
が妨げられるという問題も生じない。
層８１ａは低抵抗のＴｉＳｉ2 層８２ａを介してソース
配線にコンタクトし、ドレイン拡散層８１ｂは低抵抗の
ＴｉＳｉ2 層８２ｂを介してドレイン配線に接続するの
で、シート抵抗の増加を防止できる。また、ＴｉＳｉ2
層８２ａ，８２ｂは自己整合的に形成されるので微細化
が妨げられるという問題も生じない。
【００１２】しかしながら、この種の方法には以下のよ
うな問題があった。すなわち、上述の方法では、ＴｉＳ
ｉ2 層８２ａ，８２ｂを形成した後のＴｉ膜等の除去が
完全ではなく、素子分離絶縁膜７４上や、側壁ゲート絶
縁膜８０にＴｉ膜等が残ることがある。この結果、素子
分離絶縁膜７４上に残ったＴｉ膜等を介して深いソース
拡散層８１ａ等が隣の素子の拡散層等と短絡するとい
う、いわゆる、拡散層間ブリッジングが生じ、歩留りが
低下する。同様に、側壁ゲート絶縁膜８０上に残ったＴ
ｉ膜等を介してゲート電極７６が深いソース拡散層８１
ａ等と短絡するという、いわゆる、ゲート側壁ブリッジ
ングが生じ、歩留りが低下する。
うな問題があった。すなわち、上述の方法では、ＴｉＳ
ｉ2 層８２ａ，８２ｂを形成した後のＴｉ膜等の除去が
完全ではなく、素子分離絶縁膜７４上や、側壁ゲート絶
縁膜８０にＴｉ膜等が残ることがある。この結果、素子
分離絶縁膜７４上に残ったＴｉ膜等を介して深いソース
拡散層８１ａ等が隣の素子の拡散層等と短絡するとい
う、いわゆる、拡散層間ブリッジングが生じ、歩留りが
低下する。同様に、側壁ゲート絶縁膜８０上に残ったＴ
ｉ膜等を介してゲート電極７６が深いソース拡散層８１
ａ等と短絡するという、いわゆる、ゲート側壁ブリッジ
ングが生じ、歩留りが低下する。
【００１３】
【発明が解決しようとする課題】上述の如く、従来のサ
イリサイドによるシート抵抗の低減を図ったＭＯＳトラ
ンジスタの製造方法では、Ｔｉ膜等の除去が完全ではな
く、拡散層間ブリッジングや、ゲート側壁ブリッジング
が生じ易く、歩留まりの点で問題があった。
イリサイドによるシート抵抗の低減を図ったＭＯＳトラ
ンジスタの製造方法では、Ｔｉ膜等の除去が完全ではな
く、拡散層間ブリッジングや、ゲート側壁ブリッジング
が生じ易く、歩留まりの点で問題があった。
【００１４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、シリサイド層の形成に
寄与しなかった高融点金属に起因する歩留まりの低下を
防止できる半導体装置およびその製造方法を提供するこ
とにある。
ので、その目的とするところは、シリサイド層の形成に
寄与しなかった高融点金属に起因する歩留まりの低下を
防止できる半導体装置およびその製造方法を提供するこ
とにある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体基板の表面に形成
された素子分離絶縁膜と、この素子分離絶縁膜で区分さ
れた素子形成領域に形成されたシリコンを主成分とする
拡散層と、この拡散層上に形成された高融点金属のシリ
サイド層と、前記素子分離絶縁膜上に形成された、前記
シリサイド層を構成する高融点金属の酸化物とを備えた
ことを特徴とする。
めに、本発明の半導体装置は、半導体基板の表面に形成
された素子分離絶縁膜と、この素子分離絶縁膜で区分さ
れた素子形成領域に形成されたシリコンを主成分とする
拡散層と、この拡散層上に形成された高融点金属のシリ
サイド層と、前記素子分離絶縁膜上に形成された、前記
シリサイド層を構成する高融点金属の酸化物とを備えた
ことを特徴とする。
【００１６】また、本発明の半導体装置の製造方法は、
シリコンが露出した部分を有する半導体基板の全面に高
融点金属からなる導電層を形成する工程と、前記シリコ
ンと前記導電層とを反応させ、シリサイド層を形成する
工程と、過酸化水素水と硫酸とからなり、過酸化水素水
の含有量が５０％以上の溶液により、未反応の前記高融
点金属、並びに前記シリサイド層以外の前記高融点金属
を主成分とする導電物を選択的に除去するとともに、前
記高融点金属の酸化物を形成する工程とを備えたことを
特徴とする。
シリコンが露出した部分を有する半導体基板の全面に高
融点金属からなる導電層を形成する工程と、前記シリコ
ンと前記導電層とを反応させ、シリサイド層を形成する
工程と、過酸化水素水と硫酸とからなり、過酸化水素水
の含有量が５０％以上の溶液により、未反応の前記高融
点金属、並びに前記シリサイド層以外の前記高融点金属
を主成分とする導電物を選択的に除去するとともに、前
記高融点金属の酸化物を形成する工程とを備えたことを
特徴とする。
【００１７】
【作用】本発明者等の研究によれば、過酸化水素水と硫
酸とからなり、過酸化水素水の含有量が５０％以上の溶
液を用いれば、未反応の高融点金属、並びにシリサイド
層以外の高融点金属を主成分とする導電物を選択的に除
去できることが分かった。そして、未反応の高融点金属
等は、上記除去工程において、絶縁物に変換される。こ
のため、未反応の高融点金属等が残ることはない。した
がって、上記知見に基づいた本発明（請求項２）によれ
ば、シリサイド層の形成に寄与しなかった高融点金属に
起因する歩留まりの低下を防止できる。
酸とからなり、過酸化水素水の含有量が５０％以上の溶
液を用いれば、未反応の高融点金属、並びにシリサイド
層以外の高融点金属を主成分とする導電物を選択的に除
去できることが分かった。そして、未反応の高融点金属
等は、上記除去工程において、絶縁物に変換される。こ
のため、未反応の高融点金属等が残ることはない。した
がって、上記知見に基づいた本発明（請求項２）によれ
ば、シリサイド層の形成に寄与しなかった高融点金属に
起因する歩留まりの低下を防止できる。
【００１８】また、本発明（請求項１）によれば、シリ
サイド層を構成する金属ではなく、その酸化物が素子分
離絶縁膜上に形成されているので、例えば、本発明をＭ
ＯＳトランジスタに適用すれば、拡散層間ブリッジング
や、ゲート側壁ブリッジングに起因する歩留まりの低下
を防止できる。
サイド層を構成する金属ではなく、その酸化物が素子分
離絶縁膜上に形成されているので、例えば、本発明をＭ
ＯＳトランジスタに適用すれば、拡散層間ブリッジング
や、ゲート側壁ブリッジングに起因する歩留まりの低下
を防止できる。
【００１９】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１，図２は、本発明の第１の実施例に係るＭＯＳ
トランジスタおよびその製造方法を示す工程断面図であ
る。
る。図１，図２は、本発明の第１の実施例に係るＭＯＳ
トランジスタおよびその製造方法を示す工程断面図であ
る。
【００２０】先ず、図１（ａ）に示すように、Ｐ型シリ
コン基板１のＰウェル形成領域にＢイオンを加速電圧１
００ｋｅＶ，ドーズ量２．０×１０13ｃｍ-2の条件で選
択的に注入し、引き続き、Ｎウェル形成領域にＰイオン
を加速電圧１６０ｋｅＶ，ドーズ量１．０×１０13ｃｍ
-2の条件で選択的に注入する。
コン基板１のＰウェル形成領域にＢイオンを加速電圧１
００ｋｅＶ，ドーズ量２．０×１０13ｃｍ-2の条件で選
択的に注入し、引き続き、Ｎウェル形成領域にＰイオン
を加速電圧１６０ｋｅＶ，ドーズ量１．０×１０13ｃｍ
-2の条件で選択的に注入する。
【００２１】次いでＰ型シリコン基板１に１１５０℃，
３時間の熱処理を施し、Ｐウェル２およびＮウェル３を
形成した後、選択酸化法により素子分離絶縁膜４をＰ型
シリコン基板１の表面に形成する。
３時間の熱処理を施し、Ｐウェル２およびＮウェル３を
形成した後、選択酸化法により素子分離絶縁膜４をＰ型
シリコン基板１の表面に形成する。
【００２２】次いで所望のしきい値電圧でＮチャネル，
Ｐチャネルが形成されるように、Ｐウェル２，Ｎウェル
３中にイオンを注入する。例えば、Ｐウェル２にはＢイ
オンを加速電圧１５ｋｅＶ，ドーズ量２×１０12ｃｍ-2
の条件で注入し、Ｎウェル３中にはＰイオンを加速電圧
６０ｋｅＶ，ドーズ量３×１０12ｃｍ-2の条件で注入す
る。
Ｐチャネルが形成されるように、Ｐウェル２，Ｎウェル
３中にイオンを注入する。例えば、Ｐウェル２にはＢイ
オンを加速電圧１５ｋｅＶ，ドーズ量２×１０12ｃｍ-2
の条件で注入し、Ｎウェル３中にはＰイオンを加速電圧
６０ｋｅＶ，ドーズ量３×１０12ｃｍ-2の条件で注入す
る。
【００２３】そして、Ｐウェル２にはＮ型ＭＯＳトラン
ジスタ，Ｎウェル３にはＰ型ＭＯＳトランジスタが形成
されるが、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトラン
ジスタとは同様の方法により形成されていくので、以
下、Ｎ型ＭＯＳトランジスタの工程断面図を参照しなが
ら説明していく。
ジスタ，Ｎウェル３にはＰ型ＭＯＳトランジスタが形成
されるが、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトラン
ジスタとは同様の方法により形成されていくので、以
下、Ｎ型ＭＯＳトランジスタの工程断面図を参照しなが
ら説明していく。
【００２４】上記工程に続いて、図１（ｂ）に示すよう
に、ドライＯ2 雰囲気中での８００℃の熱処理により、
Ｐ型半導体基板１の表面に厚さ７ｎｍのゲート酸化膜５
を形成した後、このゲート酸化膜５上にゲート電極とな
る厚さ２００ｎｍのポリシリコン膜６を堆積し、引き続
き、８５０℃の温度でポリシリコン膜６中にリンを拡散
し、ポリシリコン膜６をＮ型化する。次いでスパッタ法
を用いて厚さ２００ｎｍのＷＳｉ膜７をポリシリコン膜
６上に形成した後、このＷＳｉ膜７上に厚さ２００ｎｍ
の酸化膜８をＣＶＤ法により形成する。
に、ドライＯ2 雰囲気中での８００℃の熱処理により、
Ｐ型半導体基板１の表面に厚さ７ｎｍのゲート酸化膜５
を形成した後、このゲート酸化膜５上にゲート電極とな
る厚さ２００ｎｍのポリシリコン膜６を堆積し、引き続
き、８５０℃の温度でポリシリコン膜６中にリンを拡散
し、ポリシリコン膜６をＮ型化する。次いでスパッタ法
を用いて厚さ２００ｎｍのＷＳｉ膜７をポリシリコン膜
６上に形成した後、このＷＳｉ膜７上に厚さ２００ｎｍ
の酸化膜８をＣＶＤ法により形成する。
【００２５】次に図１（ｃ）に示すように、例えば、Ｒ
ＩＥ法により、酸化膜８，ＷＳｉ膜７，ポリシリコン膜
６，ゲート酸化膜５を加工して、ゲート部を形成する。
次いで第１の後酸化によって第１の後酸化膜９を形成し
た後、イオン注入法により、浅いソース拡散層１０ａ，
ドレイン拡散層１０ｂを形成する。
ＩＥ法により、酸化膜８，ＷＳｉ膜７，ポリシリコン膜
６，ゲート酸化膜５を加工して、ゲート部を形成する。
次いで第１の後酸化によって第１の後酸化膜９を形成し
た後、イオン注入法により、浅いソース拡散層１０ａ，
ドレイン拡散層１０ｂを形成する。
【００２６】次に図１（ｄ）に示すように、全面に厚さ
１００ｎｍのシリコン窒化膜をＬＰＣＶＤ法により形成
した後、エッチバックによりゲート部の側壁に選択的に
シリコン窒化膜を残置し、側壁ゲート絶縁膜１１を形成
する。
１００ｎｍのシリコン窒化膜をＬＰＣＶＤ法により形成
した後、エッチバックによりゲート部の側壁に選択的に
シリコン窒化膜を残置し、側壁ゲート絶縁膜１１を形成
する。
【００２７】次に図２（ａ）に示すように、温度８５０
℃の第２の後酸化によって第２の後酸化膜１２を形成し
た後、Ｐ型ウェル２に対してはＡｓイオンを加速電圧５
ＫｅＶ，ドーズ量５．０×１０15ｃｍ-2の条件で注入す
る。また、図示してないが、Ｎ型ウェル３に対してはＢ
Ｆ2 イオンを加速電圧４０ＫｅＶ，ドーズ量３．０×１
０15ｃｍ-2の条件で注入する。この後、１０００℃，３
０秒の熱処理（RapidThermal Anneal）を行なって上記
イオンを活性化し、深いソース拡散層１３ａ，ドレイン
拡散層１３ｂを形成する。
℃の第２の後酸化によって第２の後酸化膜１２を形成し
た後、Ｐ型ウェル２に対してはＡｓイオンを加速電圧５
ＫｅＶ，ドーズ量５．０×１０15ｃｍ-2の条件で注入す
る。また、図示してないが、Ｎ型ウェル３に対してはＢ
Ｆ2 イオンを加速電圧４０ＫｅＶ，ドーズ量３．０×１
０15ｃｍ-2の条件で注入する。この後、１０００℃，３
０秒の熱処理（RapidThermal Anneal）を行なって上記
イオンを活性化し、深いソース拡散層１３ａ，ドレイン
拡散層１３ｂを形成する。
【００２８】次に図２（ｂ）に示すように、希ＨＦ溶液
（１００：１希釈）を用いて第２の後酸化膜１２を除去
した後、全面に高融点金属膜、例えば、Ｔｉ膜１４を堆
積する。
（１００：１希釈）を用いて第２の後酸化膜１２を除去
した後、全面に高融点金属膜、例えば、Ｔｉ膜１４を堆
積する。
【００２９】次に図２（ｃ）に示すように、Ｎ2 雰囲気
中での７００℃，３０秒間のアニールにより、深いソー
ス拡散層１３ａ，ドレイン拡散層１３ｂとＴｉ膜１４と
をそれぞれ反応させて、深いソース拡散層１３ａ，ドレ
イン拡散１３ｂの表面にそれぞれシリサイド層であるＴ
ｉＳｉ2 層１４ａ，１４ｂを形成する。
中での７００℃，３０秒間のアニールにより、深いソー
ス拡散層１３ａ，ドレイン拡散層１３ｂとＴｉ膜１４と
をそれぞれ反応させて、深いソース拡散層１３ａ，ドレ
イン拡散１３ｂの表面にそれぞれシリサイド層であるＴ
ｉＳｉ2 層１４ａ，１４ｂを形成する。
【００３０】次に図２（ｄ）に示すように、例えば、絶
縁膜４上に存在する未反応のＴｉ膜１４、並びにＴｉＳ
ｉ2 層１５ａ，１５ｂ以外のＴｉ化合物をＨ2 Ｏ2 とＨ
2 ＳＯ4 との混合溶液（Ｈ2 Ｏ2 ：Ｈ2 ＳＯ4 ＝１：
１）を用いて選択的に除去した後、９００℃，２０秒の
アニールによってＴｉＳｉ2 層１４ａ，１４ｂを低抵抗
で安定なＣ５４構造に変える。
縁膜４上に存在する未反応のＴｉ膜１４、並びにＴｉＳ
ｉ2 層１５ａ，１５ｂ以外のＴｉ化合物をＨ2 Ｏ2 とＨ
2 ＳＯ4 との混合溶液（Ｈ2 Ｏ2 ：Ｈ2 ＳＯ4 ＝１：
１）を用いて選択的に除去した後、９００℃，２０秒の
アニールによってＴｉＳｉ2 層１４ａ，１４ｂを低抵抗
で安定なＣ５４構造に変える。
【００３１】ここで、前記Ｔｉ膜１４等は従来法に比べ
て大幅に除去され、また、僅かに残ったＴｉ膜１４等が
あるもののこれらは上記の除去工程でＴｉＯ2 等の酸化
物となり、絶縁物に変換される。
て大幅に除去され、また、僅かに残ったＴｉ膜１４等が
あるもののこれらは上記の除去工程でＴｉＯ2 等の酸化
物となり、絶縁物に変換される。
【００３２】このため、従来法で形成されたＭＯＳトラ
ンジスタのように、深いソース拡散層１３ａや側壁ゲー
ト絶縁膜１１上にＴｉ膜等が残ることによる拡散層間ブ
リッジングや、ゲート側壁ブリッジングは生じない。
ンジスタのように、深いソース拡散層１３ａや側壁ゲー
ト絶縁膜１１上にＴｉ膜等が残ることによる拡散層間ブ
リッジングや、ゲート側壁ブリッジングは生じない。
【００３３】図３は、そのことを示す本発明の方法並び
に従来法を模擬した実験の結果（ＸＰＳ分析）である。
この模擬実験では、試料として、シリコン基板上に形成
した酸化膜上に窒化膜を堆積し、この窒化膜を半分の厚
さにエッチングした後、酸化（第２の後酸化相当）を施
し、続いて、Ｔｉ膜を堆積した後、Ｔｉのシリサイド化
を行なったものを用いている。そして、この試料を従来
の混合溶液（Ｈ2 Ｏ2：Ｈ2 ＳＯ4 ＝７：３）で処理し
たもの、並びに本発明の混合液（Ｈ2 Ｏ2 ：Ｈ2 ＳＯ4
＝１：１）で処理したものについて、それぞれ、ＸＰＳ
分析を行なってみた。
に従来法を模擬した実験の結果（ＸＰＳ分析）である。
この模擬実験では、試料として、シリコン基板上に形成
した酸化膜上に窒化膜を堆積し、この窒化膜を半分の厚
さにエッチングした後、酸化（第２の後酸化相当）を施
し、続いて、Ｔｉ膜を堆積した後、Ｔｉのシリサイド化
を行なったものを用いている。そして、この試料を従来
の混合溶液（Ｈ2 Ｏ2：Ｈ2 ＳＯ4 ＝７：３）で処理し
たもの、並びに本発明の混合液（Ｈ2 Ｏ2 ：Ｈ2 ＳＯ4
＝１：１）で処理したものについて、それぞれ、ＸＰＳ
分析を行なってみた。
【００３４】図３から、本発明によれば、従来法に比べ
て、Ｔｉの残留量が大幅に低減し、また、Ｔｉ化合物は
伝導性が無いＴｉＯ2 であることが分かる。最後に、周
知の方法に従って、全面に層間絶縁膜を堆積し、コンタ
クトホールを開口し、ソース配線，ドレイン配線等を形
成して、本発明の実施例によるＭＯＳトランジスタの基
本構造が完成する。
て、Ｔｉの残留量が大幅に低減し、また、Ｔｉ化合物は
伝導性が無いＴｉＯ2 であることが分かる。最後に、周
知の方法に従って、全面に層間絶縁膜を堆積し、コンタ
クトホールを開口し、ソース配線，ドレイン配線等を形
成して、本発明の実施例によるＭＯＳトランジスタの基
本構造が完成する。
【００３５】本発明の方法に従って同一シリコン基板上
に５０個のＴｉＳｉ2 シリサイドを有するＰ型ＭＯＳト
ランジスタを作成し、素子分離領域に隣接したＰ型拡散
層間のリーク電流を調べたところ、特性（逆方向電圧−
逆方向電流特性）曲線は図４に示す斜線領域に収まり、
素子間のばらつきは小さく、リーク電流が生じ難いこと
が分かった。
に５０個のＴｉＳｉ2 シリサイドを有するＰ型ＭＯＳト
ランジスタを作成し、素子分離領域に隣接したＰ型拡散
層間のリーク電流を調べたところ、特性（逆方向電圧−
逆方向電流特性）曲線は図４に示す斜線領域に収まり、
素子間のばらつきは小さく、リーク電流が生じ難いこと
が分かった。
【００３６】一方、Ｈ2 Ｏ2 とＨ2 ＳＯ4 との比が７対
３の混合溶液を用いた従来法の場合には、特性曲線は図
５に示す斜線領域内に収まり、素子間のばらつきが大き
く、リーク電流が大きい素子が多く作成されることが分
かった。
３の混合溶液を用いた従来法の場合には、特性曲線は図
５に示す斜線領域内に収まり、素子間のばらつきが大き
く、リーク電流が大きい素子が多く作成されることが分
かった。
【００３７】また、リーク電流はＴｉ膜の厚さに敏感
で、膜厚が厚くなるに伴いリーク電流が生じ易い素子の
数は増える。例えば、従来法において、Ｔｉ膜の厚さを
３０ｎｍから２０ｎｍに変えると、図６に示すように、
素子間のばらつきが小さくなり、リーク電流が生じ易い
素子の数は減少する。もちろん、同じ膜厚であれば、本
発明の方がリーク電流が生じ易い素子の数は少ない。
で、膜厚が厚くなるに伴いリーク電流が生じ易い素子の
数は増える。例えば、従来法において、Ｔｉ膜の厚さを
３０ｎｍから２０ｎｍに変えると、図６に示すように、
素子間のばらつきが小さくなり、リーク電流が生じ易い
素子の数は減少する。もちろん、同じ膜厚であれば、本
発明の方がリーク電流が生じ易い素子の数は少ない。
【００３８】かくして本実施例によれば、ソース拡散
層，ドレイン拡散層以外の領域に高融点金属や、シリサ
イド層以外の高融点金属を主成分とする導電物を残置す
ることなく、自己整合的にシリサイド層をソース拡散
層，ドレイン拡散層上に形成できるので、歩留まりの低
下を招くこと無く、シート抵抗を低減できる。
層，ドレイン拡散層以外の領域に高融点金属や、シリサ
イド層以外の高融点金属を主成分とする導電物を残置す
ることなく、自己整合的にシリサイド層をソース拡散
層，ドレイン拡散層上に形成できるので、歩留まりの低
下を招くこと無く、シート抵抗を低減できる。
【００３９】図７は、本発明の第２の実施例に係るＭＯ
Ｓトランジスタの製造方法を示す工程断面図である。先
ず、図７（ａ）に示すように、先の実施例と同様に、Ｐ
型シリコン基板２１にＰウェル２２，素子分離絶縁膜
（ＳｉＯ2 ）２３，ゲート酸化膜２４，ゲート電極２
５，浅いソース拡散層２６ａ，ドレイン拡散層２６ｂを
形成する。
Ｓトランジスタの製造方法を示す工程断面図である。先
ず、図７（ａ）に示すように、先の実施例と同様に、Ｐ
型シリコン基板２１にＰウェル２２，素子分離絶縁膜
（ＳｉＯ2 ）２３，ゲート酸化膜２４，ゲート電極２
５，浅いソース拡散層２６ａ，ドレイン拡散層２６ｂを
形成する。
【００４０】次に図７（ｂ）に示すように、シリコン窒
化物からなる側壁ゲート絶縁膜２７を形成した後、全面
に厚さ１０ｎｍ程度の薄いシリコン窒化膜２８を形成す
る。次いでこのシリコン窒化膜２８を介してシリコン基
板２１にイオンを注入し、高濃度の深いソース拡散層２
９ａ，ドレイン拡散層２９ｂを形成する。
化物からなる側壁ゲート絶縁膜２７を形成した後、全面
に厚さ１０ｎｍ程度の薄いシリコン窒化膜２８を形成す
る。次いでこのシリコン窒化膜２８を介してシリコン基
板２１にイオンを注入し、高濃度の深いソース拡散層２
９ａ，ドレイン拡散層２９ｂを形成する。
【００４１】次に図７（ｃ）に示すように、熱リン酸ま
たはケミカルドライエッチング（ＣＤＥ）により、シリ
コン窒化膜２８をエッチング除去し、ソース拡散層２９
ａ，ドレイン拡散層２９ｂ，ゲート電極２５の表面を露
出させた後、Ｎ2 雰囲気中での７００〜８００℃程度の
熱処理によって、ソース拡散層２９ａ，ドレイン拡散層
２９ｂ，ゲート電極２５上に、それぞれ、シリサイド層
であるＴｉＳｉ2 層３０ａ，３０ｂ，３０ｃを形成す
る。この後、未反応のＴｉやＴｉＮをＳＨ溶液を用いて
選択的に除去する。
たはケミカルドライエッチング（ＣＤＥ）により、シリ
コン窒化膜２８をエッチング除去し、ソース拡散層２９
ａ，ドレイン拡散層２９ｂ，ゲート電極２５の表面を露
出させた後、Ｎ2 雰囲気中での７００〜８００℃程度の
熱処理によって、ソース拡散層２９ａ，ドレイン拡散層
２９ｂ，ゲート電極２５上に、それぞれ、シリサイド層
であるＴｉＳｉ2 層３０ａ，３０ｂ，３０ｃを形成す
る。この後、未反応のＴｉやＴｉＮをＳＨ溶液を用いて
選択的に除去する。
【００４２】ここで、上記シリコン窒化膜２８のエッチ
ング除去工程において、シリコン窒化膜２８と素子分離
絶縁膜（ＳｉＯ2 ）２３とのエッチング選択比は大きい
ので、素子分離絶縁膜２３はエッチングされず、素子分
離絶縁膜２３の端部のソース拡散層２９ａ，ドレイン拡
散層２９ｂが露出するということない。
ング除去工程において、シリコン窒化膜２８と素子分離
絶縁膜（ＳｉＯ2 ）２３とのエッチング選択比は大きい
ので、素子分離絶縁膜２３はエッチングされず、素子分
離絶縁膜２３の端部のソース拡散層２９ａ，ドレイン拡
散層２９ｂが露出するということない。
【００４３】一方、従来法の場合には、シリコン窒化膜
２８ではなく、熱酸化によるシリコン酸化膜を使用して
いたので、エッチング選択比が取れず、素子分離絶縁膜
がエッチングされ、素子分離絶縁膜の端部のソース拡散
層，ドレイン拡散層が露出し、上記端部で大きなリーク
電流が生じるという問題があった。
２８ではなく、熱酸化によるシリコン酸化膜を使用して
いたので、エッチング選択比が取れず、素子分離絶縁膜
がエッチングされ、素子分離絶縁膜の端部のソース拡散
層，ドレイン拡散層が露出し、上記端部で大きなリーク
電流が生じるという問題があった。
【００４４】また、従来の場合、シリコン酸化膜を形成
する際の熱酸化によって、浅いソース拡散層，ドレイン
拡散層内の不純物がチャネル方向に拡散し、短チャネル
効果の抑制が不十分になるという問題があった。
する際の熱酸化によって、浅いソース拡散層，ドレイン
拡散層内の不純物がチャネル方向に拡散し、短チャネル
効果の抑制が不十分になるという問題があった。
【００４５】一方、本実施例の場合には、ＣＶＤ法，ス
パッタ法等を用いることにより、低温でシリコン窒化膜
２８を形成できるので、上記短チャネル効果に関する問
題を防止できる。
パッタ法等を用いることにより、低温でシリコン窒化膜
２８を形成できるので、上記短チャネル効果に関する問
題を防止できる。
【００４６】更に、本実施例によれば、従来のように、
イオン注入の際にシリコン酸化膜中の酸素原子が叩き出
されることが無いので、シリサイド層３０ａ，３０ｂ，
３０ｃが酸素元素によって劣化するという問題は生じな
い。なお、本実施例の場合には、酸素元素の代わりに窒
素元素が叩き出されるが、窒素元素による悪影響は小さ
いので問題はない。
イオン注入の際にシリコン酸化膜中の酸素原子が叩き出
されることが無いので、シリサイド層３０ａ，３０ｂ，
３０ｃが酸素元素によって劣化するという問題は生じな
い。なお、本実施例の場合には、酸素元素の代わりに窒
素元素が叩き出されるが、窒素元素による悪影響は小さ
いので問題はない。
【００４７】最後に、図７（ｄ）に示すように、周知の
技術により、層間絶縁膜３１を形成し、この層間絶縁膜
３１にコンタクトホールを開口した後、ソース配線３２
ａ，ドレイン配線３２ａ，ゲート配線３２ｃを形成し
て、ＭＯＳトランジスタの基本構造が完成する。
技術により、層間絶縁膜３１を形成し、この層間絶縁膜
３１にコンタクトホールを開口した後、ソース配線３２
ａ，ドレイン配線３２ａ，ゲート配線３２ｃを形成し
て、ＭＯＳトランジスタの基本構造が完成する。
【００４８】以上述べたように本実施例によれば、熱酸
化によるシリコン酸化膜の代わりに、シリコン窒化膜を
用いているので、従来法に比べて、素子分離絶縁膜の端
部でのリーク電流が少なく、ＬＤＤ構造による短チャネ
ル効果の抑制の低下が少なく、且つ良質なシリサイド層
を形成できる。
化によるシリコン酸化膜の代わりに、シリコン窒化膜を
用いているので、従来法に比べて、素子分離絶縁膜の端
部でのリーク電流が少なく、ＬＤＤ構造による短チャネ
ル効果の抑制の低下が少なく、且つ良質なシリサイド層
を形成できる。
【００４９】なお、シリコン窒化膜の代わりに、ＬＰＣ
ＶＤ法により形成されたシリコン酸化膜（ＳｉＯ2 ）を
用いても良い。これはＬＰＣＶＤ法によるシリコン酸化
膜のエッチングレートが熱酸化膜によるシリコン酸化膜
のそれよりも３倍早いからである。また、ゲート電極２
５上には必ずしもシリサイド層３０ｃを形成する必要な
い。
ＶＤ法により形成されたシリコン酸化膜（ＳｉＯ2 ）を
用いても良い。これはＬＰＣＶＤ法によるシリコン酸化
膜のエッチングレートが熱酸化膜によるシリコン酸化膜
のそれよりも３倍早いからである。また、ゲート電極２
５上には必ずしもシリサイド層３０ｃを形成する必要な
い。
【００５０】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、高融点金属
としてＴｉを用いたシリサイド層の場合について説明し
たが、本発明は他の高融点金属を用いたシリサイド層の
場合にも適用できる。
るものではない。例えば、上記実施例では、高融点金属
としてＴｉを用いたシリサイド層の場合について説明し
たが、本発明は他の高融点金属を用いたシリサイド層の
場合にも適用できる。
【００５１】また、上記実施例ではＭＯＳトランジスタ
の場合について説明したが、本発明はバイポーラトラン
ジスタなど他の半導体素子にも適用できる。また、混合
溶液として、Ｈ2 Ｏ2 ：Ｈ2 ＳＯ4 ＝１：１のものを用
いたが、要はＨ2 Ｏ2 の含有量が５０％以上の溶液を用
いれば良い。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
の場合について説明したが、本発明はバイポーラトラン
ジスタなど他の半導体素子にも適用できる。また、混合
溶液として、Ｈ2 Ｏ2 ：Ｈ2 ＳＯ4 ＝１：１のものを用
いたが、要はＨ2 Ｏ2 の含有量が５０％以上の溶液を用
いれば良い。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【００５２】
【発明の効果】以上詳述したように本発明によれば、未
反応の高融点金属、並びにシリサイド層以外の高融点金
属を主成分とする導電物は残置しないので、歩留まりの
低下を招くこと無くシート抵抗を低減できる。
反応の高融点金属、並びにシリサイド層以外の高融点金
属を主成分とする導電物は残置しないので、歩留まりの
低下を招くこと無くシート抵抗を低減できる。
【図１】本発明の第１の実施例に係るＭＯＳトランジス
タの前半の製造方法を示す工程断面図
タの前半の製造方法を示す工程断面図
【図２】本発明の第１の実施例に係るＭＯＳトランジス
タの後半の製造方法を示す工程断面図
タの後半の製造方法を示す工程断面図
【図３】本発明の方法並びに従来法を模擬した実験の結
果を示す図
果を示す図
【図４】本発明の方法に従って作成された素子のリーク
電流特性を示す図
電流特性を示す図
【図５】従来の方法に従って作成された素子（Ｔｉ膜
厚：３０ｎｍ）のリーク電流特性を示す図
厚：３０ｎｍ）のリーク電流特性を示す図
【図６】従来の方法に従って作成された素子（Ｔｉ膜
厚：２０ｎｍ）のリーク電流特性を示す図
厚：２０ｎｍ）のリーク電流特性を示す図
【図７】本発明の第２の実施例に係るＭＯＳトランジス
タの前半の製造方法を示す工程断面図
タの前半の製造方法を示す工程断面図
【図８】従来のＭＯＳトランジスタの製造方法を示す工
程断面図
程断面図
１…Ｐ型シリコン基板 ２…Ｐウェル ３…Ｎウェル ４…素子分離絶縁膜 ５…ゲート酸化膜 ６…ポリシリコン膜（ゲート電極） ７…ＷＳｉ膜 ８…酸化膜 ９…第１の後酸化膜 １０ａ…浅いソース拡散層 １０ｂ…浅いドレイン拡散層 １１…側壁ゲート絶縁膜 １２…第２の後酸化膜 １３ａ…深いソース拡散層 １３ｂ…深いドレイン拡散層 １４…Ｔｉ膜 １５ａ，１５ｂ…ＴｉＳｉ2 層 ２１…Ｐ型シリコン基板 ２２…Ｐウェル ２３…素子分離絶縁膜 ２４…ゲート酸化膜 ２５…ゲート電極 ２６ａ…浅いソース拡散層 ２６ｂ…浅いドレイン拡散層 ２７…側壁ゲート絶縁膜 ２８…シリコン窒化膜 ２９ａ…深いソース拡散層 ３０ａ，３０ｂ，３０ｃ…ＴｉＳｉ2 層 ３１…層間絶縁膜 ３２ａ…ソース配線 ３２ｂ…ドレイン配線 ３２ｃ…ゲート配線
Claims (2)
- 【請求項１】半導体基板の表面に形成された素子分離絶
縁膜と、 この素子分離絶縁膜で区分された素子形成領域に形成さ
れたシリコンを主成分とする拡散層と、 この拡散層上に形成された高融点金属のシリサイド層
と、 前記素子分離絶縁膜上に形成された、前記シリサイド層
を構成する高融点金属の酸化物とを具備してなることを
特徴とする半導体装置。 - 【請求項２】シリコンが露出した部分を有する半導体基
板の全面に高融点金属からなる導電層を形成する工程
と、 前記シリコンと前記導電層とを反応させ、シリサイド層
を形成する工程と、 過酸化水素水と硫酸とからなり、過酸化水素水の含有量
が５０％以上の溶液により、未反応の前記高融点金属、
並びに前記シリサイド層以外の前記高融点金属を主成分
とする導電物を選択的に除去するとともに、前記高融点
金属の酸化物を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24256193A JPH0799171A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24256193A JPH0799171A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799171A true JPH0799171A (ja) | 1995-04-11 |
Family
ID=17090922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24256193A Pending JPH0799171A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5882975A (en) * | 1995-09-28 | 1999-03-16 | Nec Corporation | Method of fabricating salicide-structure semiconductor device |
-
1993
- 1993-09-29 JP JP24256193A patent/JPH0799171A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5882975A (en) * | 1995-09-28 | 1999-03-16 | Nec Corporation | Method of fabricating salicide-structure semiconductor device |
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