JPH0799258A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0799258A JPH0799258A JP5242562A JP24256293A JPH0799258A JP H0799258 A JPH0799258 A JP H0799258A JP 5242562 A JP5242562 A JP 5242562A JP 24256293 A JP24256293 A JP 24256293A JP H0799258 A JPH0799258 A JP H0799258A
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Abstract
(57)【要約】
【目的】固相成長した二つの単結晶半導体膜の境界が素
子活性領域に形成されることによる素子特性のばらつき
を防止すること。 【構成】単結晶半導体膜を形成する方法であって、隣接
する二つのシード部１から等距離の位置に素子活性領域
２が存在しないように、複数のシード部１を形成し、シ
ード部１からの固相成長により、非晶質半導体膜を単結
晶半導体膜に変えることを特徴とする。
子活性領域に形成されることによる素子特性のばらつき
を防止すること。 【構成】単結晶半導体膜を形成する方法であって、隣接
する二つのシード部１から等距離の位置に素子活性領域
２が存在しないように、複数のシード部１を形成し、シ
ード部１からの固相成長により、非晶質半導体膜を単結
晶半導体膜に変えることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、固相成長により形成さ
れた半導体膜を有する半導体装置の製造方法に関する。
れた半導体膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、記憶装置として、ＥＥＰＲＯＭ等
の半導体記憶装置の開発が進められている。半導体記憶
装置は、機械的駆動部分を有しないので衝撃に強く、高
速アクセスが可能であるという長所を有している。
の半導体記憶装置の開発が進められている。半導体記憶
装置は、機械的駆動部分を有しないので衝撃に強く、高
速アクセスが可能であるという長所を有している。
【０００３】ＥＥＰＲＯＭの場合、フローティングゲー
ト電極の材料としては、通常、多結晶シリコンが用いら
れている。しかし、多結晶シリコンに存在する粒界によ
って、素子間のしきい値電圧等の電気的特性のばらつき
や、ゲート絶縁膜、トンネル絶縁膜、或いはフローティ
ングゲート電極上の絶縁膜の絶縁特性の劣化が問題とな
っている。
ト電極の材料としては、通常、多結晶シリコンが用いら
れている。しかし、多結晶シリコンに存在する粒界によ
って、素子間のしきい値電圧等の電気的特性のばらつき
や、ゲート絶縁膜、トンネル絶縁膜、或いはフローティ
ングゲート電極上の絶縁膜の絶縁特性の劣化が問題とな
っている。
【０００４】このような問題を解決するために、単結晶
半導体基板の表面に形成したシード部を核として非晶質
半導体膜を結晶成長させた後、アニールによる固相成長
によって非晶質半導体膜を単結晶半導体膜に変え、これ
をゲート電極として用いるという技術が提案されている
（特開平３−１７３１２０）。
半導体基板の表面に形成したシード部を核として非晶質
半導体膜を結晶成長させた後、アニールによる固相成長
によって非晶質半導体膜を単結晶半導体膜に変え、これ
をゲート電極として用いるという技術が提案されている
（特開平３−１７３１２０）。
【０００５】この種の単結晶技術では、一つのシード部
からは２００μｍ2 程度の面積の単結晶半導体膜しか形
成されないので、同一基板上に多数のシード部を形成す
る必要がある。この結果、ある確率で、隣接するシード
部から固相成長した二つの単結晶半導体膜の境界が素子
活性領域に形成されてしまう。
からは２００μｍ2 程度の面積の単結晶半導体膜しか形
成されないので、同一基板上に多数のシード部を形成す
る必要がある。この結果、ある確率で、隣接するシード
部から固相成長した二つの単結晶半導体膜の境界が素子
活性領域に形成されてしまう。
【０００６】素子活性領域に上記境界が存在する素子
は、他の素子とは異なる電気的特性を示すため、素子特
性はばらつくことになる。また、シード部は、素子分離
領域を介して素子活性領域に繋がっているため、固相成
長の際に、素子分離領域の凹凸部で結晶性が変化する。
は、他の素子とは異なる電気的特性を示すため、素子特
性はばらつくことになる。また、シード部は、素子分離
領域を介して素子活性領域に繋がっているため、固相成
長の際に、素子分離領域の凹凸部で結晶性が変化する。
【０００７】このため、素子活性領域の全体で高品質の
単結晶半導体膜を得るのは困難であった。更に、シード
部は、素子活性領域、素子分離領域とは別の領域に設け
る必要があり、素子の高集積化には不利であった。
単結晶半導体膜を得るのは困難であった。更に、シード
部は、素子活性領域、素子分離領域とは別の領域に設け
る必要があり、素子の高集積化には不利であった。
【０００８】
【発明が解決しようとする課題】上述の如く、シード部
を核として非晶質半導体膜を結晶成長させた後、固相成
長によって非晶質半導体膜を単結晶半導体膜に変えると
いう従来の単結晶技術では、隣接するシード部から固相
成長した二つの単結晶半導体膜の境界がある確率で素子
活性領域に形成されてしまう。
を核として非晶質半導体膜を結晶成長させた後、固相成
長によって非晶質半導体膜を単結晶半導体膜に変えると
いう従来の単結晶技術では、隣接するシード部から固相
成長した二つの単結晶半導体膜の境界がある確率で素子
活性領域に形成されてしまう。
【０００９】このため、素子活性領域に上記境界が存在
する素子は、他の素子とは異なる電気的特性を示し、素
子特性がばらつくという問題があった。本発明は、上記
事情を考慮してなされたもので、その目的とするところ
は、固相成長した二つの単結晶半導体膜の境界が素子活
性領域に形成されることによる素子特性のばらつきを防
止し得る半導体装置の製造方法を提供することにある。
する素子は、他の素子とは異なる電気的特性を示し、素
子特性がばらつくという問題があった。本発明は、上記
事情を考慮してなされたもので、その目的とするところ
は、固相成長した二つの単結晶半導体膜の境界が素子活
性領域に形成されることによる素子特性のばらつきを防
止し得る半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法（請求項１）は、
単結晶半導体基体上に複数の開口部を有する絶縁膜を形
成する工程と、この複数の開口部及び前記絶縁膜上に非
晶質半導体膜を形成する工程と、熱処理により前記非晶
質半導体膜を固相成長せしめて単結晶半導体膜を形成す
る工程と、この単結晶半導体膜をパターニングすること
により、前記複数の開口部のうち最近接する２つの開口
部から等距離の位置以外の領域に、前記最近接する２つ
の開口部を結ぶ方向とほぼ垂直な方向に素子部を配列せ
しめる工程とを有することを特徴とする。
めに、本発明の半導体装置の製造方法（請求項１）は、
単結晶半導体基体上に複数の開口部を有する絶縁膜を形
成する工程と、この複数の開口部及び前記絶縁膜上に非
晶質半導体膜を形成する工程と、熱処理により前記非晶
質半導体膜を固相成長せしめて単結晶半導体膜を形成す
る工程と、この単結晶半導体膜をパターニングすること
により、前記複数の開口部のうち最近接する２つの開口
部から等距離の位置以外の領域に、前記最近接する２つ
の開口部を結ぶ方向とほぼ垂直な方向に素子部を配列せ
しめる工程とを有することを特徴とする。
【００１１】また、本発明の他の半導体装置の製造方法
（請求項２）は、単結晶半導体基体上に複数の開口部を
有する絶縁膜を形成する工程と、この複数の開口部及び
前記絶縁膜上に非晶質半導体膜を形成する工程と、前記
複数の開口部のうち最近接する２つの開口部から等距離
の位置を含む前記非晶質半導体膜の領域を除去すること
により、前記最近接する２つの開口部を結ぶ方向とほぼ
垂直な方向に沿って溝部を形成する工程と、熱処理によ
り前記非晶質半導体膜を固相成長せしめて単結晶半導体
膜を形成する工程と、この単結晶半導体膜をパターニン
グすることにより、前記複数の開口部のうち最近接する
２つの開口部から等距離の位置以外の領域に、前記最近
接する２つの開口部を結ぶ方向とほぼ垂直な方向に素子
部を配列せしめる工程とを有することを特徴とする。
（請求項２）は、単結晶半導体基体上に複数の開口部を
有する絶縁膜を形成する工程と、この複数の開口部及び
前記絶縁膜上に非晶質半導体膜を形成する工程と、前記
複数の開口部のうち最近接する２つの開口部から等距離
の位置を含む前記非晶質半導体膜の領域を除去すること
により、前記最近接する２つの開口部を結ぶ方向とほぼ
垂直な方向に沿って溝部を形成する工程と、熱処理によ
り前記非晶質半導体膜を固相成長せしめて単結晶半導体
膜を形成する工程と、この単結晶半導体膜をパターニン
グすることにより、前記複数の開口部のうち最近接する
２つの開口部から等距離の位置以外の領域に、前記最近
接する２つの開口部を結ぶ方向とほぼ垂直な方向に素子
部を配列せしめる工程とを有することを特徴とする。
【００１２】
【作用】一般に各シード部からの固相成長速度はほぼ等
しいので、本発明のように、隣接する二つのシード部か
ら等距離の位置に素子活性領域が存在しなければ、隣接
する二つのシード部から固相成長した単結晶半導体膜同
士の境界は素子活性領域に生じることはない。したがっ
て、上記境界に起因した素子特性のばらつきを防止でき
る。
しいので、本発明のように、隣接する二つのシード部か
ら等距離の位置に素子活性領域が存在しなければ、隣接
する二つのシード部から固相成長した単結晶半導体膜同
士の境界は素子活性領域に生じることはない。したがっ
て、上記境界に起因した素子特性のばらつきを防止でき
る。
【００１３】また、各シード部からの固相成長速度が異
なったり、シード部と素子活性領域とが離れている場合
でも、本発明（請求項２）のように、隣接する二つの素
子活性領域の間に存在する非晶質半導体膜の少なくとも
一部を除去すれば、単結晶半導体膜同士の境界を除去部
より先の素子活性領域に生じないようにでき、素子特性
のばらつきを防止できる。
なったり、シード部と素子活性領域とが離れている場合
でも、本発明（請求項２）のように、隣接する二つの素
子活性領域の間に存在する非晶質半導体膜の少なくとも
一部を除去すれば、単結晶半導体膜同士の境界を除去部
より先の素子活性領域に生じないようにでき、素子特性
のばらつきを防止できる。
【００１４】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１，図２は、本発明の基本概念を説明するための
平面図である。図１（ａ）中、１はシード部を示してお
り、隣接する二つのシード部１から等距離の位置３に
は、素子活性領域の形成予定領域（以下、単に素子活性
領域という）２が存在しないように、各シード部１は配
置されている。
る。図１，図２は、本発明の基本概念を説明するための
平面図である。図１（ａ）中、１はシード部を示してお
り、隣接する二つのシード部１から等距離の位置３に
は、素子活性領域の形成予定領域（以下、単に素子活性
領域という）２が存在しないように、各シード部１は配
置されている。
【００１５】したがって、各シード部１からの固相成長
速度は通常ほぼ等しいので、隣接するシード部１から固
相成長した単結晶半導体膜同士の境界が素子活性領域２
に形成されることはない。
速度は通常ほぼ等しいので、隣接するシード部１から固
相成長した単結晶半導体膜同士の境界が素子活性領域２
に形成されることはない。
【００１６】上述したように、各シード部からの固相成
長速度は通常ほぼ等しいが、シード部と非晶質半導体膜
との界面状態の違い、下地絶縁膜と非晶質半導体膜との
界面状態の不均一性、非晶質半導体膜中の不純物量の不
均一性等により、各シード部からの固相成長速度が異な
ることがある。
長速度は通常ほぼ等しいが、シード部と非晶質半導体膜
との界面状態の違い、下地絶縁膜と非晶質半導体膜との
界面状態の不均一性、非晶質半導体膜中の不純物量の不
均一性等により、各シード部からの固相成長速度が異な
ることがある。
【００１７】特に、図１（ｂ）に示すように、素子活性
領域群４が長いと、隣接する二つのシード部１から固相
成長した単結晶半導体膜同士の境界５が素子活性領域群
４に形成される可能性がある。
領域群４が長いと、隣接する二つのシード部１から固相
成長した単結晶半導体膜同士の境界５が素子活性領域群
４に形成される可能性がある。
【００１８】この場合には、図２（ａ）に示すように、
絶縁膜上に堆積した非晶質半導体膜のうち、隣接する二
つのシード部１から等距離の位置３を含んだ部分６を除
去した後に、上記非晶質半導体膜を固相成長により結晶
化すれば、図２（ｂ）に示すように、単結晶半導体膜同
士の境界５が素子活性領域群４に形成されないようにで
きる。このとき、除去領域６は、シード部１の素子活性
領域群４側の境界７と、シード部１に対して反対側の素
子活性領域群４の境界８に挟まれた領域を含むことが好
ましい。
絶縁膜上に堆積した非晶質半導体膜のうち、隣接する二
つのシード部１から等距離の位置３を含んだ部分６を除
去した後に、上記非晶質半導体膜を固相成長により結晶
化すれば、図２（ｂ）に示すように、単結晶半導体膜同
士の境界５が素子活性領域群４に形成されないようにで
きる。このとき、除去領域６は、シード部１の素子活性
領域群４側の境界７と、シード部１に対して反対側の素
子活性領域群４の境界８に挟まれた領域を含むことが好
ましい。
【００１９】なお、高集積化のためには、上記シード部
のための特別な領域を設けないことが好ましい。例え
ば、本発明をＥＥＰＲＯＭセルに適用する場合には、シ
ード部を、単結晶半導体基板上のソース層、ドレイン層
または単結晶半導体基板とビット線とのコンタクト部の
形成予定領域の少なくとも一部、あるいは単結晶半導体
基板の埋め込み素子分離部の形成予定領域の少なくとも
一部に設ければ、これら領域は、非晶質半導体膜の固相
成長にはなんら影響を与えないので、集積度の低下を防
止できる。
のための特別な領域を設けないことが好ましい。例え
ば、本発明をＥＥＰＲＯＭセルに適用する場合には、シ
ード部を、単結晶半導体基板上のソース層、ドレイン層
または単結晶半導体基板とビット線とのコンタクト部の
形成予定領域の少なくとも一部、あるいは単結晶半導体
基板の埋め込み素子分離部の形成予定領域の少なくとも
一部に設ければ、これら領域は、非晶質半導体膜の固相
成長にはなんら影響を与えないので、集積度の低下を防
止できる。
【００２０】次に本発明をＮＡＮＤ型ＥＥＰＲＯＭのフ
ローティングゲートに適用した場合の実施例を説明す
る。まず、図３に示すように、ｐ型単結晶シリコン基板
１１上に熱酸化法を用いて厚さ７００ｎｍの素子分離用
酸化膜（素子分離領域）１２を形成する。次いで熱酸化
法を用いて厚さ１０ｎｍのゲート酸化膜１３を形成した
後、シランやジシランなどの原料を用いたＬＰＣＶＤ法
により、全面に厚さ５０ｎｍの第１の非晶質シリコン膜
１４を形成する。
ローティングゲートに適用した場合の実施例を説明す
る。まず、図３に示すように、ｐ型単結晶シリコン基板
１１上に熱酸化法を用いて厚さ７００ｎｍの素子分離用
酸化膜（素子分離領域）１２を形成する。次いで熱酸化
法を用いて厚さ１０ｎｍのゲート酸化膜１３を形成した
後、シランやジシランなどの原料を用いたＬＰＣＶＤ法
により、全面に厚さ５０ｎｍの第１の非晶質シリコン膜
１４を形成する。
【００２１】次に図４に示すように、第１の非晶質シリ
コン膜１４上にフォトレジスト１５ａを塗布した後、こ
のフォトレジスト１５ａのうち、ｐ型単結晶シリコン基
板１１とビット線とのコンタクト部の形成予定領域の一
部を除去する。次いで残ったフォトレジスト１５ａをマ
スクとして、第１の非晶質シリコン膜１４およびゲート
酸化膜１３をドライエッチングすることにより、シード
部１６を形成する。ここで、隣接する二つのシード部１
６から等距離の位置は、素子分離領域１２または拡散層
の形成予定領域となっており、素子活性領域は存在しな
い。また、上記工程の際にシード部１６の基板表面に自
然酸化膜１７が形成されるので、フォトレジスト１５ａ
を除去した後、ｐ型単結晶シリコン基板１１を弗化水素
ガスに晒すことにより、自然酸化膜１７を除去する。
コン膜１４上にフォトレジスト１５ａを塗布した後、こ
のフォトレジスト１５ａのうち、ｐ型単結晶シリコン基
板１１とビット線とのコンタクト部の形成予定領域の一
部を除去する。次いで残ったフォトレジスト１５ａをマ
スクとして、第１の非晶質シリコン膜１４およびゲート
酸化膜１３をドライエッチングすることにより、シード
部１６を形成する。ここで、隣接する二つのシード部１
６から等距離の位置は、素子分離領域１２または拡散層
の形成予定領域となっており、素子活性領域は存在しな
い。また、上記工程の際にシード部１６の基板表面に自
然酸化膜１７が形成されるので、フォトレジスト１５ａ
を除去した後、ｐ型単結晶シリコン基板１１を弗化水素
ガスに晒すことにより、自然酸化膜１７を除去する。
【００２２】次に図５に示すように、第１の非晶質シリ
コン膜１４およびシード部１６上に、厚さ１００ｎｍの
第２の非晶質シリコン膜１８をＬＰＣＶＤ法にて、シラ
ンまたはジシラン等の熱分解により形成する。
コン膜１４およびシード部１６上に、厚さ１００ｎｍの
第２の非晶質シリコン膜１８をＬＰＣＶＤ法にて、シラ
ンまたはジシラン等の熱分解により形成する。
【００２３】次に図６に示すように、第２の非晶質シリ
コン膜１８上にフォトレジスト１５ｂを塗布し、このフ
ォトレジスト１５ｂのうち、隣接する二つのシード部１
６から等距離の位置を含んだ素子分離領域１２上の一部
を除去する。次いでこの残ったフォトレジスト１５ｂを
マスクとして、第２、第１の非晶質シリコン膜１８、１
４を順次ドライエッチングすることにより、非晶質シリ
コン膜１４，１８に除去領域１９を設ける。
コン膜１８上にフォトレジスト１５ｂを塗布し、このフ
ォトレジスト１５ｂのうち、隣接する二つのシード部１
６から等距離の位置を含んだ素子分離領域１２上の一部
を除去する。次いでこの残ったフォトレジスト１５ｂを
マスクとして、第２、第１の非晶質シリコン膜１８、１
４を順次ドライエッチングすることにより、非晶質シリ
コン膜１４，１８に除去領域１９を設ける。
【００２４】次に図７に示すように、フォトレジスト１
５ｂを除去した後、窒素またはアルゴンガス雰囲気中
で、５００〜５５０℃程度の低温のアニール処理を行な
い、シード部１６からの固相エピタキシャル成長によ
り、第１および第２の非晶質シリコン膜１４、１８を、
単結晶シリコン膜２０に変える。
５ｂを除去した後、窒素またはアルゴンガス雰囲気中
で、５００〜５５０℃程度の低温のアニール処理を行な
い、シード部１６からの固相エピタキシャル成長によ
り、第１および第２の非晶質シリコン膜１４、１８を、
単結晶シリコン膜２０に変える。
【００２５】このとき、上述したように、隣接する二つ
のシード部１６から等距離の位置には素子活性領域は存
在せず、更に、隣接する二つのシード部１６から等距離
の位置を含んだ素子分離領域の一部には除去領域１９が
存在しているため、図１１に示すように、隣接する二つ
のシード部１６から固相成長した単結晶シリコン膜同士
の境界３３は、素子分離領域１２または拡散層の形成予
定領域３２上に形成され、素子活性領域に形成されるこ
とはない。
のシード部１６から等距離の位置には素子活性領域は存
在せず、更に、隣接する二つのシード部１６から等距離
の位置を含んだ素子分離領域の一部には除去領域１９が
存在しているため、図１１に示すように、隣接する二つ
のシード部１６から固相成長した単結晶シリコン膜同士
の境界３３は、素子分離領域１２または拡散層の形成予
定領域３２上に形成され、素子活性領域に形成されるこ
とはない。
【００２６】次に図８に示すように、単結晶シリコン膜
２０に燐または砒素を拡散させた後、結晶シリコン膜２
０上に、シリコン酸化膜とシリコン窒化膜とからなる厚
さ２０ｎｍの絶縁膜２１を形成する。上記シリコン酸化
膜、シリコン窒化膜は、例えば、それぞれ熱酸化法、Ｌ
ＰＣＶＤ法により形成する。次いで絶縁膜２１上に厚さ
２０ｎｍの多結晶シリコン膜２２を形成した後、この多
結晶シリコン膜２２に燐または砒素を拡散させる。
２０に燐または砒素を拡散させた後、結晶シリコン膜２
０上に、シリコン酸化膜とシリコン窒化膜とからなる厚
さ２０ｎｍの絶縁膜２１を形成する。上記シリコン酸化
膜、シリコン窒化膜は、例えば、それぞれ熱酸化法、Ｌ
ＰＣＶＤ法により形成する。次いで絶縁膜２１上に厚さ
２０ｎｍの多結晶シリコン膜２２を形成した後、この多
結晶シリコン膜２２に燐または砒素を拡散させる。
【００２７】次に図９に示すように、多結晶シリコン膜
２２、絶縁膜２１および単結晶シリコン膜２０をゲート
電極形状に選択エッチングし、メモリセル部２３のワー
ド線３４および選択ゲート２４のワード線３５を形成す
る。ここで、メモリセル部２３の単結晶シリコン膜２０
はフローティングゲート、多結晶シリコン膜２２はコン
トロールゲートとなる。
２２、絶縁膜２１および単結晶シリコン膜２０をゲート
電極形状に選択エッチングし、メモリセル部２３のワー
ド線３４および選択ゲート２４のワード線３５を形成す
る。ここで、メモリセル部２３の単結晶シリコン膜２０
はフローティングゲート、多結晶シリコン膜２２はコン
トロールゲートとなる。
【００２８】次に図１０に示すように、多結晶シリコン
膜２２、絶縁膜２１および単結晶シリコン２０からなる
ゲート部をマスクとして、ｐ型単結晶シリコン基板１１
に砒素をイオン注入することにより、ｎ型拡散層２５を
形成する。次いで層間絶縁膜２６を全面に堆積した後、
シード部１６として使用した領域を含む層間絶縁膜２６
の一部をエッチング除去し、ｐ型単結晶シリコン基板１
１とビット線とのコンタクト部２７を形成する。
膜２２、絶縁膜２１および単結晶シリコン２０からなる
ゲート部をマスクとして、ｐ型単結晶シリコン基板１１
に砒素をイオン注入することにより、ｎ型拡散層２５を
形成する。次いで層間絶縁膜２６を全面に堆積した後、
シード部１６として使用した領域を含む層間絶縁膜２６
の一部をエッチング除去し、ｐ型単結晶シリコン基板１
１とビット線とのコンタクト部２７を形成する。
【００２９】このように本実施例では、シード部１６を
コンタクト部２７となる領域に形成しているので、従来
法の場合のように、特別なシード領域を設ける必要がな
いので、素子の集積度が低下するという問題はない。
コンタクト部２７となる領域に形成しているので、従来
法の場合のように、特別なシード領域を設ける必要がな
いので、素子の集積度が低下するという問題はない。
【００３０】なお、シード部１６のｐ型単結晶シリコン
基板１１は、シード部１６形成のためのゲート酸化膜１
３のエッチング工程と、コンタクト部２７形成のための
層間絶縁膜２６のエッチング工程との計２回のエッチン
グ工程を受ける。図１５（ａ）はシード部１６形成時の
開口部がコンタクト部２７形成時の開口径よりも大きな
場合、図１５（ｂ）はその逆の場合の断面図を示す。こ
の図１５（ａ）または（ｂ）に示すように、シード部１
６のｐ型単結晶シリコン基板１１の表面は深さ方向に段
差が生じる。
基板１１は、シード部１６形成のためのゲート酸化膜１
３のエッチング工程と、コンタクト部２７形成のための
層間絶縁膜２６のエッチング工程との計２回のエッチン
グ工程を受ける。図１５（ａ）はシード部１６形成時の
開口部がコンタクト部２７形成時の開口径よりも大きな
場合、図１５（ｂ）はその逆の場合の断面図を示す。こ
の図１５（ａ）または（ｂ）に示すように、シード部１
６のｐ型単結晶シリコン基板１１の表面は深さ方向に段
差が生じる。
【００３１】最後に、ビット線となるＡｌ配線２８、パ
ッシベーション膜２９を形成して、ＥＥＰＲＯＭセルを
完成する。本実施例の方法に従い作成された基板上の全
ての素子について調べたところ、素子活性領域上のフロ
ーティングゲート電極には粒界が存在しないことを確認
した。また、粒界に起因した素子間の電気特性のばらつ
きを完全に抑制でき、更に、粒界に起因したフローティ
ングゲート電極上の絶縁膜の信頼性の劣化も完全に抑制
できた。
ッシベーション膜２９を形成して、ＥＥＰＲＯＭセルを
完成する。本実施例の方法に従い作成された基板上の全
ての素子について調べたところ、素子活性領域上のフロ
ーティングゲート電極には粒界が存在しないことを確認
した。また、粒界に起因した素子間の電気特性のばらつ
きを完全に抑制でき、更に、粒界に起因したフローティ
ングゲート電極上の絶縁膜の信頼性の劣化も完全に抑制
できた。
【００３２】かくして本実施例によれば、素子の集積度
を低下させることなく、ＥＥＰＲＯＭセルの全てのフロ
ーティングゲート電極となる非晶質シリコン膜を完全に
単結晶化でき、素子間の電気特性のばらつきを完全に抑
制することができる。
を低下させることなく、ＥＥＰＲＯＭセルの全てのフロ
ーティングゲート電極となる非晶質シリコン膜を完全に
単結晶化でき、素子間の電気特性のばらつきを完全に抑
制することができる。
【００３３】ところで、通常のＥＥＰＲＯＭセルの場
合、図１２に示すように、非晶質シリコン膜１４の下の
ゲート酸化膜１３の表面には段差が形成されている。こ
れはトンネル酸化膜の膜厚と選択ゲートトランジスタの
ゲート酸化膜の膜厚とが異なるからである。
合、図１２に示すように、非晶質シリコン膜１４の下の
ゲート酸化膜１３の表面には段差が形成されている。こ
れはトンネル酸化膜の膜厚と選択ゲートトランジスタの
ゲート酸化膜の膜厚とが異なるからである。
【００３４】このように段差のあるゲート酸化膜１３上
に堆積した非晶質シリコン膜１４，１８を固相成長する
場合、段差部分が新たな結晶化の核となり、所望の単結
晶シリコン膜が形成できない可能性がある。
に堆積した非晶質シリコン膜１４，１８を固相成長する
場合、段差部分が新たな結晶化の核となり、所望の単結
晶シリコン膜が形成できない可能性がある。
【００３５】これを防止するには、例えば、非晶質シリ
コン膜１４，１８の膜厚ｔをゲート酸化膜１３の段差ｄ
の５倍以上となるように非晶質シリコン膜１４，１８を
堆積することが有効である。
コン膜１４，１８の膜厚ｔをゲート酸化膜１３の段差ｄ
の５倍以上となるように非晶質シリコン膜１４，１８を
堆積することが有効である。
【００３６】また、上記本実施例では、シード部１６
を、ｐ型単結晶シリコン基板１１とビット線とのコンタ
クト部２７の形成予定領域の一部に形成している。シー
ド部１６の形成工程で、シード部１６のゲート酸化膜１
３は除去されている。この結果、ゲート電極形成時の単
結晶シリコン膜２０の選択エッチング工程で、シード部
１６のｐ型単結晶シリコン基板１１の表面はエッチング
されてしまう。
を、ｐ型単結晶シリコン基板１１とビット線とのコンタ
クト部２７の形成予定領域の一部に形成している。シー
ド部１６の形成工程で、シード部１６のゲート酸化膜１
３は除去されている。この結果、ゲート電極形成時の単
結晶シリコン膜２０の選択エッチング工程で、シード部
１６のｐ型単結晶シリコン基板１１の表面はエッチング
されてしまう。
【００３７】このため、図１３（ａ）に示すように、コ
ンタクト部２７のｎ型拡散層２５ａの接合深さは、他の
ｎ型拡散層２５ｂよりも深くなり、選択ゲート部２４の
トランジスタ特性が劣化する可能性がある。
ンタクト部２７のｎ型拡散層２５ａの接合深さは、他の
ｎ型拡散層２５ｂよりも深くなり、選択ゲート部２４の
トランジスタ特性が劣化する可能性がある。
【００３８】ｐ型単結晶シリコン基板１１の表面のエッ
チング量を低減するには、例えば、図１３（ｂ）に示す
ように、シード部端と選択ゲート電極端との間の距離Ｌ
を、ｎ型拡散層２５ａの接合深さｘj よりも長くすれば
良い。また、第１の非晶質シリコン膜１４の厚さを、第
２の非晶質シリコン膜１８の厚さよりも薄くすること
も、エッチング量の低減には有効である。
チング量を低減するには、例えば、図１３（ｂ）に示す
ように、シード部端と選択ゲート電極端との間の距離Ｌ
を、ｎ型拡散層２５ａの接合深さｘj よりも長くすれば
良い。また、第１の非晶質シリコン膜１４の厚さを、第
２の非晶質シリコン膜１８の厚さよりも薄くすること
も、エッチング量の低減には有効である。
【００３９】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、固相成長に
より得られた単結晶シリコン膜に燐，砒素等の不純物を
拡散させたが、固相成長を行なう前の非晶質シリコン膜
に不純物を拡散した後、固相成長により非晶質シリコン
膜を単結晶シリコン膜に変えても良い。
るものではない。例えば、上記実施例では、固相成長に
より得られた単結晶シリコン膜に燐，砒素等の不純物を
拡散させたが、固相成長を行なう前の非晶質シリコン膜
に不純物を拡散した後、固相成長により非晶質シリコン
膜を単結晶シリコン膜に変えても良い。
【００４０】また、シード部１６は、必ずしもｐ型単結
晶シリコン基板１１上に設ける必要はなく、例えば、絶
縁膜上に堆積した非晶質シリコン膜内に設けて良い。す
なわち、非晶質シリコン膜中の不純物濃度を局所的に変
えることで、結晶化速度の速い領域を設け、この領域を
核として固相成長させることもできる。
晶シリコン基板１１上に設ける必要はなく、例えば、絶
縁膜上に堆積した非晶質シリコン膜内に設けて良い。す
なわち、非晶質シリコン膜中の不純物濃度を局所的に変
えることで、結晶化速度の速い領域を設け、この領域を
核として固相成長させることもできる。
【００４１】更に、上記実施例では、ＥＥＰＲＯＭセル
のフローティングゲート電極の場合について説明した
が、本発明はＭＯＳトランジスタのゲート電極に対して
も適用できる。
のフローティングゲート電極の場合について説明した
が、本発明はＭＯＳトランジスタのゲート電極に対して
も適用できる。
【００４２】更にまた、本発明は、素子形成後に埋め込
み素子分離部を形成する半導体装置にも適用できる。例
えば、上記実施例のようにＥＥＰＲＯＭセルに適用する
場合には、図１４に示すように、シード部４３を半導体
基板上の素子活性領域の形成予定領域４４を区分する埋
め込み素子分離領域の形成予定領域４１の少なくとも一
部に設けることもできる。また、素子の集積度の低下が
問題とならない場合には、シード部４３のための領域を
特別に設けても良い。
み素子分離部を形成する半導体装置にも適用できる。例
えば、上記実施例のようにＥＥＰＲＯＭセルに適用する
場合には、図１４に示すように、シード部４３を半導体
基板上の素子活性領域の形成予定領域４４を区分する埋
め込み素子分離領域の形成予定領域４１の少なくとも一
部に設けることもできる。また、素子の集積度の低下が
問題とならない場合には、シード部４３のための領域を
特別に設けても良い。
【００４３】なお、図１４中、４２は拡散層の形成予定
領域、４５は基板１とビット線とのコンタクト部を示し
ている。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施できる。
領域、４５は基板１とビット線とのコンタクト部を示し
ている。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施できる。
【００４４】
【発明の効果】以上詳述したように本発明によれば、隣
接する二つのシード部から固相成長した単結晶半導体膜
同士の境界が素子活性領域に生じることを防止でき、素
子特性のばらつきを小さくできる。
接する二つのシード部から固相成長した単結晶半導体膜
同士の境界が素子活性領域に生じることを防止でき、素
子特性のばらつきを小さくできる。
【図１】本発明の基本概念を説明するための平面図
【図２】本発明の基本概念を説明するための平面図
【図３】本発明の一実施例に係るＮＡＮＤ型ＥＥＰＲＯ
Ｍの製造方法を説明するための図
Ｍの製造方法を説明するための図
【図４】本発明の一実施例に係るＮＡＮＤ型ＥＥＰＲＯ
Ｍの製造方法を説明するための図
Ｍの製造方法を説明するための図
【図５】本発明の一実施例に係るＮＡＮＤ型ＥＥＰＲＯ
Ｍの製造方法を説明するための図
Ｍの製造方法を説明するための図
【図６】本発明の一実施例に係るＮＡＮＤ型ＥＥＰＲＯ
Ｍの製造方法を説明するための図
Ｍの製造方法を説明するための図
【図７】本発明の一実施例に係るＮＡＮＤ型ＥＥＰＲＯ
Ｍの製造方法を説明するための図
Ｍの製造方法を説明するための図
【図８】本発明の一実施例に係るＮＡＮＤ型ＥＥＰＲＯ
Ｍの製造方法を説明するための図
Ｍの製造方法を説明するための図
【図９】本発明の一実施例に係るＮＡＮＤ型ＥＥＰＲＯ
Ｍの製造方法を説明するための図
Ｍの製造方法を説明するための図
【図１０】本発明の一実施例に係るＮＡＮＤ型ＥＥＰＲ
ＯＭの製造方法を説明するための図
ＯＭの製造方法を説明するための図
【図１１】単結晶シリコン膜同士の境界の位置を示す上
面図
面図
【図１２】段差のあるゲート酸化膜上に第１の非晶質シ
リコン膜を固相成長する際に生じ得る問題を解決するた
めの方法を説明するための断面図。
リコン膜を固相成長する際に生じ得る問題を解決するた
めの方法を説明するための断面図。
【図１３】ゲート電極形成時の単結晶シリコン膜の選択
エッチングの際に生じ得る問題を解決するための方法を
説明するための断面図。
エッチングの際に生じ得る問題を解決するための方法を
説明するための断面図。
【図１４】本発明を埋め込み素子分離に適用した例を説
明するための上面図。
明するための上面図。
【図１５】シード部のｐ型単結晶シリコン基板の表面形
状を示す断面図。
状を示す断面図。
１…シード部 ２…素子活性領域 ３…シード部から等距離の位置 ４…素子活性領域群 ５…単結晶半導体膜同士の境界 ６…シード部から等距離の位置を含んだ部分 ７…シード部の素子活性領域群側の境界 ８…素子活性領域群側のシード部とは反対側の境界 １１…ｐ型単結晶シリコン基板 １２…素子分離用酸化膜（素子分離領域） １３…ゲート酸化膜 １４…第１の非晶質シリコン膜 １５ａ，１５ｂ…フォトレジスト １６…シード部 １７…自然酸化膜 １８…第２の非晶質シリコン膜 １９…除去領域 ２０…単結晶シリコン膜 ２１…絶縁膜 ２２…多結晶シリコン膜 ２３…メモリセル部 ２４…選択ゲート部 ２５…ｎ型拡散層 ２６…層間絶縁膜 ２７…コンタクト部 ２８…Ａｌ配線（ビット線） ２９…パッシベーション膜 ３２…拡散層の形成予定領域 ３３…単結晶シリコン膜同士の境界 ３４…メモリセル部のワード線 ３５…選択ゲート部のワード線 ４１…素子分離領域の形成予定領域 ４２…拡散層の形成予定領域 ４３…シード部 ４４…素子活性領域の形成予定領域 ４５…コンタクト部
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/20 8122−4Ｍ 27/115
Claims (2)
- 【請求項１】単結晶半導体基体上に複数の開口部を有す
る絶縁膜を形成する工程と、 この複数の開口部及び前記絶縁膜上に非晶質半導体膜を
形成する工程と、 熱処理により前記非晶質半導体膜を固相成長せしめて単
結晶半導体膜を形成する工程と、 この単結晶半導体膜をパターニングすることにより、前
記複数の開口部のうち最近接する２つの開口部から等距
離の位置以外の領域に、前記最近接する２つの開口部を
結ぶ方向とほぼ垂直な方向に素子部を配列せしめる工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】単結晶半導体基体上に複数の開口部を有す
る絶縁膜を形成する工程と、 この複数の開口部及び前記絶縁膜上に非晶質半導体膜を
形成する工程と、 前記複数の開口部のうち最近接する２つの開口部から等
距離の位置を含む前記非晶質半導体膜の領域を除去する
ことにより、前記最近接する２つの開口部を結ぶ方向と
ほぼ垂直な方向に沿って溝部を形成する工程と、 熱処理により前記非晶質半導体膜を固相成長せしめて単
結晶半導体膜を形成する工程と、 この単結晶半導体膜をパターニングすることにより、前
記複数の開口部のうち最近接する２つの開口部から等距
離の位置以外の領域に、前記最近接する２つの開口部を
結ぶ方向とほぼ垂直な方向に素子部を配列せしめる工程
とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242562A JPH0799258A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242562A JPH0799258A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799258A true JPH0799258A (ja) | 1995-04-11 |
Family
ID=17090936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242562A Pending JPH0799258A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799258A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949102A (en) * | 1996-07-18 | 1999-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having a gate electrode with only two crystal grains |
| US7879658B2 (en) | 2007-03-01 | 2011-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1993
- 1993-09-29 JP JP5242562A patent/JPH0799258A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949102A (en) * | 1996-07-18 | 1999-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having a gate electrode with only two crystal grains |
| US7879658B2 (en) | 2007-03-01 | 2011-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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