JPH08204039A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JPH08204039A
JPH08204039A JP7148467A JP14846795A JPH08204039A JP H08204039 A JPH08204039 A JP H08204039A JP 7148467 A JP7148467 A JP 7148467A JP 14846795 A JP14846795 A JP 14846795A JP H08204039 A JPH08204039 A JP H08204039A
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insulating film
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forming
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Toshiaki Nishimoto
敏明 西本
Shoji Yadori
章二 宿利
Tsutomu Okazaki
勉 岡崎
Hideo Tobe
英郎 戸辺
Kazuhiro Komori
和宏 小森
Masataka Kato
正高 加藤
Hitoshi Kume
均 久米
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Abstract

(57)【要約】 【目的】 半導体集積回路装置に塔載さる不揮発性記憶
素子Ｑの書き込み特性及び消去特性の均一化を図る。ま
た、パンチスルー耐圧を高める。また、動作マージンを
増加する。 【構成】 不揮発性記憶素子Ｑを有する半導体集積回路
装置の製造方法において、第１ゲート絶縁膜３の一部の
表面上に、不純物が導入されていない珪素膜で形成さ
れ、上部の表面が耐酸化性のマスク５で被覆され、かつ
ゲート長方向の幅が規定された第１ゲート材８を形成す
る工程と、熱酸化処理を施し、半導体基板１の活性領域
の表面上に熱酸化絶縁膜１０を形成する工程と、耐酸化
性のマスク５を除去する工程と、酸化絶縁膜１０、第１
ゲート材８の夫々の表面上に、不純物が導入された珪素
膜で形成され、かつゲート長方向の幅が規定された第２
ゲート材１１を形成する工程と、第２ゲート材１１の表
面上に第２ゲート絶縁膜１３を形成する工程と、第２ゲ
ート絶縁膜１３の表面上に第３ゲート材を形成する工程
とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体基板の活性領域の表面上に第１ゲー
ト絶縁膜を介在して電荷蓄積ゲート電極(フローティン
グゲート電極)及びこの電荷蓄積ゲート電極の表面上に
第２ゲート絶縁膜を介在して制御ゲート電極(コントロ
ールゲート電極)が形成された不揮発性記憶素子を有す
る半導体集積回路装置に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】不揮発性記憶素子を有する半導体集積回
路装置として、ＮＯＲ型フラッシュメモリと称される半
導体集積回路装置が、例えば特開昭６２−２７６８７８
号公報又は特開平３−２１９４９６号公報に記載されて
いる。このＮＯＲ型フラッシュメモリは、複数個の不揮
発性記憶素子を行列状に配置し、これらの不揮発性記憶
素子に書き込まれたデータを電気的に一括消去できる構
成になっている。
【０００３】前記不揮発性記憶素子は半導体基板の活性
領域の表面に構成される。この不揮発性記憶素子は、主
に、チャネル形成領域として使用される半導体基板、第
１ゲート絶縁膜、電荷蓄積ゲート電極、第２ゲート絶縁
膜、制御ゲート電極、ソース領域及びドレイン領域であ
る一対の半導体領域で構成される。不揮発性記憶素子は
Ｘ方向(ゲート長方向)に延在するワード線とＹ方向(ゲ
ート幅方向)に延在するデータ線との交差部に配置され
る。ワード線は、このワード線が延在する方向に配置さ
れた複数個の不揮発性記憶素子の夫々の制御ゲート電極
と一体に形成され、多結晶珪素膜で形成される。データ
線は、このデータ線が延在する方向に配置された複数個
の不揮発性記憶素子の一方の半導体領域(ドレイン領域)
の夫々に電気的に接続され、ワード線よりも上層に形成
された金属膜で形成される。
【０００４】また、不揮発性記憶素子を有する半導体集
積回路装置として、半導体基板の表面に形成された半導
体領域をデータ線として使用する半導体集積回路装置
が、例えば特開昭５６−９６８５４号公報に記載されて
いる。この半導体集積回路装置は、Ｙ方向に配置された
複数個の不揮発性記憶素子の夫々のソース領域及びドレ
イン領域である一対の半導体領域の夫々を連続的に形成
し、この一対の半導体領域のうち、一方の半導体領域を
データ線として使用している。以下、ｐ型半導体基板の
表面に形成されたｎ型半導体領域をデータ線として使用
する半導体集積回路装置の製造方法を簡単に説明する。
【０００５】まず、ｐ型半導体基板の活性領域の表面上
に第１ゲート絶縁膜を形成する。
【０００６】次に、前記第１ゲート絶縁膜の一部の表面
上に、不純物が導入された多結晶珪素膜で形成され、上
部の表面が耐酸化性のマスクで被覆され、かつゲート長
方向の幅(Ｘ方向)が規定された第１ゲート材を形成す
る。この耐酸化性のマスク、第１ゲート材の夫々はゲー
ト幅方向(Ｙ方向)に向って延在する。
【０００７】次に、前記ｐ型半導体基板の活性領域の表
面に前記耐酸化性のマスクに対して自己整合でｎ型不純
物を導入し、ソース領域及びドレイン領域である一対の
ｎ型半導体領域を選択的に形成する。この一対のｎ型半
導体領域の夫々は、ゲート幅方向(Ｙ方向)に向って延在
し、ゲート幅方向に配置される複数個の不揮発性記憶素
子のソース領域及びドレイン領域である一対のｎ型半導
体領域の夫々に連結される。この一対のｎ型半導体領域
のうち、一方のｎ型半導体領域がデータ線として使用さ
れる。
【０００８】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の活性領域の表面上及び非活性領域の表面上に、
一対の熱酸化絶縁膜(フィールド絶縁膜)を形成する。こ
の一対の熱酸化絶縁膜の夫々は、ゲート幅方向に向って
延在し、ソース領域及びドレイン領域である一対のｎ型
半導体領域の夫々の表面上を被覆する。
【０００９】次に、前記耐酸化性のマスクを除去する。
その後、前記第１ゲート材の表面上に第２ゲート絶縁膜
を形成し、さらに、前記第２ゲート絶縁膜の表面上に第
２ゲート材を形成する。
【００１０】次に、前記第２ゲート材にゲート幅方向の
幅を規定するパターンニング、前記第１ゲート材にゲー
ト幅方向の幅を規定するパターンニングを順次行い、前
記第２ゲート材で制御ゲート電極を形成すると共に、前
記第１ゲート材で電荷蓄積ゲート電極を形成する。この
工程により、不揮発性記憶素子が完成する。
【００１１】また、不揮発性記憶素子を有する半導体集
積回路装置として、不揮発性記憶素子の書き込み動作及
び消去動作をトンネル効果で行う半導体集積回路装置
が、例えば特願平４−３３１４０３号公報に記載されて
いる。この半導体集積回路装置に塔載される不揮発性記
憶素子の消去動作は、ソース領域とドレイン領域との間
のチャネル形成領域(半導体基板)から電荷蓄積ゲート電
極に電荷をトンネル効果で注入することにより行なわ
れ、その書き込み動作は、電荷蓄積ゲート電極に蓄積さ
れた電荷をドレイン領域にトンネル効果で放出すること
により行なわれる。以下、不揮発性記憶素子の書き込み
動作及び消去動作をトンネル効果で行う半導体集積回路
装置の製造方法について簡単に説明する。
【００１２】まず、ｐ型半導体基板の非活性領域の表面
上に熱酸化絶縁膜（フィールド絶縁膜）を形成した後、
前記ｐ型半導体基板の活性領域の表面上に第１ゲート絶
縁膜を形成する。
【００１３】次に、前記第１ゲート絶縁膜の一部の表面
上に、不純物が導入された多結晶珪素膜で形成され、上
部の表面が耐酸化性のマスクで被覆され、かつゲート長
方向の幅(Ｘ方向)が規定された第１ゲート材を形成す
る。この耐酸化性のマスク、第１ゲート材の夫々はゲー
ト幅方向(Ｙ方向)に向って延在する。
【００１４】次に、前記ｐ型半導体基板の活性領域の表
面に、前記熱酸化絶縁膜及び耐酸化性のマスクに対して
自己整合でｎ型不純物を導入し、ソース領域及びドレイ
ン領域である一対のｎ型半導体領域を形成する。この一
対のｎ型半導体領域の夫々は、ゲート幅方向（Ｙ方向）
に向って延在し、ゲート幅方向に配置される複数個の不
揮発性記憶素子のソース領域及びドレイン領域である一
対のｎ型半導体領域の夫々に連結される。この一対のｎ
型半導体領域のうち、一方のｎ型半導体領域がデータ線
として使用される。
【００１５】次に、熱酸化処理を施し、前記熱酸化絶縁
膜と第１ゲート材との間のｐ型半導体基板の活性領域の
表面上に一対の熱酸化絶縁膜を形成する。この一対の熱
酸化絶縁膜の夫々は、ゲート幅方向に向って延在し、ソ
ース領域及びドレイン領域である一対のｎ型半導体領域
の夫々の表面上を被覆する。
【００１６】次に、前記耐酸化性のマスクを除去する。
その後、前記第１ゲート材の表面上に第２ゲート絶縁膜
を形成し、さらに、前記第２ゲート絶縁膜の表面上に第
２ゲート材を形成する。
【００１７】次に、前記第２ゲート材にゲート幅方向の
幅を規定するパターンニング、前記第１ゲート材にゲー
ト幅方向の幅を規定するパターンニングを順次行い、前
記第２ゲート材で制御ゲート電極を形成すると共に、前
記第１ゲート材で電荷蓄積ゲート電極を形成する。この
工程により、不揮発性記憶素子が完成する。
【００１８】
【発明が解決しようとする課題】
（１）前記不揮発性記憶素子を有する半導体集積回路装
置において、第１ゲート材を形成した後、熱酸化処理を
施し、半導体基板の活性領域の表面上及び非活性領域の
表面上に熱酸化絶縁膜(フィールド絶縁膜)を形成する
際、第１ゲート材のゲート長方向の夫々の側面に熱酸化
絶縁膜が成長する。熱酸化絶縁膜の成長速度は、第１ゲ
ート材の膜質によって異なるが、第１ゲート材に導入さ
れる不純物によって増速される。例えば第１ゲート材を
多結晶珪素膜で形成した場合、熱酸化絶縁膜の酸化速度
は、単結晶珪素膜に比べて速く、非晶質珪素膜（アモル
ファスシリコン膜〔ａ−Ｓｉ〕）に比べて遅い。また、
第１ゲート材を不純物濃度が１×１０20［atoms／cm3］
以上に設定された多結晶珪素膜（ドープドポリシリコン
膜）で形成した場合、熱酸化絶縁膜の成長速度は、不純
物濃度が１×１０19［atoms／cm3］以下に設定された多
結晶珪素膜(ノンドープドポリシリコン膜)に比べて速
い。つまり、不純物濃度が１×１０20［atoms／cm3］以
上に設定された多結晶珪素膜からなる第１ゲート材のゲ
ート長方向の夫々の側面に成長する熱酸化絶縁膜は成長
速度が速いので、第１ゲート材のゲート長方向の幅の寸
法精度を著しく低下させる。この第１ゲート材のゲート
長方向の幅の寸法精度の低下は、第１ゲート材のゲート
長方向の幅で規定される電荷蓄積ゲート電極のゲート長
の寸法精度の低下を意味する。このため、電荷蓄積ゲー
ト電極とドレイン領域とが重なるオーバーラップ領域の
面積にバラツキが生じると共に、電荷蓄積ゲート電極と
ソース領域とが重なるオーバーラップ領域の面積にバラ
ツキが生じ、不揮発性記憶素子の書き込み特性及び消去
特性が著しく不均一になる。
【００１９】また、半導体基板の活性領域の表面上及び
非活性領域の表面上に熱酸化絶縁膜(フィールド絶縁膜)
を形成する時の熱によって、ソース領域及びドレイン領
域である一対の半導体領域の夫々の不純物が電荷蓄積ゲ
ート電極下のチャネル形成領域側に拡散する。このた
め、ソース領域とドレイン領域との間の実効チャネル長
が低下し、不揮発性記憶素子のパンチスルー耐圧が著し
く低下する。
【００２０】（２）前記不揮発性記憶素子を有する半導
体集積回路装置において、第１ゲート材を形成した後、
熱酸化処理を施し、半導体基板の活性領域の表面上に熱
酸化絶縁膜を形成する際、第１ゲート材と半導体基板と
の間に第１ゲート材のゲート長方向の側壁面側からその
中央部に向ってゲートバーズビーク(熱酸化絶縁膜)が成
長する。このゲートバーズビークの成長速度は、第１ゲ
ート材の結晶粉体（単結晶粉の集合体）の大きさや配列
状態によって異なる。つまり、第１ゲート材と半導体基
板との間に第１ゲート材のゲート長方向の側壁面側から
その中央部に向って成長するゲートバーズビークにバラ
ツキが生じる。このゲートバーズビークのバラツキは、
第１ゲート材に導入される不純物濃度によって増殖され
る。例えば第１ゲート材を不純物濃度が１×１０20［at
oms／cm3］以上に設定された多結晶珪素膜で形成した場
合、図２３（ゲートバーズビークの成長状態を示す電子
線顕微鏡写真）及び図２４(ゲートバーズビークの成長
状態を示す要部断面図)に示すように、ゲートバーズビ
ークのバラツキ(成長が大きい所と小さい所の差)は３０
［ｎｍ］程度になる。このため、書き込み動作及び消去
動作をトンネル効果で行う不揮発性記憶素子において、
図２５（しきい値電圧のバラツキを示す特性図）に示す
ように、書き込み後のしき値電圧のバラツキが増加し、
電源電位の変動に対する不揮発性記憶素子の動作マージ
ンが低下する。即ち、図２４に示すように、二点鎖線で
示すゲートバーズビーク４０Ａの延びが大きい不揮発性
記憶素子は、一点鎖線で示すゲートバーズビーク４０Ｂ
の不揮発性記憶素子に比べて電荷蓄積ゲート電極からド
レイン領域への電子のトンネル量が減少するため、しき
い値電圧が異なってくる。これにより、ゲートバーズビ
ークのバラツキの増大は、書き込み後のしきい値電圧の
バラツキを増大させる。なお、図２４中、符号４１はゲ
ート絶縁膜であり、符号４１Ａはゲート絶縁膜４１の膜
厚を示し、符号４２は電荷蓄積ゲート電極(フローティ
ングゲート電極)であり、符号４３はサイドウォールス
ペーサであり、符号４４はドレイン領域であり、符号１
０は熱酸化絶縁膜である。
【００２１】本発明の目的は、半導体集積回路装置に塔
載される不揮発性記憶素子の書き込み特性及び消去特性
の均一化を図ることが可能な技術を提供することにあ
る。
【００２２】また、本発明の他の目的は、前記不揮発性
記憶素子のパンチスルー耐圧を高めることが可能な技術
を提供することにある。
【００２３】また、本発明の他の目的は、前記不揮発性
記憶素子の動作マージンを増加することが可能な技術を
提供することにある。
【００２４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００２５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２６】（１）半導体基板の活性領域の表面上に第
１ゲート絶縁膜を介在して電荷蓄積ゲート電極及びこの
電荷蓄積ゲート電極の表面上に第２ゲート絶縁膜を介在
して制御ゲート電極が形成された不揮発性記憶素子を有
する半導体集積回路装置の製造方法において、（ａ）前
記第１ゲート絶縁膜の一部の表面上に、不純物濃度が１
×１０19［atoms／cm3］以下に設定された珪素膜で形成
され、上部の表面が耐酸化性のマスクで被覆され、かつ
ゲート長方向の幅が規定された第１ゲート材を形成する
工程と、（ｂ）熱酸化処理を施し、前記半導体基板の活
性領域の表面上に熱酸化絶縁膜を形成する工程と、
（ｃ）前記耐酸化性のマスクを除去する工程と、（ｄ）
前記酸化絶縁膜、第１ゲート材の夫々の表面上に、不純
物濃度が１×１０20［atoms／cm3］以上に設定された珪
素膜で形成され、かつゲート長方向の幅が規定された第
２ゲート材を形成する工程と、（ｅ）前記第２ゲート材
の表面上に第２ゲート絶縁膜を形成する工程と、（ｆ）
前記第２ゲート絶縁膜の表面上に第３ゲート材を形成す
る工程とを備える。
【００２７】（２）前記第１ゲート絶縁膜を形成する工
程の前に、前記半導体基板の非活性領域の表面上に熱酸
化絶縁膜を形成する工程を備え、前記半導体基板の活性
領域の表面上に形成される熱酸化絶縁膜の膜厚を、前記
半導体基板の非活性領域の表面上に形成される熱酸化絶
縁膜の膜厚に比べて薄く、前記第１ゲート絶縁膜の膜厚
に比べて厚く設定する。
【００２８】
【作用】上述した手段（１）によれば、熱酸化処理を施
し、半導体基板の活性領域の表面上に熱酸化絶縁膜を形
成する際、不純物濃度が１×１０19［atoms／cm3］以下
に設定された珪素膜からなる第１ゲート材のゲート長方
向の夫々の側壁面上に形成される熱酸化絶縁膜の成長速
度は、不純物濃度が１×１０20［atoms／cm3］以上に設
定された珪素膜からなる第１ゲート材のゲート長方向の
側壁面上に形成される熱酸化絶縁膜の成長速度に比べて
遅いので、第１ゲート材のゲート長方向の幅の寸法精度
を高めることができ、第１ゲート材のゲート長方向の幅
で規定される電荷蓄積ゲート電極のゲート長の寸法精度
を高めることができる。この結果、電荷蓄積ゲート電極
とドレイン領域とが重さなるオーバーラップ領域の面積
のバラツキを低減することができると共に、電荷蓄積ゲ
ート電極とソース領域とが重さなるオーバラップ領域の
面積のバラツキを低減することができるので、不揮発性
記憶素子の書き込み特性及び消去特性の均一化を図るこ
とができる。
【００２９】また、熱酸化処理を施し、半導体基板の活
性領域の表面上に熱酸化絶縁膜を形成する際、不純物濃
度が１×１０19［atoms／cm3］以下に設定された珪素膜
からなる第１ゲート材と半導体基板との間に第１ゲート
材のゲート長方向の側壁面側からその中央部に向って成
長するゲートバーズビーク（熱酸化絶縁膜）のバラツキ
は、不純物濃度が１×１０20［atoms／cm3］以上に設定
された珪素膜からなる第１ゲート材と半導体基板との間
に第１ゲート材のゲート長方向の側壁面側からその中央
部に向って成長するゲートバーズビークのバラツキに比
べて小さい（５［ｎｍ］以下）ので、書き込み動作及び
消去動作をトンネル効果で行う不揮発性記憶素子におい
て、書き込み後のしき値電圧のバラツキを低減すること
ができる。この結果、電源電位の変動に対する不揮発性
記憶素子の動作マージンを増加することができる。
【００３０】上述した手段（２）によれば、半導体基板
の活性領域の表面上に熱酸化絶縁膜を形成する熱処理時
間が半導体基板の非活性領域の表面上に熱酸化絶縁膜を
形成する熱処理時間に比べて短いので、耐酸化性のマス
クに対して自己整合で導入された不純物が第１ゲート材
下のチャネル形成領域側に拡散する拡散長を短くするこ
とができる。この結果、ソース領域とドレイン領域との
間の実効チャネル長を確保することができるので、不揮
発性記憶素子のパンチスルー耐圧を高めることができ
る。
【００３１】
【実施例】以下、本発明の構成について、不揮発性記憶
素子を有する半導体集積回路装置に本発明を適用した実
施例とともに説明する。なお、実施例を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００３２】（実 施 例 １）本発明の実施例１である
半導体集積回路装置の概略構成を図１(要部等価回路図)
に示す。
【００３３】図１に示すように、半導体集積回路装置は
複数のメモリブロック１７を行列状に配置したメモリセ
ルアレイを塔載する。メモリセルアレイには、Ｘ方向に
延在するワード線ＷＬが複数本配置されると共に、Ｙ方
向に延在するデータ線ＤＬが複数本配置される。
【００３４】前記メモリブロック１７には書き込み動作
及び消去動作をトンネル効果で行う不揮発性記憶素子Ｑ
が配置される。この不揮発性記憶素子Ｑは、ワード線Ｗ
Ｌの延在方向に複数個配置され、かつデータ線ＤＬの延
在方向に複数個配置される。つまり、不揮発性記憶素子
Ｑは、ワード線ＷＬとデータ線ＤＬとが交差する領域に
配置される。
【００３５】前記１本のデータ線ＤＬには、その延在方
向に沿って配置された複数個の不揮発性記憶素子Ｑの夫
々のドレイン領域が選択用トランジスタＳｔ１及びロー
カルデータ線ＬＤＬを介して電気的に接続される。ま
た、１本のデータ線ＤＬの延在方向に沿って配置された
複数個の不揮発性記憶素子Ｑの夫々のソース領域にはロ
ーカルソース線ＬＳＬを介して選択用トランジスタＳｔ
２が電気的に接続される。ローカルソース線ＬＳＬは、
選択用トランジスタＳｔ２を介してソース線ＳＬに電気
的に接続される。また、１本のワード線ＷＬには、その
延在方向に沿って配置された複数個の不揮発性記憶素子
Ｑの夫々の制御ゲート電極が電気的に接続される。この
ように構成されるメモリセルアレイは、不揮発性記憶素
子Ｑの消去動作をワード線ＷＬ毎又はメモリブロック１
７毎に行うことができると共に、メモリセルアレイ全体
で行うことができる。なお、ワード線ＷＬと不揮発性記
憶素子Ｑの制御ゲート電極とは、後述するように、一体
に形成される。
【００３６】次に、前記半導体集積回路装置に塔載され
る不揮発性記憶素子Ｑの具体的な構造について、図２
（要部平面図）、図３（図２に示すＡ−Ａ切断線の位置
で切った断面図）及び図４（図２に示すＢ−Ｂ切断線の
位置で切った断面図）を用いて説明する。なお、図２に
おいて、図を見易くするため、後述する層間絶縁膜３
０、データ線ＤＬ等は図示を省略している。
【００３７】前記不揮発性記憶素子Ｑは、図２(要部平
面図)に示すように、ゲート長方向（Ｘ方向）に延在す
るワード線ＷＬの延在方向に複数個配置され、かつゲー
ト幅方向(Ｙ方向)に延在するデータ線(図示せず)の延在
方向に複数個配置される。
【００３８】前記不揮発性記憶素子Ｑは、図３に示すよ
うに、単結晶珪素からなるｐ型半導体基板１の活性領域
の表面に構成される。この不揮発性記憶素子Ｑは、主
に、チャネル形成領域であるｐ型半導体基板１、第１ゲ
ート絶縁膜３、電荷蓄積ゲート電極(フローティングゲ
ート電極)Ｇ１、第２ゲート絶縁膜１３、制御ゲート電
極(コントロールゲート電極)Ｇ２、ソース領域であるｎ
型半導体領域６Ａ、ドレイン領域であるｎ型半導体領域
６Ｂ、ソース領域及びドレイン領域である一対のn+型半
導体領域９、しきい値電圧制御領域であるｐ型半導体領
域１５で構成される。つまり、不揮発性記憶素子Ｑはｎ
チャネル導電型の電界効果トランジスタで構成される。
【００３９】前記第１ゲート絶縁膜３は例えば８［ｎ
ｍ］程度の膜厚に設定された酸化珪素膜で形成される。
前記第２ゲート絶縁膜１３は例えば第１酸化珪素膜、窒
化珪素膜、第２酸化珪素膜の夫々を順次積層した多層構
造で形成される。第１酸化珪素膜は例えば５［ｎｍ］程
度の膜厚に設定され、窒化珪素膜は例えば１０［ｎｍ］
程度の膜厚に設定され、第２酸化珪素膜は例えば４［ｎ
ｍ］程度の膜厚に設定される。
【００４０】前記電荷蓄積ゲート電極（フローティング
ゲート電極ともいう）Ｇ１は、第１ゲート材８及びこの
第１ゲート材８の表面上に積層された第２ゲート材１１
で構成される。第２ゲート材１１は、抵抗値を低減する
不純物(例えば燐)が導入された多結晶珪素膜で形成され
る。この多結晶珪素膜は、例えば１００［ｎｍ］程度の
膜厚に設定され、３．５×１０20［atoms／cm3］程度の
不純物濃度に設定される。この多結晶珪素膜に導入され
る不純物は多結晶珪素膜の堆積中又は堆積後に導入され
る。第１ゲート材８は、抵抗値を低減する不純物(例え
ば燐)が導入された多結晶珪素膜で形成される。この多
結晶珪素膜は、例えば５０［ｎｍ］程度の膜厚に設定さ
れ、２．５×１０20［atoms／cm3］程度の不純物濃度に
設定される。この多結晶珪素膜に導入される不純物は、
ゲート材１１の多結晶珪素膜から熱拡散(ドライブイン
拡散)によって導入される。
【００４１】前記第１ゲート材８のゲート長方向の幅は
電荷蓄積ゲート電極Ｇ１のゲート長を規定する。この第
１ゲート材８のゲート長方向の幅は例えば０．５［μ
ｍ］程度に設定される。つまり、電荷蓄積ゲート電極Ｇ
１のゲート長は０．５［μｍ］に設定される。
【００４２】前記第１ゲート材８のゲート長方向の夫々
の側壁面上には、サイドウォールスペーサ１６が形成さ
れる。このサイドウォールスペーサ１６は例えばＣＶＤ
法で堆積した酸化珪素膜で形成される。
【００４３】前記制御ゲート電極Ｇ２は例えば抵抗値を
低減する不純物(例えば燐)が導入された多結晶珪素膜で
形成される。この多結晶珪素膜は、例えば２００［ｎ
ｍ］程度の膜厚に設定され、３．５×１０20［atoms／c
m3］程度の不純物濃度に設定される。
【００４４】前記ソース領域であるｎ型半導体領域６Ａ
は、熱酸化絶縁膜（フィールド絶縁膜）２と第１ゲート
材８との間のｐ型半導体基板１の活性領域の表面に形成
され、例えば５×１０19［atoms／cm3］程度の不純物濃
度に設定される。前記ドレイン領域であるｎ型半導体領
域６Ｂは、熱酸化絶縁膜２と第１ゲート材８との間のｐ
型半導体基板１の活性領域の表面に形成され、例えば５
×１０20［atoms／cm3］程度の不純物濃度に設定され
る。前記ソース領域及びドレイン領域である一対のn+型
半導体領域９の夫々は、ｎ型半導体領域６Ａ、ｎ型半導
体領域６Ｂの夫々の表面に形成され、例えば７×１０20
［atoms／cm3］程度の不純物濃度に設定される。つま
り、一対のｎ型半導体領域９の夫々はｎ型半導体領域６
Ａ、ｎ型半導体領域６Ｂの夫々に比べて高不純物濃度に
設定され、不揮発性記憶素子Ｑはドレイン領域のチャネ
ル形成領域側の一部の領域がその他の領域の不純物濃度
に比べて低い不純物濃度に設定されたＬＤＤ（Ｌightly
Ｄoped Ｄrain）構造で構成される。
【００４５】前記しきい値電圧制御領域であるｐ型半導
体領域１５は、ソース領域であるｎ型半導体領域６Ａ下
のｐ型半導体基板１の活性領域の表面に形成され、例え
ば５×１０17［atoms／cm3］程度の不純物濃度に設定さ
れる。ｐ型半導体領域１５は、第１ゲート材８を形成す
る工程の後であって前記ソース領域であるｎ型半導体領
域６Ａ及びドレイン領域であるｎ型半導体領域６Ｂを形
成する工程の前に、ｐ型半導体基板１の表面にｐ型不純
物を例えばイオン打込み法で選択的に導入することによ
り形成される。
【００４６】前記ｐ型半導体基板１の活性領域のゲート
長方向の幅は、ｐ型半導体基板１の非活性領域の表面上
に形成された一対の熱酸化絶縁膜(フィールド絶縁膜)２
で規定される。一対の熱酸化絶縁膜２の夫々は、周知の
選択酸化法で形成された酸化珪素膜で形成され、例えば
５００［ｎｍ］程度の膜厚に設定される。この一対の熱
酸化珪素膜２の夫々は、ゲート幅方向に向って延在し、
ワード線ＷＬが延在する方向に配置された不揮発性記憶
素子Ｑ間を電気的に分離する。つまり、熱酸化絶縁膜２
は素子間分離用絶縁膜として使用される。
【００４７】前記熱酸化絶縁膜２下にはチャネルストッ
パ領域であるｐ型半導体領域１２が形成される。このｐ
型半導体領域１２は例えば４×１０17［atoms／cm3］程
度の不純物濃度に設定される。
【００４８】前記ソース領域であるｎ型半導体領域６
Ａ、ドレイン領域であるｎ型半導体領域６Ｂの夫々は、
ゲート幅方向に配置された複数の不揮発性記憶素子Ｑの
ｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂの夫々と一体
に形成されるように、ゲート幅方向に向って連続的に形
成される。また、ソース領域及びドレイン領域である一
対のｎ型半導体領域９の夫々は、ゲート幅方向に配置さ
れた複数の不揮発性記憶素子Ｑのソース領域、ドレイン
領域である一対のｎ型半導体領域９の夫々と一体に形成
されるように、ゲート幅方向に向って連続的に形成され
る。つまり、不揮発性記憶素子Ｑのソース領域、ドレイ
ン領域の夫々は、ゲート幅方向に配置された他の不揮発
性記憶素子Ｑのソース領域、ドレイン領域の夫々に電気
的に接続される。
【００４９】前記ソース領域であるｎ型半導体領域６Ａ
及びソース領域である一方のn+型半導体領域９はローカ
ルソース線(ＬＳＬ)として使用される。また、前記ドレ
イン領域であるｎ型半導体領域６Ｂ及びドレイン領域で
ある他方のn+型半導体領域９はローカルデータ線(ＬＤ
Ｌ)として使用される。つまり、本実施例の半導体集積
回路装置は、ｐ型半導体基板１内にローカルデータ線
(ＬＤＬ)を埋め込んだ構造で構成されると共に、ＡＮＤ
型のフラッシュメモリで構成される。
【００５０】前記熱酸化絶縁膜２と第１ゲート材８との
間のｐ型半導体基板１の夫々の表面上には一対の熱酸化
絶縁膜１０が形成される。この一対の熱酸化絶縁膜１０
の夫々は、ｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂ、
一対のｎ型半導体領域９の夫々の表面上に形成される。
一対の熱酸化絶縁膜１０の夫々は、ゲート幅方向に向っ
て延在する。一対の熱酸化絶縁膜１０の夫々は、熱酸化
法で形成され、例えば１５０［ｎｍ］程度の膜厚に設定
される。
【００５１】前記電荷蓄積ゲート電極Ｇ１の第２ゲート
材１１は、第１ゲート材８の表面上及び酸化絶縁膜１０
の表面上に形成される。つまり、第２ゲート材１１のゲ
ート長方向の幅は、電荷蓄積ゲート電極Ｇ１のゲート長
を規定する第１ゲート材８のゲート長方向の幅に比べて
広く構成される。このように、第２ゲート材１１のゲー
ト長方向の幅を第１ゲート材８のゲート長方向の幅に比
べて広く構成することにより、電荷蓄積ゲート電極Ｇ１
のゲート長の寸法を増加することなく、電荷蓄積ゲート
電極Ｇ１の面積を増加することができるので、不揮発性
記憶素子Ｑの動作速度の高速化を図ることができると共
に、不揮発性記憶素子Ｑの電荷蓄積量を増加することが
できる。
【００５２】前記不揮発性記憶素子Ｑの制御ゲート電極
(コントロールゲート電極ともいう）Ｇ２は、ゲート長
方向に延在するワード線ＷＬと一体に形成され、ゲート
長方向に配置された他の不揮発性記憶素子Ｑの制御ゲー
ト電極Ｇ２に電気的に接続される。制御ゲート電極Ｇ２
及びワード線ＷＬは例えば多結晶珪素膜で形成される。
この多結晶珪素膜には抵抗値を低減する不純物がその堆
積中又は堆積後に導入される。
【００５３】前記不揮発性記憶素子Ｑの制御ゲート電極
Ｇ２上及びワード線ＷＬ上を含むｐ型半導体基板１上の
全面には層間絶縁膜３０が形成される。この層間絶縁膜
３０上にはデータ線ＤＬが延在する。層間絶縁膜３０は
例えば酸化珪素膜で形成され、データ線ＤＬは例えばア
ルミニウム膜又はアルミニウム合金膜等の金属膜で形成
される。
【００５４】なお、ゲート幅方向に配置される不揮発性
記憶素子Ｑと不揮発性記憶素子Ｑとの間のｐ型半導体基
板１の表面には、図４に示すように、チャネルストッパ
ー領域であるｐ型半導体領域１４が形成される。
【００５５】次に、前記不揮発性記憶素子Ｑを有する半
導体集積回路装置の製造方法について、図５乃至図７
（製造方法を説明するための要部断面図）及び図８乃至
図１１（製造方法を説明するための要部平面図）を用い
て説明する。
【００５６】まず、単結晶珪素からなるｐ型半導体基板
１を用意する。
【００５７】次に、図５及び図８に示すように、前記ｐ
型半導体基板１の非活性領域の表面上に一対の熱酸化絶
縁膜（フィールド絶縁膜)２を形成する。この一対の熱
酸化絶縁膜２の夫々は、例えば周知の選択酸化法で形成
した熱酸化珪素膜で形成され、ゲート幅方向(Ｙ方向)に
向って延在する。一対の熱酸化絶縁膜２の夫々はｐ型半
導体基板１の活性領域のゲート長方向(Ｘ方向)の幅を規
定する。
【００５８】次に、前記一対の熱酸化絶縁膜２で規定さ
れたｐ型半導体基板１の活性領域の表面上に第１ゲート
絶縁膜３を形成する。この第１ゲート絶縁膜３は熱酸化
法で形成した酸化珪素膜で形成される。
【００５９】次に、前記熱酸化絶縁膜２、第１ゲート絶
縁膜３の夫々の表面上を含む基板の全面に不純物濃度が
不純物濃度が１×１０19［atoms／cm3］以下に設定され
た多結晶珪素膜を形成する。
【００６０】次に、前記第１ゲート絶縁膜３上の多結晶
珪素膜の一部の表面上に、ゲート幅方向に向って延在す
る耐酸化性のマスク５を形成する。
【００６１】次に、前記多結晶珪素膜にパターンニング
を施し、前記第１ゲート絶縁膜３の一部の表面上に、不
純物濃度が１×１０19［atoms／cm3］以下に設定された
多結晶珪素膜で形成され、上部の表面が耐酸化性のマス
ク５で被覆され、かつゲート長方向の幅が規定された第
１ゲート材８を形成する。
【００６２】次に、前記熱酸化絶縁膜２と耐酸化性のマ
スク５との間の一方のｐ型半導体基板１の表面に前記熱
酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合
でｐ型不純物(例えば硼素)を選択的に導入し、しきい値
電圧制御領域であるｐ型半導体領域１５を形成する。こ
のｐ型不純物、加速エネルギ１００ｋｅＶ、注入量１×
１０14［atoms／cm2］、ｐ型半導体基板１の表面に対し
て６０度の角度をなす方向から導入される。
【００６３】次に、前記熱酸化絶縁膜２と耐酸化性のマ
スク５との間の一方のｐ型半導体基板１の表面に前記熱
酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合
でｎ型不純物(例えば砒素)を選択的に導入し、ソース領
域であるｎ型半導体領域６Ａを形成する。
【００６４】次に、前記熱酸化絶縁膜２と耐酸化性のマ
スク５との間の他方のｐ型半導体基板１の表面に前記熱
酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合
でｎ型不純物(例えば砒素)を選択的に導入し、ドレイン
領域であるｎ型半導体領域６Ｂを形成する。
【００６５】次に、図６及び図９に示すように、前記耐
酸化性のマスク５、ゲート材８の夫々のゲート長方向の
側壁面上にサイドウォールスペーサ１６を形成する。こ
のサイドウォールスペーサ１６は例えば酸化珪素膜で形
成される。サイドウォールスペーサ１６は、耐酸化性の
マスク５の表面上を含むｐ型半導体基板１の全面に例え
ばＣＶＤ（Ｃhemical Ｖapor Ｄeposition)法で酸化珪
素膜を形成した後、この酸化珪素膜に異方性エッチング
を施すことにより形成される。
【００６６】次に、前記熱酸化絶縁膜２とサイドウォー
ルスペーサ１６との間のｐ型半導体基板１の表面に前記
熱酸化絶縁膜２及びサイドウォールスペーサ１６に対し
て自己整合でｎ型不純物(例えば燐)を導入し、ｎ型半導
体領域６Ａ、ｎ型半導体領域６Ｂの夫々の表面にソース
領域及びドレイン領域である一対のｎ型半導体領域９を
形成する。この一対のｎ型半導体領域９の夫々はｎ型半
導体領域６Ａ、６Ｂの夫々に比べて高不純物濃度に設定
される。
【００６７】次に、熱酸化処理を施し、前記熱酸化絶縁
膜２とサイドウォールスペーサ１６との間のｐ型半導体
基板１の表面上に一対の熱酸化絶縁膜１０を形成する。
一対の熱酸化絶縁膜１０の夫々の膜厚は、前記熱酸化絶
縁膜２に比べて薄く、第１ゲート絶縁膜３に比べて厚く
設定される。熱酸化処理は、表面反応がｐ型半導体基板
１の酸化量を律則する傾向の強い酸化温度領域での水蒸
気中で行なわれる。
【００６８】この工程において、第１ゲート材８のゲー
ト長方向の夫々の側面にも熱酸化絶縁膜が形成される
が、第１ゲート材８は不純物濃度が１×１０19［atoms
／cm3］以下に設定された多結晶珪素膜で形成されてい
るので、第１ゲート材８のゲート長方向の夫々の側面に
形成される熱酸化絶縁膜の成長速度は、不純物濃度が１
×１０20［atoms／cm3］以上に設定された多結晶珪素膜
からなる第１ゲート材のゲート長方向の夫々の側面に形
成される熱酸化絶縁膜の成長速度に比べて遅い。この熱
酸化絶縁膜の成長速度が遅い理由は、不純物濃度による
増速作用がないからである。
【００６９】また、第１ゲート材８のゲート長方向の夫
々の側面はサイドウォールスペーサ１６で覆われている
ので、第１ゲート材８のゲート長方向の夫々の側面に形
成される熱酸化絶縁膜の成長速度は、サイドウォールス
ペーサ１６で覆われていない第１ゲート材のゲート長方
向の夫々の側面に形成される熱酸化絶縁膜の成長速度に
比べて遅い。
【００７０】また、第１ゲート材８とｐ型半導体基板１
との間に第１ゲート材８のゲート長方向の側壁面側から
その中央部に向って成長するゲートバーズビーク（熱酸
化絶縁膜）が形成されるが、第１ゲート材８は不純物濃
度が１×１０19［atoms／cm3］以下に設定された多結晶
珪素膜で形成されているので、第１ゲート材８とｐ型半
導体基板１との間に第１ゲート材８のゲート長方向の側
壁面側からその中央部に向って成長するゲートバーズビ
ーク(熱酸化絶縁膜)のバラツキは、不純物濃度が１×１
０20［atoms／cm3］以上に設定された多結晶珪素膜から
なる第１ゲート材と半導体基板との間に第１ゲート材の
ゲート長方向の側壁面側からその中部に向って成長する
ゲートバーズビークのバラツキに比べて小さい。このゲ
ートバーズビークのバラツキが小さい理由は不純物濃度
による増速作用がないからである。
【００７１】また、熱酸化絶縁膜１０の膜厚は選択酸化
法で形成される熱酸化絶縁膜２に比べて薄く設定される
ので、熱酸化絶縁膜１０を形成する熱処理時間は熱酸化
絶縁膜２を形成する熱処理時間に比べて短い。
【００７２】次に、前記マスク５を除去する。この時、
サイドウォールスペーサ１６の一部も除去される。
【００７３】次に、前記酸化絶縁膜１０、第１ゲート材
８の夫々の表面上を含むｐ型半導体基板１の全面に例え
ばＣＶＤ法で多結晶珪素膜を形成する。この多結晶珪素
膜には抵抗値を低減する不純物(例えば燐)がその堆積中
に導入される。
【００７４】次に、前記酸化絶縁膜１０上及びゲート材
８上の多結晶珪素膜の一部の表面上にゲート長方向の幅
が規定されたマスク２０を形成する。このマスク２０
は、例えばフォトレジスト膜で形成され、ゲート幅方向
に向って延在する。
【００７５】次に、前記多結晶珪素膜にパターンニング
を施し、図７及び図１０に示すように、前記酸化絶縁膜
１０、第１ゲート材８の夫々の表面上に、不純物が導入
された多結晶珪素膜で形成され、かつゲート長方向の幅
が規定された第２ゲート材１１を形成する。
【００７６】次に、前記熱酸化絶縁膜２下のｐ型半導体
基板１の表面に前記マスク２０に対して自己整合でｐ型
不純物を例えばイオン打込み法で導入し、チャネルスト
ッパー領域であるｐ型半導体領域１２を形成する。
【００７７】次に、前記マスク２０を除去する。
【００７８】次に、熱拡散処理を施し、前記第２ゲート
材１１に導入された不純物を第１ゲート材８に拡散させ
る。熱拡散処理は例えば８５０［℃］程度の温度雰囲気
中で約１０[分]間行う。この工程により、第１ゲート材
８の抵抗値は、第２ゲート材１１から拡散によって導入
された不純物で低減される。
【００７９】次に、前記第２ゲート材１１の表面上に第
２ゲート絶縁膜１３を形成する。この第２ゲート絶縁膜
１３は、第１酸化珪素膜、窒化珪素膜、第２酸化珪素膜
の夫々を例えばＣＶＤ法で順次積層した多層膜で形成さ
れる。
【００８０】次に、前記第２ゲート絶縁膜１３の表面上
に第３ゲート材を形成する。この第３ゲート材は例えば
抵抗値を低減する不純物が導入された多結晶珪素膜で形
成される。
【００８１】次に、図１１に示すように、前記第３ゲー
ト材にゲート幅方向の幅を規定するパターンニング、前
記第２ゲート材１１、第１ゲート材８の夫々にゲート幅
方向の幅を規定するパターンニングを順次行い、前記第
３ゲート材で制御ゲート電極Ｇ２及びワード線(ＷＬ)を
形成すると共に、前記第２ゲート材１１、第１ゲート材
８の夫々で電荷蓄積ゲート電極Ｇ１を形成する。この工
程により、不揮発性記憶素子Ｑがほぼ完成する。
【００８２】次に、前記不揮発性記憶素子Ｑとゲート幅
方向に配置された他の不揮発性記憶素子Ｑとの間のｐ型
半導体基板１の表面にこれらの制御ゲート電極１３に対
して自己整合でｐ型不純物を導入し、チャネルストッパ
領域であるｐ型半導体領域１４を形成する。この工程に
より、ゲート幅方向に配置される複数個の不揮発性記憶
素子Ｑのチャネル形成領域はｐ型半導体領域１４によっ
て互いに分離される。
【００８３】次に、前記ワード線(ＷＬ)及び制御ゲート
電極Ｇ２を含むｐ型半導体基板１の全面に層間絶縁膜３
０を形成し、その後、前記層間絶縁膜３０を含むｐ型半
導体基板１の全面にデータ線ＤＬを形成する。データ線
ＤＬは、例えばアルミニウム膜又はアルミニウム合金膜
からなる金属膜で形成される。
【００８４】なお、前記熱酸化絶縁膜１０、第１ゲート
材８の夫々の表面上を含むｐ型半導体基板１の全面に例
えばＣＶＤ法で多結晶珪素膜を形成する工程の後であっ
てマスク２０を形成する工程の前に、前記多結晶珪素膜
に不純物(例えば燐)を導入する工程を備えてもよい。
【００８５】このように構成される不揮発性記憶素子Ｑ
は、図１２（ゲートバーズビークの成長状態を示す電子
線顕微鏡写真）に示すように、第１ゲート材８とｐ型半
導体基板１との間に第１ゲート材８のゲート長方向の側
壁面側からその中央部に向って成長するゲートバーズビ
ークのバラツキを５［ｎｍ］以下に低減することができ
る。このゲートバーズビークのバラツキの低減は、図１
３（ゲートバーズビークのバラツキと書き込み後のしき
い値電圧のバラツキとの関係を示す相関図）に示すよう
に、書き込み後のしきい値電圧のバラツキを抑制するこ
とができる。
【００８６】なお、前記不揮発性記憶素子Ｑの実効チャ
ネル長は０．３［ｎｍ］であり、制御ゲート電極Ｇ２か
ら計ったしきい値電圧は１．５［Ｖ］であり、パンチス
ルー耐圧は８［Ｖ］である。
【００８７】また、前記不揮発性記憶素子Ｑへのデータ
の消去動作は、ｐ型半導体基板１に−４［Ｖ］の基準電
位を印加し、制御ゲート電極Ｇ２にパルス幅０．５［ｍ
ｓ］、電圧１２［Ｖ］の動作電位（書き込み電圧パル
ス）を印加して、チャネル領域全面から電荷蓄積ゲート
電極Ｇ１へのトンネル電流注入により行う。消去後のし
きい値電圧は６［Ｖ］に上昇する。一方、データの消去
動作は、制御ゲート電極Ｇ２に−９［Ｖ］の動作電位を
印加し、ドレイン領域にパルス幅０．５［ｍｓ］、電圧
５［Ｖ］の動作電位（消去電圧パルス）を印加して、電
荷蓄積ゲート電極Ｇ１からドレイン領域ヘのトンネル電
流放出により行う。消去後のしきい値電圧は１［Ｖ］に
低下する。この書き込み動作、消去動作のテストを１
［Ｍbit ］の容量を有する半導体集積回路装置で行った
結果、一定のしきい値電圧シフトを得るための書き込み
−消去電圧のバラツキを０．０２［Ｖ］程度に抑えるこ
とができた。
【００８８】このように、本実施例によれば、以下の作
用効果が得られる。
【００８９】（１）ｐ型半導体基板１の活性領域の表面
上に第１ゲート絶縁膜３を介在して電荷蓄積ゲート電極
Ｇ１及びこの電荷蓄積ゲート電極Ｇ１の表面上に第２ゲ
ート絶縁膜１３を介在して制御ゲート電極Ｇ２が形成さ
れた不揮発性記憶素子Ｑを有する半導体集積回路装置の
製造方法において、前記第１ゲート絶縁膜３の一部の表
面上に、不純物濃度が１×１０19［atoms／cm3］以下に
設定された多結晶珪素膜で形成され、上部の表面が耐酸
化性のマスク５で被覆され、かつゲート長方向の幅が規
定された第１ゲート材８を形成する工程と、熱酸化処理
を施し、前記ｐ型半導体基板１の活性領域の表面上に熱
酸化絶縁膜１０を形成する工程と、前記耐酸化性のマス
ク５を除去する工程と、前記酸化絶縁膜１０、第１ゲー
ト材８の夫々の表面上に、不純物濃度が１×１０19［at
oms／cm3］以上に設定された多結晶珪素膜で形成され、
かつゲート長方向の幅が規定された第２ゲート材１１を
形成する工程と、前記第２ゲート材１１の表面上に第２
ゲート絶縁膜１３を形成する工程と、前記第２ゲート絶
縁膜１３の表面上に第３ゲート材を形成する工程とを備
える。
【００９０】これにより、熱酸化処理を施し、ｐ型半導
体基板１の活性領域の表面上に熱酸化絶縁膜１０を形成
する際、不純物濃度が１×１０19［atoms／cm3］以下に
設定された多結晶珪素膜からなる第１ゲート材８のゲー
ト長方向の夫々の側壁面に形成される熱酸化絶縁膜の成
長速度は、不純物濃度が１×１０19［atoms／cm3］以上
に設定された多結晶珪素膜からなる第１ゲート材のゲー
ト長方向の側壁面上に形成される熱酸化絶縁膜の成長速
度に比べて遅いので、第１ゲート材８のゲート長方向の
幅の寸法精度を高めることができ、第１ゲート材のゲー
ト長方向の幅で規定される電荷蓄積ゲート電極Ｇ１のゲ
ート長の寸法精度を高めることができる。この結果、電
荷蓄積ゲート電極Ｇ１とドレイン領域とが重さなるオー
バーラップ領域の面積のバラツキを低減することができ
ると共に、電荷蓄積ゲート電極とソース領域とが重さな
るオーバラップ領域の面積のバラツキを低減することが
できるので、不揮発性記憶素子Ｑの書き込み特性及び消
去特性の均一化を図ることができる。
【００９１】また、熱酸化処理を施し、ｐ型半導体基板
１の活性領域の表面上に熱酸化絶縁膜１０を形成する
際、不純物濃度が１×１０19［atoms／cm3］以下に設定
された多結晶珪素膜からなる第１ゲート材８とｐ型半導
体基板１との間に第１ゲート材８のゲート長方向の側壁
面側からその中央部に向って成長するゲートバーズビー
ク(熱酸化絶縁膜)のバラツキは、不純物濃度が１×１０
19［atoms／cm3］以上に設定された多結晶珪素膜からな
る第１ゲート材と半導体基板との間に第１ゲート材のゲ
ート長方向の側壁面側からその中部に向って成長するゲ
ートバーズビークのバラツキに比べて小さい（５［ｎ
ｍ］以下）ので、書き込み動作及び消去動作をトンネル
効果で行う不揮発性記憶素子Ｑにおいて、書き込み後の
しき値電圧のバラツキを低減することができる。この結
果、電源電位の変動に対する不揮発性記憶素子Ｑの動作
マージンを増加することができる。
【００９２】また、半導体チップ間や半導体ウエーハ間
に渡って均一な特性の不揮発性記憶素子Ｑを製造するこ
とができるので、信頼性の高い大容量の半導体集積回路
装置を安定して製造することができる。
【００９３】（２）前記第１ゲート絶縁膜３を形成する
工程の前に、前記ｐ型半導体基板１の非活性領域の表面
上に熱酸化絶縁膜２を形成する工程を備え、前記ｐ型半
導体基板１の活性領域の表面上に形成される熱酸化絶縁
膜１０の膜厚を、前記ｐ型半導体基板１の非活性領域の
表面上に形成される熱酸化絶縁膜２の膜厚に比べて薄
く、前記第１ゲート絶縁膜３の膜厚に比べて厚く設定す
る。これにより、ｐ型半導体基板１の活性領域の表面上
に酸化絶縁膜１０を形成する熱処理時間がｐ型半導体基
板１の非活性領域の表面上に酸化絶縁膜２を形成する熱
処理時間に比べて短いので、耐酸化性のマスク５に対し
て自己整合で導入された不純物が第１ゲート材８下のチ
ャネル形成領域側に拡散する拡散長を短くすることがで
きる。この結果、ソース領域とドレイン領域との間の実
効チャネル長を確保することができるので、不揮発性記
憶素子Ｑのパンチスルー耐圧を高めることができる。
【００９４】（３）前記第１ゲート材８を形成する工程
の後であって前記酸化絶縁膜１０を形成する工程の前
に、前記第１ゲート材８の側壁面上にサイドウォールス
ペーサ１６を形成する工程を備える。これにより、第１
ゲート材８のゲート長方向の夫々の側面に形成される熱
酸化絶縁膜の成長速度は、サイドウォールスペーサ１６
で覆われていない第１ゲート材のゲート長方向の夫々の
側面に形成される熱酸化絶縁膜の成長速度に比べて遅い
ので、第１ゲート材８のゲート長方向の幅の寸法精度を
更に高めることができる。この結果、電荷蓄積ゲート電
極Ｇ１とドレイン領域とが重さなるオーバーラップ領域
の面積のバラツキを更に低減することができると共に、
電荷蓄積ゲート電極とソース領域とが重さなるオーバラ
ップ領域の面積のバラツキを更に低減することができる
ので、不揮発性記憶素子Ｑの書き込み特性及び消去特性
の均一化を更に図ることができる。
【００９５】（４）ｐ型半導体基板１の活性領域の表面
上に第１ゲート絶縁膜３を介在して電荷蓄積ゲート電極
Ｇ１が形成され、前記電荷蓄積ゲート電極Ｇ１の表面上
に第２ゲート絶縁膜１３を介在して制御ゲート電極Ｇ２
が形成され、前記ｐ型半導体基板１の活性領域の表面に
前記電荷蓄積ゲート電極Ｇ１に対して自己整合でソース
領域及びドレイン領域が形成された不揮発性記憶素子Ｑ
を有する半導体集積回路装置において、前記電荷蓄積ゲ
ート電極Ｇ１のゲート長方向の側壁面側からその中央部
に向って前記電荷蓄積ゲート電極Ｇ１と前記ｐ型半導体
基板１との間に成長する熱酸化絶縁膜のバラツキを５
［ｎｍ］以下に設定する。この構成により、書き込み後
のしきい値電圧のバラツキを抑制することができるの
で、電源電位の変動に対する不揮発性記憶素子Ｑの動作
マージンを増加することができる。
【００９６】なお、第２ゲート材１１を形成する前の工
程において、第１ゲート材８を不純物濃度が１×１０19
［atoms／cm3］以下に設定された非晶質珪素膜（アモル
ファスシリコン膜〔ａ−Ｓｉ〕）で形成してもよい。こ
の場合、第１ゲート材８を不純物濃度が１×１０19［at
oms／cm3］以下に設定された多結晶珪素膜で形成した場
合と同様の効果が得られる。
【００９７】（実 施 例 ２）本発明の実施例２である
不揮発性記憶素子を有する半導体集積回路装置の概略構
成を図１４(要部断面図)に示す。
【００９８】図１４に示すように、半導体集積回路装置
は書き込み動作及び消去動作をトンネル効果で行う不揮
発性記憶素子Ｑを塔載する。この不揮発性記憶素子Ｑ
は、主に、チャネル形成領域であるｐ型半導体基板１、
第１ゲート絶縁膜３、電荷蓄積ゲート電極(フローティ
ングゲート電極)Ｇ１、第２ゲート絶縁膜１３、制御ゲ
ート電極(コントロールゲート電極)Ｇ２、ソース領域で
あるｎ型半導体領域６Ａ、ドレイン領域であるｎ型半導
体領域６Ｂ、ソース領域及びドレイン領域である一対の
n+型半導体領域９、しきい値電圧制御領域であるｐ型半
導体領域１５で構成される。
【００９９】前記電荷蓄積ゲート電極Ｇ１は、前述の実
施例１と同様に、第１ゲート材８及びこの第１ゲート材
８の表面上に積層された第２ゲート材１１で構成され
る。第２ゲート材１１は抵抗値を低減する不純物として
燐が導入された多結晶珪素膜で形成される。
【０１００】前記第２ゲート材１１の表面は凸凹形状で
構成される。この第２ゲート材１１の凸凹形状は、前記
第２ゲート絶縁膜１３を形成する工程の前に、ｐ型半導
体基板１を燐酸液中に浸漬することにより形成される。
このｐ型半導体基板１を燐酸液中に浸漬する工程は例え
ば１４０〜１６０［℃］程度の燐酸液(Ｈ3ＰＯ4)中に約
６０分間浸漬する条件下で行なわれる。
【０１０１】このように、第２ゲート材１１を燐が導入
された多結晶珪素膜で形成し、この第２ゲート材１１を
形成する工程の後であって前記第２ゲート絶縁膜１３を
形成する工程の前に、前記半導体基板１を燐酸液中に浸
漬する工程を備えることにより、第２ゲート材１１の表
面を凸凹形状にすることができるので、第２ゲート材１
１の表面積を増加することができる。この結果、電荷蓄
積ゲート電極Ｇ１の表面積を増加することができるの
で、不揮発性記憶素子Ｑの電荷蓄積量を高めることがで
きる。
【０１０２】なお、第２ゲート材１１の表面の凸凹形状
は、半球状の粒子（ヘミスフェリカル・グレイン：ＨＳ
Ｇ）をＣＶＤ法で堆積しても形成できる。
【０１０３】（実 施 例 ３）本発明の実施例３である
半導体集積回路装置の概略構成を図１５(要部平面図)、
図１６(図１５に示すＣ−Ｃ切断線で切った要部断面図)
及び図１７（図１５に示すＤ−Ｄ切断線で切った要部断
面図）に示す。
【０１０４】図１５に示すように、半導体集積回路装置
は、例えば単結晶珪素からなるｐ型半導体基板１のメモ
リセル形成領域に複数個の不揮発性記憶素子Ｑを塔載す
る。不揮発性記憶素子Ｑは、ゲート長方向(Ｘ方向)に延
在するワード線ＷＬの延在方向に複数個配置され、かつ
ゲート幅方向(Ｙ方向)に延在するデータ線(図示せず)の
延在方向に複数個配置される。即ち、不揮発性記憶素子
Ｑは、ゲート長方向に延在するワード線ＷＬとゲート幅
方向に延在するデータ線とが交差する領域に配置され
る。
【０１０５】前記不揮発性記憶素子Ｑは、図１６に示す
ように、ｐ型半導体基板１の活性領域の表面に構成され
る。この不揮発性記憶素子Ｑは、主に、ｐ型半導体基板
（チャネル形成領域）１、第１ゲート絶縁膜３、電荷蓄
積ゲート電極（フローティングゲート電極）Ｇ１、第２
ゲート絶縁膜１３、制御ゲート電極（コントロールゲー
ト電極）Ｇ２、ソース領域及びドレイン領域である一対
のｎ型半導体領域６及び一対のn+型半導体領域９で構成
される。つまり、不揮発性記憶素子Ｑはｎチャネル導電
型の電界効果トランジスタで構成される。
【０１０６】前記第１ゲート絶縁膜３は例えば８［ｎ
ｍ］程度の膜厚に設定された酸化珪素膜で形成される。
前記第２ゲート絶縁膜１３は例えば第１酸化珪素膜、窒
化珪素膜、第２酸化珪素膜の夫々を順次積層した積層膜
で形成される。第１酸化珪素膜は例えば５［ｎｍ］程度
の膜厚に設定され、窒化珪素膜は例えば１０［ｎｍ］程
度の膜厚に設定され、第２酸化珪素膜は例えば４［ｎ
ｍ］程度の膜厚に設定される。
【０１０７】前記電荷蓄積ゲート電極Ｇ１は、第１ゲー
ト材８及びこの第１ゲート材８の表面上に積層された第
２ゲート材１１で構成される。第２ゲート材１１は、抵
抗値を低減する不純物(例えば燐)が導入された多結晶珪
素膜で形成される。この多結晶珪素膜は、例えば１００
［ｎｍ］程度の膜厚に設定され、３．５×１０20［atom
s／cm3］程度の不純物濃度に設定される。この多結晶珪
素膜に導入される不純物は多結晶珪素膜の堆積中又は堆
積後に導入される。第１ゲート材８は、抵抗値を低減す
る不純物(例えば燐)が導入された多結晶珪素膜で形成さ
れる。この多結晶珪素膜は、例えば５０［ｎｍ］程度の
膜厚に設定され、２．５×１０20［atoms／cm3］程度の
不純物濃度に設定される。この多結晶珪素膜に導入され
る不純物は、ゲート材１１の多結晶珪素膜から熱拡散
(ドライブイン拡散)によって導入される。
【０１０８】前記第１ゲート材８のゲート長方向の幅は
電荷蓄積ゲート電極Ｇ１のゲート長を規定する。この第
１ゲート材８のゲート長方向の幅は例えば０．５［μ
ｍ］程度に設定される。つまり、電荷蓄積ゲート電極Ｇ
１のゲート長は０．５［μｍ］に設定される。
【０１０９】前記制御ゲート電極Ｇ２は例えば抵抗値を
低減する不純物(例えば燐)が導入された多結晶珪素膜で
形成される。この多結晶珪素膜は、例えば２００［ｎ
ｍ］程度の膜厚に設定され、３．５×１０20［atoms／c
m3］程度の不純物濃度に設定される。
【０１１０】前記ソース領域及びドレイン領域である一
対のｎ型半導体領域６の夫々は、熱酸化絶縁膜２と第１
ゲート材８との間のｐ型半導体基板１の活性領域の表面
に形成され、例えば５×１０19［atoms／cm3］程度の不
純物濃度に設定される。前記ソース領域及びドレイン領
域である一対のn+型半導体領域９の夫々は、一対のｎ型
半導体領域６の夫々の表面に形成され、例えば７×１０
20［atoms／cm3］程度の不純物濃度に設定される。つま
り、一対のｎ型半導体領域９の夫々は一対のｎ型半導体
領域６の夫々に比べて高不純物濃度に設定され、不揮発
性記憶素子Ｑはドレイン領域のチャネル形成領域側の一
部の領域がその他の領域の不純物濃度に比べて低い不純
物濃度に設定されたＬＤＤ(Ｌightly Ｄoped Ｄrain)構
造で構成される。
【０１１１】前記ｐ型半導体基板１の活性領域のゲート
長方向の幅は、ｐ型半導体基板１の非活性領域の表面上
に形成された一対の熱酸化絶縁膜２で規定される。一対
の熱酸化絶縁膜２の夫々は、周知の選択酸化法で形成さ
れた酸化珪素膜で形成され、例えば５００［ｎｍ］程度
の膜厚に設定される。この一対の熱酸化絶縁膜２の夫々
は、ゲート幅方向に向って延在し、ワード線ＷＬが延在
する方向に配置された不揮発性記憶素子Ｑ間を電気的に
分離する。つまり、熱酸化絶縁膜２は素子間を分離する
素子間分離用絶縁膜として使用される。
【０１１２】前記熱酸化絶縁膜２下にはチャネルストッ
パ領域であるｐ型半導体領域１２が形成される。このｐ
型半導体領域１２は、例えば４×１０17［atoms／cm3］
程度の不純物濃度に設定される。
【０１１３】前記ソース領域及びドレイン領域である一
対のｎ型半導体領域６の夫々はゲート幅方向に向って連
続的に形成される。また、ソース領域及びドレイン領域
である一対のｎ型半導体領域９の夫々はゲート幅方向に
向って連続的に形成される。即ち、不揮発性記憶素子Ｑ
のソース領域、ドレイン領域の夫々は、ゲート幅方向に
配置された他の不揮発性記憶素子Ｑのソース領域、ドレ
イン領域の夫々に電気的に接続される。
【０１１４】前記ソース領域である一方のｎ型半導体領
域６及びソース領域である一方のn+型半導体領域９はロ
ーカルソース線(ＬＳＬ)として使用される。また、前記
ドレイン領域である他方のｎ型半導体領域６及びドレイ
ン領域である他方のn+型半導体領域９はローカルデータ
線(ＬＤＬ)として使用される。つまり、本実施例の半導
体集積回路装置は、ｐ型半導体基板１内にローカルデー
タ線(ＬＤＬ)を埋め込んだ構造で構成されると共に、Ａ
ＮＤ型のフラッシュメモリで構成される。
【０１１５】前記熱酸化絶縁膜２と第１ゲート材８との
間のｐ型半導体基板１の夫々の表面上には一対の熱酸化
絶縁膜１０が形成される。この一対の熱酸化絶縁膜１０
の夫々は、一対のｎ型半導体領域６、一対のｎ型半導体
領域９の夫々の表面上に形成される。一対の酸化絶縁膜
１０の夫々は、ゲート幅方向に向って延在する。一対の
酸化絶縁膜１０の夫々は、熱酸化法で形成され、例えば
１５０［ｎｍ］程度の膜厚に設定される。
【０１１６】前記電荷蓄積ゲート電極Ｇ１の第２ゲート
材１１は、第１ゲート材８の表面上及び熱酸化絶縁膜１
０の表面上に形成される。つまり、第２ゲート材１１の
ゲート長方向の幅は、電荷蓄積ゲート電極Ｇ１のゲート
長を規定する第１ゲート材８のゲート長方向の幅に比べ
て広く構成される。このように、第２ゲート材１１のゲ
ート長方向の幅を第１ゲート材８のゲート長方向の幅に
比べて広く構成することにより、電荷蓄積ゲート電極Ｇ
１のゲート長の寸法を増加することなく、電荷蓄積ゲー
ト電極Ｇ１の面積を増加することができるので、不揮発
性記憶素子Ｑの動作速度の高速化を図ることができると
共に、不揮発性記憶素子Ｑの電荷蓄積量を増加すること
ができる。
【０１１７】前記不揮発性記憶素子Ｑの制御ゲート電極
Ｇ２は、ゲート長方向に延在するワード線ＷＬと一体に
形成され、ゲート長方向に配置された他の不揮発性記憶
素子Ｑの制御ゲート電極Ｇ２に電気的に接続される。制
御ゲート電極Ｇ２及びワード線ＷＬは例えば多結晶珪素
膜で形成される。この多結晶珪素膜には抵抗値を低減す
る不純物がその堆積中又は堆積後に導入される。
【０１１８】なお、ゲート幅方向に配置される不揮発性
記憶素子Ｑと不揮発性記憶素子Ｑとの間のｐ型半導体基
板１の表面には、図１７に示すように、チャネルストッ
パー領域であるｐ型半導体領域１４が形成される。
【０１１９】次に、前記不揮発性記憶素子Ｑを有する半
導体集積回路装置の製造方法について、図１８乃至図２
０(製造方法を説明するための断面図)を用いて説明す
る。
【０１２０】まず、ｐ型半導体基板１を用意する。この
ｐ型半導体基板１は例えば１０［Ωｃｍ］程度の比抵抗
値に設定される。
【０１２１】次に、前記ｐ型半導体基板１の非活性領域
の表面上に一対の熱酸化絶縁膜２を形成する。この一対
の熱酸化絶縁膜２の夫々は、例えば周知の選択酸化法で
形成した酸化珪素膜で形成され、ゲート幅方向(Ｙ方向)
に向って延在する。一対の熱酸化２の夫々はｐ型半導体
基板１の活性領域のゲート長方向(Ｘ方向)の幅を規定す
る。
【０１２２】次に、前記熱酸化絶縁膜２で規定されたｐ
型半導体基板１の活性領域の表面上に第１ゲート絶縁膜
３を形成する。この第１ゲート絶縁膜３は例えば熱酸化
法で形成した酸化珪素膜で形成される。
【０１２３】次に、前記熱酸化絶縁膜２、第１ゲート絶
縁膜３の夫々の表面上を含む基板の全面に不純物濃度が
１×１０19［atoms／cm3］以下に設定された多結晶珪素
膜４を形成する。多結晶珪素膜４は例えばＣＶＤ法で形
成される。
【０１２４】次に、前記第１ゲート絶縁膜３上の多結晶
珪素膜４の一部の表面上に、ゲート幅方向に向って延在
する耐酸化性のマスク５を形成する。この耐酸化性のマ
スク５は例えば窒化珪素膜で形成される。
【０１２５】次に、前記ｐ型半導体基板１の活性領域の
表面に前記熱酸化絶縁膜２及び耐酸化性のマスク５に対
して自己整合でｎ型不純物(例えば燐)を導入し、図１８
に示すように、ソース領域及びドレイン領域である一対
のｎ型半導体領域６を形成する。この一対のｎ型半導体
領域６の夫々はゲート幅方向に向って延在する。このｎ
型不純物は例えばイオン打込み法で導入される。
【０１２６】次に、前記耐酸化性のマスク５のゲート長
方向の互いに対向する夫々の側壁面上に例えば窒化珪素
膜からなる耐酸化性のマスク７を形成する。この耐酸化
性のマスク７は、耐酸化性のマスク５の表面上を含む多
結晶珪素膜４の全面に例えばＣＶＤ法で窒化珪素膜を形
成した後、この窒化珪素膜に異方性エッチングを施すこ
とにより形成される。
【０１２７】次に、前記多結晶珪素膜４にパターンニン
グを施し、前記第１ゲート絶縁膜３の一部の表面上に、
不純物濃度が１×１０19［atoms／cm3］以下に設定され
た多結晶珪素膜４で形成され、上部の表面が耐酸化性の
マスク５、７の夫々で被覆され、かつゲート長方向の幅
が規定された第１ゲート材８を形成する。多結晶珪素膜
４のパターンニングは例えば異方性ドライエッチング法
で行う。第１ゲート材８はゲート幅方向に向って延在す
る。
【０１２８】次に、前記熱酸化絶縁膜２と第１ゲート材
８との間のｐ型半導体基板１の表面に前記熱酸化絶縁膜
２及び第１ゲート材８に対して自己整合でｎ型不純物
（例えば燐）を導入し、図１９に示すように、ソース領
域及びドレイン領域である一対のｎ型半導体領域９を形
成する。この一対のｎ型半導体領域９の夫々は、実質的
に一対のｎ型半導体領域６の夫々の表面に形成され、ゲ
ート幅方向に向って延在する。また、一対のｎ型半導体
領域９の夫々は、一対のｎ型半導体領域６の夫々に比べ
て高不純物濃度に設定される。
【０１２９】次に、熱酸化処理を施し、前記熱酸化絶縁
膜２と第１ゲート材８との間のｐ型半導体基板１の表面
上であって前記ソース領域及びドレイン領域である一対
のｎ型半導体領域９、一対のｎ型半導体領域６の夫々の
表面上に一対の熱酸化絶縁膜１０を形成する。この一対
の熱酸化絶縁膜１０の夫々の膜厚は、前記熱酸化絶縁膜
２に比べて薄く、前記第１ゲート絶縁膜３に比べて厚く
設定される。この熱酸化処理は、表面反応がｐ型半導体
基板１の酸化量を律則する傾向の強い酸化温度領域での
水蒸気中で行なわれる。
【０１３０】この工程において、第１ゲート材８のゲー
ト長方向の夫々の側面にも熱酸化絶縁膜が形成される
が、第１ゲート材８は不純物濃度が１×１０19［atoms
／cm3］以下に設定された多結晶珪素膜で形成されてい
るので、第１ゲート材８のゲート長方向の夫々の側面に
形成される熱酸化絶縁膜の成長速度は、不純物濃度が１
×１０20［atoms／cm3］以上に設定された多結晶珪素膜
からなる第１ゲート材のゲート長方向の夫々の側面に形
成される熱酸化絶縁膜の成長速度に比べて遅い。この熱
酸化絶縁膜の成長速度が遅い理由は不純物濃度による増
速作用がないからである。
【０１３１】また、第１ゲート材８とｐ型半導体基板１
との間に第１ゲート材８のゲート長方向の側壁面側から
その中央部に向って成長するゲートバーズビーク（熱酸
化絶縁膜）が形成されるが、第１ゲート材８は不純物濃
度が１×１０19［atoms／cm3］以下に設定された多結晶
珪素膜で形成されているので、第１ゲート材８とｐ型半
導体基板１との間に第１ゲート材８のゲート長方向の側
壁面側からその中央部に向って成長するゲートバーズビ
ーク(熱酸化絶縁膜)のバラツキは、不純物濃度が１×１
０20［atoms／cm3］以上に設定された多結晶珪素膜から
なる第１ゲート材と半導体基板との間に第１ゲート材の
ゲート長方向の側壁面側からその中部に向って成長する
ゲートバーズビークのバラツキに比べて小さい。このゲ
ートバーズビークのバラツキが小さい理由は不純物濃度
による増速作用がないからである。
【０１３２】また、熱酸化絶縁膜１０の膜厚は選択酸化
法で形成される熱酸化絶縁膜２に比べて薄く設定される
ので、熱酸化絶縁膜１０を形成する熱処理時間は熱酸化
絶縁膜２を形成する熱処理時間に比べて短い。
【０１３３】次に、前記マスク５、マスク７の夫々を除
去する。
【０１３４】次に、前記熱酸化絶縁膜１０、第１ゲート
材８の夫々の表面上を含むｐ型半導体基板１の全面に例
えばＣＶＤ法で多結晶珪素膜を形成する。この多結晶珪
素膜には抵抗値を低減する不純物(例えば燐)がその堆積
中に導入される。
【０１３５】次に、前記熱酸化絶縁膜１０上及びゲート
材８上の多結晶珪素膜の一部の表面上にゲート長方向の
幅が規定されたマスク２０を形成する。このマスク２０
は、例えばフォトレジスト膜で形成され、ゲート幅方向
に向って延在する。
【０１３６】次に、前記多結晶珪素膜にパターンニング
を施し、図２０に示すように、前記酸化絶縁膜１０、第
１ゲート材８の夫々の表面上に、不純物が導入された多
結晶珪素膜で形成され、かつゲート長方向の幅が規定さ
れた第２ゲート材１１を形成する。
【０１３７】次に、前記フィールド絶縁膜２下のｐ型半
導体基板１の表面に前記マスク２０に対してｐ型不純物
を例えばイオン打込み法で導入し、チャネルストッパー
領域であるｐ型半導体領域１２を形成する。
【０１３８】次に、前記マスク２０を除去する。
【０１３９】次に、熱拡散処理を施し、前記第２ゲート
材１１に導入された不純物を第１ゲート材８に拡散させ
る。この熱拡散処理は例えば８５０［℃］程度の温度雰
囲気中で約１０［分］間行う。この工程により、第１ゲ
ート材８の抵抗値は、第２ゲート材１１から拡散によっ
て導入された不純物で低減される。
【０１４０】次に、前記第２ゲート材１１の表面上に第
２ゲート絶縁膜１３を形成する。この第２ゲート絶縁膜
１３は、第１酸化珪素膜、窒化珪素膜、第２酸化珪素膜
の夫々を例えばＣＶＤ法で順次積層した積層膜で形成さ
れる。
【０１４１】次に、前記第２ゲート絶縁膜１３の表面上
に第３ゲート材を形成する。この第３ゲート材は例えば
抵抗値を低減する不純物(例えば燐)が導入された多結晶
珪素膜で形成される。
【０１４２】次に、前記第３ゲート材に活性領域におい
てゲート幅方向の幅を規定し、非活性領域においてワー
ド線幅を規定するパターンニング、前記第２ゲート材１
１、第１ゲート材８の夫々にゲート幅方向の幅を規定す
るパターンニングを順次行い、前記第３ゲート材で制御
ゲート電極Ｇ２及びワード線ＷＬを形成すると共に、前
記第２ゲート材１１、第１ゲート材８の夫々で電荷蓄積
ゲート電極Ｇ１を形成する。この工程により、不揮発性
記憶素子Ｑがほぼ完成する。
【０１４３】次に、前記不揮発性記憶素子Ｑとゲート幅
方向に配置された他の不揮発性記憶素子Ｑとの間のｐ型
半導体基板１の表面にこれらの制御ゲート電極１３に対
して自己整合でｐ型不純物を導入し、チャネルストッパ
領域として使用されるｐ型半導体領域１４を形成する。
この工程により、ゲート幅方向に配置される複数個の不
揮発性記憶素子Ｑのチャネル形成領域はｐ型半導体領域
１４によって互いに分離される。
【０１４４】なお、前記酸化絶縁膜１０、第１ゲート材
８の夫々の表面上を含むｐ型半導体基板１の全面に例え
ばＣＶＤ法で多結晶珪素膜を形成する工程の後であって
マスク２０を形成する工程の前に、前記多結晶珪素膜に
不純物(例えば燐)を導入する工程を備えてもよい。
【０１４５】このように構成される不揮発性記憶素子Ｑ
は、図１２（ゲートバーズビークの成長状態を示す電子
線顕微鏡写真）に示すように、第１ゲート材８とｐ型半
導体基板１との間に第１ゲート材８のゲート長方向の側
壁面側からその中央部に向って成長するゲートバーズビ
ークのバラツキを５［ｎｍ］以下に低減することができ
る。このゲートバーズビークのバラツキの低減は、図１
３（ゲートバーズビークのバラツキと書き込み後のしき
い値電圧のバラツキとの関係を示す相関図）に示すよう
に、書き込み後のしきい値電圧のバラツキを抑制するこ
とができる。
【０１４６】なお、前記不揮発性記憶素子Ｑの実効チャ
ネル長は０．３［ｎｍ］であり、制御ゲート電極Ｇ２か
ら計ったしきい値電圧は１．５［Ｖ］であり、パンチス
ルー耐圧は８［Ｖ］である。
【０１４７】また、前記不揮発性記憶素子Ｑへのデータ
の消去動作は、ｐ型半導体基板１に−４［Ｖ］の基準電
位を印加し、制御ゲート電極Ｇ２にパルス幅０．５［ｍ
ｓ］、電圧１２［Ｖ］の動作電位（書き込み電圧パル
ス）を印加して、チャネル領域全面から電荷蓄積ゲート
電極Ｇ１へのトンネル電流注入により行う。消去後のし
きい値電圧は６［Ｖ］に上昇する。一方、データの消去
動作は、制御ゲート電極Ｇ２に−９［Ｖ］の動作電位を
印加し、ドレイン領域にパルス幅０．５［ｍｓ］、電圧
５［Ｖ］の動作電位（消去電圧パルス）を印加して、電
荷蓄積ゲート電極Ｇ１からドレイン領域ヘのトンネル電
流放出により行う。消去後のしきい値電圧は１［Ｖ］に
低下する。この書き込み動作、消去動作のテストを１
［Ｍbit ］の容量を有する半導体集積回路装置で行った
結果、一定のしきい値電圧シフトを得るための書き込み
−消去電圧のバラツキを０．０２［Ｖ］程度に抑えるこ
とができた。
【０１４８】このように、本実施例によれば、以下の作
用効果が得られる。
【０１４９】（１）ｐ型半導体基板１の活性領域の表面
上に第１ゲート絶縁膜３を介在して電荷蓄積ゲート電極
Ｇ１及びこの電荷蓄積ゲート電極Ｇ１の表面上に第２ゲ
ート絶縁膜１３を介在して制御ゲート電極Ｇ２が形成さ
れた不揮発性記憶素子Ｑを有する半導体集積回路装置の
製造方法において、前記第１ゲート絶縁膜３の一部の表
面上に、不純物濃度が１×１０19［atoms／cm3］以下に
設定された多結晶珪素膜で形成され、上部の表面が耐酸
化性のマスク５で被覆され、かつゲート長方向の幅が規
定された第１ゲート材８を形成する工程と、熱酸化処理
を施し、前記ｐ型半導体基板１の活性領域の表面上に熱
酸化絶縁膜１０を形成する工程と、前記耐酸化性のマス
ク５を除去する工程と、前記酸化絶縁膜１０、第１ゲー
ト材８の夫々の表面上に、不純物濃度が１×１０19［at
oms／cm3］以上に設定された多結晶珪素膜で形成され、
かつゲート長方向の幅が規定された第２ゲート材１１を
形成する工程と、前記第２ゲート材１１の表面上に第２
ゲート絶縁膜１３を形成する工程と、前記第２ゲート絶
縁膜１３の表面上に第３ゲート材を形成する工程とを備
える。
【０１５０】これにより、熱酸化処理を施し、ｐ型半導
体基板１の活性領域の表面上に熱酸化絶縁膜１０を形成
する際、不純物濃度が１×１０19［atoms／cm3］以下に
設定された多結晶珪素膜からなる第１ゲート材８のゲー
ト長方向の夫々の側壁面に形成される熱酸化絶縁膜の成
長速度は、不純物濃度が１×１０20［atoms／cm3］以上
に設定された多結晶珪素膜からなる第１ゲート材のゲー
ト長方向の側壁面上に形成される熱酸化絶縁膜の成長速
度に比べて遅いので、第１ゲート材８のゲート長方向の
幅の寸法精度を高めることができ、第１ゲート材のゲー
ト長方向の幅で規定される電荷蓄積ゲート電極Ｇ１のゲ
ート長の寸法精度を高めることができる。この結果、電
荷蓄積ゲート電極Ｇ１とドレイン領域とが重さなるオー
バーラップ領域の面積のバラツキを低減することができ
ると共に、電荷蓄積ゲート電極とソース領域とが重さな
るオーバラップ領域の面積のバラツキを低減することが
できるので、不揮発性記憶素子Ｑの書き込み特性及び消
去特性の均一化を図ることができる。
【０１５１】また、熱酸化処理を施し、ｐ型半導体基板
１の活性領域の表面上に熱酸化絶縁膜１０を形成する
際、不純物濃度が１×１０19［atoms／cm3］以下に設定
された多結晶珪素膜からなる第１ゲート材８とｐ型半導
体基板１との間に第１ゲート材８のゲート長方向の側壁
面側からその中央部に向って成長するゲートバーズビー
ク(熱酸化絶縁膜)のバラツキは、不純物濃度が１×１０
20［atoms／cm3］以上に設定された多結晶珪素膜からな
る第１ゲート材と半導体基板との間に第１ゲート材のゲ
ート長方向の側壁面側からその中部に向って成長するゲ
ートバーズビークのバラツキに比べて小さい（５［ｎ
ｍ］以下）ので、書き込み動作及び消去動作をトンネル
効果で行う不揮発性記憶素子Ｑにおいて、書き込み後の
しき値電圧のバラツキを低減することができる。この結
果、電源電位の変動に対する不揮発性記憶素子Ｑの動作
マージンを増加することができる。
【０１５２】また、半導体チップ間や半導体ウエーハ間
に渡って均一な特性の不揮発性記憶素子Ｑを製造するこ
とができるので、信頼性の高い大容量の半導体集積回路
装置を安定して製造することができる。
【０１５３】（２）前記第１ゲート絶縁膜３を形成する
工程の前に、前記ｐ型半導体基板１の非活性領域の表面
上に熱酸化絶縁膜２を形成する工程を備え、前記ｐ型半
導体基板１の活性領域の表面上に形成される熱酸化絶縁
膜１０の膜厚を、前記ｐ型半導体基板１の非活性領域の
表面上に形成される熱酸化絶縁膜２の膜厚に比べて薄
く、前記第１ゲート絶縁膜３の膜厚に比べて厚く設定す
る。これにより、ｐ型半導体基板１の活性領域の表面上
に熱酸化絶縁膜１０を形成する熱処理時間がｐ型半導体
基板１の非活性領域の表面上に熱酸化絶縁膜２を形成す
る熱処理時間に比べて短いので、耐酸化性のマスク５に
対して自己整合で導入された不純物が第１ゲート材８下
のチャネル形成領域側に拡散する拡散長を短くすること
ができる。この結果、ソース領域とドレイン領域との間
の実効チャネル長を確保することができるので、不揮発
性記憶素子Ｑのパンチスルー耐圧を高めることができ
る。
【０１５４】（３）ｐ型半導体基板１の活性領域の表面
上に第１ゲート絶縁膜３を介在して電荷蓄積ゲート電極
Ｇ１が形成され、前記電荷蓄積ゲート電極Ｇ１の表面上
に第２ゲート絶縁膜１３を介在して制御ゲート電極Ｇ２
が形成され、前記ｐ型半導体基板１の活性領域の表面に
前記電荷蓄積ゲート電極Ｇ１に対して自己整合でソース
領域及びドレイン領域が形成された不揮発性記憶素子Ｑ
を有する半導体集積回路装置において、前記電荷蓄積ゲ
ート電極Ｇ１のゲート長方向の側壁面側からその中央部
に向って前記電荷蓄積ゲート電極Ｇ１と前記ｐ型半導体
基板１との間に成長する熱酸化絶縁膜のバラツキを５
［ｎｍ］以下に設定する。この構成により、書き込み後
のしきい値電圧のバラツキを抑制することができるの
で、電源電位の変動に対する不揮発性記憶素子Ｑの動作
マージンを増加することができる。
【０１５５】なお、第２ゲート材１１を形成する前の工
程において、第１ゲート材８を不純物濃度が１×１０19
［atoms／cm3］以下に設定された非晶質珪素膜（アモル
ファスシリコン膜〔ａ−Ｓｉ〕）で形成してもよい。こ
の場合、第１ゲート材８を不純物濃度が１×１０19［at
oms／cm3］以下に設定された多結晶珪素膜で形成した場
合と同様の効果が得られる。
【０１５６】（実 施 例 ４)本発明の実施例４である不
揮発性記憶素子を有する半導体集積回路装置の概略構成
を図２１(要部断面図)に示す。
【０１５７】図２１に示すように、半導体集積回路装置
は、書き込み動作及び消去動作をトンネル効果で行う不
揮発性記憶素子Ｑを塔載する。この不揮発性記憶素子Ｑ
は、主に、チャネル形成領域であるｐ型半導体基板１、
第１ゲート絶縁膜３、電荷蓄積ゲート電極Ｇ１、第２ゲ
ート絶縁膜１３、制御ゲート電極Ｇ２、ソース領域及び
ドレイン領域である一対のｎ型半導体領域６及び一対の
ｎ型半導体領域９、しきい値電圧制御領域であるｐ型半
導体領域１５で構成される。ｐ型半導体領域１５は例え
ば５×１０17［atoms／cm2］程度の不純物濃度に設定さ
れる。
【０１５８】前記ｐ型半導体領域１５は、第１ゲート材
８を形成する工程の後であって前記ソース領域及びドレ
イン領域である一対のｎ型半導体領域６を形成する工程
の前に、フィールド絶縁膜２と耐酸化性のマスク（５）
との間の一方のｐ型半導体基板１の表面に例えばイオン
打込み法で選択的にｐ型不純物を導入することにより形
成される。このｐ型不純物は、加速エネルギ１００ｋｅ
Ｖ、注入量１×１０14［atoms／cm2］、ｐ型半導体基板
１の表面に対して６０度の角度をなす方向から導入され
る。
【０１５９】このように、第１ゲート材８を形成する工
程の後であって前記ソース領域及びドレイン領域である
一対のｎ型半導体領域６を形成する工程の前に、ｐ型半
導体領域１５を形成する工程を備えることにより、電荷
蓄積ゲート電極Ｇ１のゲート長を０．４［μｍ］に設定
しても、制御ゲート電極Ｇ２から計ったしきい値電圧を
２［Ｖ］に維持したまま、パンチスルー耐圧を７［Ｖ］
にすることができる。
【０１６０】（実 施 例 ５）本発明の実施例５である
不揮発性記憶素子を有する半導体集積回路装置の概略構
成を図２２(要部断面図)に示す。
【０１６１】図２２に示すように、半導体集積回路装置
は、書き込み動作及び消去動作をトンネル効果で行う不
揮発性記憶素子Ｑを塔載する。この不揮発性記憶素子Ｑ
は、主に、チャネル形成領域であるｐ型半導体基板１、
第１ゲート絶縁膜３、電荷蓄積ゲート電極Ｇ１、第２ゲ
ート絶縁膜１３、制御ゲート電極Ｇ２、ソース領域及び
ドレイン領域である一対のｎ型半導体領域６及び一対の
ｎ型半導体領域９で構成される。
【０１６２】前記電荷蓄積ゲート電極Ｇ１は、前述の実
施例１と同様に、第１ゲート材８及びこの第１ゲート材
８の表面上に積層された第２ゲート材１１で構成され
る。第２ゲート材１１は抵抗値を低減する不純物として
燐が導入された多結晶珪素膜で形成される。
【０１６３】前記第２ゲート材１１の表面は凸凹形状で
構成される。この第２ゲート材１１の凸凹形状は、前記
第２ゲート絶縁膜１３を形成する工程の前に、ｐ型半導
体基板１を燐酸液中に浸漬することにより形成される。
このｐ型半導体基板１を燐酸液中に浸漬する工程は例え
ば１４０〜１６０［℃］程度の燐酸液(Ｈ3ＰＯ4)中に約
６０分間浸漬する条件下で行なわれる。
【０１６４】このように、第２ゲート材１１を燐が導入
された多結晶珪素膜で形成し、この第２ゲート材１１を
形成する工程の後であって前記第２ゲート絶縁膜１３を
形成する工程の前に、前記半導体基板１を燐酸液中に浸
漬する工程を備えることにより、第２ゲート材１１の表
面を凸凹形状にすることができるので、第２ゲート材１
１の表面積を増加することができる。この結果、電荷蓄
積ゲート電極Ｇ１の表面積を増加することができるの
で、不揮発性記憶素子Ｑの電荷蓄積量を高めることがで
きる。
【０１６５】なお、第２ゲート材１１の表面の凸凹形状
は、半球状の粒子（ヘミスフェリカル・グレイン：ＨＳ
Ｇ）をＣＶＤ法で堆積しても形成できる。
【０１６６】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【０１６７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１６８】半導体集積回路装置に塔載される不揮発性
記憶素子の書き込み特性及び消去特性の均一化を図るこ
とができる。
【０１６９】また、前記半導体集積回路装置に塔載され
る不揮発性記憶素子のパンチスルー耐圧を高めることが
できる。
【０１７０】また、前記半導体集積回路装置に塔載され
る不揮発性記憶素子の動作マージンを増加することがで
きる。
【図面の簡単な説明】
【図１】本発明の実施例１である半導体集積回路装置に
塔載されるメモリセルアレイの要部等価回路図である。
【図２】前記半導体集積回路装置の要部平面図である。
【図３】図２に示すＡ−Ａ切断線で切った要部断面図で
ある。
【図４】図２に示すＢ−Ｂ切断線で切った要部断面図で
ある。
【図５】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。
【図６】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。
【図７】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。
【図８】前記半導体集積回路装置の製造方法を説明する
ための要部平面図である。
【図９】前記半導体集積回路装置の製造方法を説明する
ための要部平面図である。
【図１０】前記半導体集積回路装置の製造方法を説明す
るための要部平面図である。
【図１１】前記半導体集積回路装置の製造方法を説明す
るための要部平面図である。
【図１２】ゲートバーズビークの成長状態を示す電子線
顕微鏡写真である。
【図１３】前記ゲートバーズビークのバラツキと不揮発
性記憶素子のしきい値電圧との関係を示す相関図。
【図１４】本発明の実施例２である半導体集積回路装置
の要部断面図である。
【図１５】本発明の実施例３である半導体集積回路装置
の要部平面図である。
【図１６】図１５に示すＣ−Ｃ切断線の位置で切った要
部断面図である。
【図１７】図１５に示すＤ−Ｄ切断線の位置で切った要
部断面図である。
【図１８】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。
【図１９】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。
【図２０】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。
【図２１】本発明の実施例４である半導体集積回路装置
の要部断面図である。
【図２２】本発明の実施例５である半導体集積回路装置
の要部断面図である。
【図２３】従来のゲートバーズビークの成長状態を示す
電子線顕微鏡写真である。
【図２４】従来のゲートバーズビークの成長状態を示す
要部断面図である。
【図２５】従来の不揮発性記憶素子のしきい値電圧のバ
ラツキを示す特性図である。
【符号の説明】
１…ｐ型半導体基板１、２…フィールド絶縁膜、３…第
１ゲート絶縁膜、４…多結晶珪素膜、５…耐酸化性のマ
スク、６…ｎ型半導体領域、７…耐酸化性のマスク、８
…第１ゲート材、９…ｎ型半導体領域、１０…酸化絶縁
膜、１１…第２ゲート材、１２…ｐ型半導体領域、１３
…第２ゲート絶縁膜、１４…ｐ型半導体領域、１５…ｐ
型半導体領域、１６…サイドウォールスペーサ、１７…
メモリブロック、Ｇ１…電荷蓄積ゲート電極、Ｇ２…制
御ゲート電極、Ｑ…不揮発性記憶素子、ＳＴ…選択用ト
ランジスタ、ＷＬ…ワード線、ＤＬ…データ線、ＬＳＬ
…ローカルソース線、ＬＤＬ…ローカルデータ線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 戸辺 英郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小森 和宏 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 加藤 正高 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 久米 均 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の活性領域の表面上に第１ゲ
    ート絶縁膜を介在して電荷蓄積ゲート電極及びこの電荷
    蓄積ゲート電極の表面上に第２ゲート絶縁膜を介在して
    制御ゲート電極が形成された不揮発性記憶素子を有する
    半導体集積回路装置の製造方法において、下記の工程
    （ａ）乃至（ｆ）を備えたことを特徴とする半導体集積
    回路装置の製造方法。 （ａ）前記第１ゲート絶縁膜の一部の表面上に、不純物
    濃度が１×１０19［atoms／cm3］以下に設定された珪素
    膜で形成され、上部の表面が耐酸化性のマスクで被覆さ
    れ、かつゲート長方向の幅が規定された第１ゲート材を
    形成する工程、（ｂ）熱酸化処理を施し、前記半導体基
    板の活性領域の表面上に熱酸化絶縁膜を形成する工程、
    （ｃ）前記耐酸化性のマスクを除去する工程、（ｄ）前
    記酸化絶縁膜、第１ゲート材の夫々の表面上に、不純物
    濃度が１×１０19［atoms／cm3］以上に設定された珪素
    膜で形成され、かつゲート長方向の幅が規定された第２
    ゲート材を形成する工程、（ｅ）前記第２ゲート材の表
    面上に第２ゲート絶縁膜を形成する工程、（ｆ）前記第
    ２ゲート絶縁膜の表面上に第３ゲート材を形成する工
    程。
  2. 【請求項２】 前記第３ゲート材を形成する工程の後
    に、前記第３ゲート材にゲート幅方向の幅を規定するパ
    ターンニング、前記第２ゲート材、第１ゲート材の夫々
    にゲート幅方向の幅を規定するパターンニングを順次行
    い、前記第３ゲート材で制御ゲート電極を形成すると共
    に、前記第２ゲート材、第１ゲート材の夫々で電荷蓄積
    ゲート電極を形成する工程を備えたことを特徴とする請
    求項１に記載の半導体集積回路装置の製造方法。
  3. 【請求項３】 前記第１ゲート材を形成する工程の後で
    あって前記熱酸化絶縁膜を形成する工程の前に、前記半
    導体基板の活性領域の表面に前記耐酸化性のマスクに対
    して自己整合で不純物を導入し、ソース領域及びドレイ
    ン領域を形成する工程を備えたことを特徴とする請求項
    １又は請求項２に記載の半導体集積回路装置の製造方
    法。
  4. 【請求項４】 前記第１ゲート絶縁膜を形成する工程の
    後であって第１ゲート材を形成する工程の前に、前記半
    導体基板の活性領域の表面に前記耐酸化性のマスクに対
    して自己整合で不純物を導入し、ソース領域及びドレイ
    ン領域を形成する工程を備えたことを特徴とする請求項
    １又は請求項２に記載の半導体集積回路装置の製造方
    法。
  5. 【請求項５】 前記第１ゲート絶縁膜を形成する工程の
    前に、前記半導体基板の非活性領域の表面上に熱酸化絶
    縁膜を形成する工程を備えたことを特徴とする請求項１
    乃至請求項４のうちいずれか１項に記載の半導体集積回
    路装置の製造方法。
  6. 【請求項６】 前記半導体基板の活性領域の表面上に形
    成される熱酸化絶縁膜の膜厚は、前記半導体基板の非活
    性領域の表面上に形成される熱酸化絶縁膜の膜厚に比べ
    て薄く、前記第１ゲート絶縁膜の膜厚に比べて厚く設定
    されることを特徴とする請求項１乃至請求項５のうちい
    ずれか１項に記載の半導体集積回路装置の製造方法。
  7. 【請求項７】 前記第２ゲート材を形成する工程の後
    に、前記第２ゲート材に導入された不純物を前記第１ゲ
    ート材に拡散させる熱拡散処理工程を備えたことを特徴
    とする請求項１乃至請求項６のうちいずれか１項に記載
    の半導体集積回路装置の製造方法。
  8. 【請求項８】 前記第１ゲート材を形成する工程の後で
    あって前記酸化絶縁膜を形成する工程の前に、前記第１
    ゲート材の側壁面上にサイドウォールスペーサを形成す
    る工程を備えたことを特徴とする請求項１乃至請求項７
    のうちいずれか１項に記載の半導体集積回路装置の製造
    方法。
  9. 【請求項９】 前記第２ゲート材は抵抗値を低減する不
    純物として燐が導入された珪素膜で形成され、この第２
    ゲート材を形成する工程の後であって前記第２ゲート絶
    縁膜を形成する工程の前に、前記半導体基板を燐酸液中
    に浸漬する工程を備えたことを特徴とする請求項１乃至
    請求項８のうちいずれか１項に記載の半導体集積回路装
    置の製造方法。
  10. 【請求項１０】 半導体基板の活性領域の表面上に第１
    ゲート絶縁膜を介在して電荷蓄積ゲート電極が形成さ
    れ、前記電荷蓄積ゲート電極の表面上に第２ゲート絶縁
    膜を介在して制御ゲート電極が形成され、前記半導体基
    板の活性領域の表面に前記電荷蓄積ゲート電極に対して
    自己整合でソース領域及びドレイン領域が形成された不
    揮発性記憶素子を有する半導体集積回路装置において、
    前記電荷蓄積ゲート電極のゲート長方向の側壁面側から
    その中央部に向って前記電荷蓄積ゲート電極と前記半導
    体基板との間に成長する熱酸化絶縁膜の成長幅のバラツ
    キを５［ｎｍ］以下に設定したことを特徴とする半導体
    集積回路装置。
  11. 【請求項１１】 前記不揮発性記憶素子は、前記ドレイ
    ン領域に前記半導体基板に印加される基準電位に比べて
    高い第１動作電位を印加すると共に、前記制御ゲート電
    極に前記半導体基板に印加される基準電位に比べて低い
    第２動作電位を印加し、前記電荷蓄積ゲート電極に蓄積
    された電荷を前記半導体基板にトンネル効果で放出する
    ことによって電気的書き込み動作を行う不揮発性記憶素
    子であることを特徴とする請求項１０に記載の半導体集
    積回路装置。
  12. 【請求項１２】 前記不揮発性記憶素子の電気的書き込
    み後のしきい値電圧分布の分布値は０．１［Ｖ］以下に
    設定されることを特徴とする特徴とする請求項１０又は
    請求項１１に記載の半導体集積回路装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163305A (ja) * 1997-11-04 1999-06-18 Oko Denshi Kofun Yugenkoshi 不揮発性半導体メモリデバイス
JP2002313965A (ja) * 2001-04-16 2002-10-25 Mitsubishi Electric Corp 半導体装置とその製造方法
JP2003289115A (ja) * 2002-01-04 2003-10-10 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法
JP2007511084A (ja) * 2003-11-12 2007-04-26 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 非対称のポケットドープ領域を有するメモリトランジスタおよびメモリユニット
US7646055B2 (en) 2004-06-25 2010-01-12 Renesas Technology Corp. Semiconductor device and method of fabrication thereof

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19620032C2 (de) 1996-05-17 1998-07-09 Siemens Ag Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren
JP3440698B2 (ja) * 1996-06-24 2003-08-25 ソニー株式会社 半導体装置の製造方法
US5844269A (en) * 1996-07-02 1998-12-01 National Semiconductor Corporation EEPROM cell having reduced capacitance across the layer of tunnel oxide
US5658814A (en) * 1996-07-09 1997-08-19 Micron Technology, Inc. Method of forming a line of high density floating gate transistors
JPH10173179A (ja) * 1996-12-11 1998-06-26 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP3598197B2 (ja) 1997-03-19 2004-12-08 株式会社ルネサステクノロジ 半導体装置
US5930634A (en) * 1997-04-21 1999-07-27 Advanced Micro Devices, Inc. Method of making an IGFET with a multilevel gate
US6194267B1 (en) * 1997-09-30 2001-02-27 Texas Instruments Incorporated Integrated circuit having independently formed array and peripheral isolation dielectrics
US6316316B1 (en) * 1998-03-06 2001-11-13 Texas Instruments-Acer Incorporated Method of forming high density and low power flash memories with a high capacitive-coupling ratio
US7192829B2 (en) * 1998-07-17 2007-03-20 Micron Technology, Inc. Methods of forming floating gate transistors
US6887762B1 (en) * 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
US6901006B1 (en) * 1999-07-14 2005-05-31 Hitachi, Ltd. Semiconductor integrated circuit device including first, second and third gates
JP4117998B2 (ja) 2000-03-30 2008-07-16 シャープ株式会社 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法
AU2002230574A1 (en) * 2000-10-30 2002-05-15 Advanced Micro Devices Inc. Doping for flash memory cell
US6706596B2 (en) 2001-05-23 2004-03-16 Macronix International Co., Ltd. Method for forming flash memory cell
JP3607684B2 (ja) * 2002-03-25 2005-01-05 エルピーダメモリ株式会社 半導体装置の製造方法
US7276408B2 (en) * 2003-10-08 2007-10-02 Texas Instruments Incorporated Reduction of dopant loss in a gate structure
KR100842401B1 (ko) * 2006-10-18 2008-07-01 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101402890B1 (ko) * 2007-11-30 2014-06-27 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4354309A (en) * 1978-12-29 1982-10-19 International Business Machines Corp. Method of manufacturing a metal-insulator-semiconductor device utilizing a graded deposition of polycrystalline silicon
US4789883A (en) * 1985-12-17 1988-12-06 Advanced Micro Devices, Inc. Integrated circuit structure having gate electrode and underlying oxide and method of making same
JP3059442B2 (ja) * 1988-11-09 2000-07-04 株式会社日立製作所 半導体記憶装置
JP2555027B2 (ja) * 1986-05-26 1996-11-20 株式会社日立製作所 半導体記憶装置
US5087583A (en) * 1988-02-05 1992-02-11 Emanuel Hazani Process for EEPROM cell structure and architecture with shared programming and erase terminals
DE69231356T2 (de) * 1992-01-22 2000-12-28 Macronix International Co. Ltd., Hsinchu Nichtflüchtige Speicherzelle und Anordnungsarchitektur
JP3198682B2 (ja) * 1992-12-11 2001-08-13 株式会社日立製作所 不揮発性半導体記憶装置の製造方法
US5352619A (en) * 1993-07-22 1994-10-04 United Microelectronics Corporation Method for improving erase characteristics and coupling ratios of buried bit line flash EPROM devices
US5427970A (en) * 1994-07-18 1995-06-27 United Microelectronics Corporation Method of making flash memory with high coupling ratio
US5491104A (en) * 1994-09-30 1996-02-13 Industrial Technology Research Institute Method for fabricating DRAM cells having fin-type stacked storage capacitors

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163305A (ja) * 1997-11-04 1999-06-18 Oko Denshi Kofun Yugenkoshi 不揮発性半導体メモリデバイス
JP2002313965A (ja) * 2001-04-16 2002-10-25 Mitsubishi Electric Corp 半導体装置とその製造方法
JP2003289115A (ja) * 2002-01-04 2003-10-10 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法
JP2007511084A (ja) * 2003-11-12 2007-04-26 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 非対称のポケットドープ領域を有するメモリトランジスタおよびメモリユニット
US7646055B2 (en) 2004-06-25 2010-01-12 Renesas Technology Corp. Semiconductor device and method of fabrication thereof
US7846788B2 (en) 2004-06-25 2010-12-07 Renesas Electronics Corporation Semiconductor device and method of fabrication thereof
US8039336B2 (en) 2004-06-25 2011-10-18 Renesas Electronics Corporation Semiconductor device and method of fabrication thereof

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