JPH079946B2 - 絨毛形のキャパシタ構造を有する半導体メモリ装置の製造方法 - Google Patents

絨毛形のキャパシタ構造を有する半導体メモリ装置の製造方法

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JPH079946B2 JP3142186A JP14218691A JPH079946B2 JP H079946 B2 JPH079946 B2 JP H079946B2 JP 3142186 A JP3142186 A JP 3142186A JP 14218691 A JP14218691 A JP 14218691A JP H079946 B2 JPH079946 B2 JP H079946B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置の製
造方法に係り、特にメモリセルの静電容量を増加させる
ための絨毛形のキャパシタ構造を有する半導体メモリ装
置の製造方法に関する。
【０００２】
【従来の技術】近年、各メモリセルが１つのスイッチン
グトランジスタと１つのキャパシタとで構成され高集積
化に有利になったＤＲＡＭ(Dynamic Random Access Mem
ory)が目覚ましい発展を遂げている。ＤＲＡＭは半導体
製造技術の発達に伴って約３年ごとに４倍の集積度が達
成されており、現在、４ＭビットＤＲＡＭは量産段階、
１６ＭビットＤＲＡＭは量産準備段階にあり、６４Ｍビ
ット及び２５６ＭビットＤＲＡＭは開発のための研究が
活発に行われている。
【０００３】半導体メモリ装置は情報の読み出しと貯蔵
のために最小限の静電容量を持たなければならないが、
集積度が４倍増加するときチップ(chip)面積の増加は
１．４倍程度にとどまるので相対的にメモリセルの面積
は１／３倍に縮小され、既存のキャパシタ構造では新た
な集積度で形成されるメモリセルのキャパシタンスを確
保し得ないため、高集積化に伴うセルキャパシタンス増
加のための研究課題を残すことになった。
【０００４】２次元構造のプレナ(Planer)型キャパシ
タ、３次元構造のスタック(Stack) 型キャパシタ、トレ
ンチ(Trench)型キャパシタ及びスタック・トレンチ併合
型キャパシタは、メモリセルのキャパシタンスを増加さ
せるために提案された代表的なキャパシタ構造である。
しかし、６４Ｍビット及び２５６Ｍビットと集積度が高
くなるにつれ、単純な３次元的なキャパシタでは十分な
キャパシタンスを確保できなくなり種々の変形された３
次元的なキャパシタ構造が発表されている。例えば富士
通研究所のフィン構造キャパシタ、東芝ＵＬＳＩ研究所
のボックス構造キャパシタ及びスプレードスタック構造
キャパシタ(SSC) 、並びに三菱ＬＳＩ研究所の円筒構造
キャパシタは、６４ＭビットＤＲＡＭのセルキャパシタ
ンスを確保するために提案されたものである。また、ス
トリッジ電極(Storage node)で使用されるソース領域上
にデザインルール以下の大きさの柱より構成された絨毛
形のキャパシタ構造を有する半導体メモリ装置が、日本
の三菱社によって考案されている。これは、デザインル
ール以下の大きさの柱より構成されたストリッジ電極を
形成してキャパシタンスを供給することにより、半導体
装置の高集積化において常に問題とされてきたデザイン
ルールの限界によるキャパシタンスの増加の限界を克服
して６４Ｍビット及び２５６ＭビットＤＲＡＭで要求さ
れるセルキャパシタンスを確保し得るようにしたもので
ある。
【０００５】図１を参照して従来の絨毛形のキャパシタ
構造を有する半導体メモリ装置及びその製造方法を説明
する。
【０００６】この半導体メモリ装置は、半導体基板1 上
に、素子の活性領域と非活性領域を区分するフィールド
酸化膜2 と、前記活性領域にソース3 、ドレイン4 及び
ゲート酸化膜5 を介したゲート電極6を具備するスイッ
チングトランジスタと、このスイッチングトランジスタ
のソース領域3 上にデザインルール以下の大きさで形成
されストリッジ電極11になる柱形の電極と、前記ソース
領域3 及び柱形の電極の全面に形成された誘電体膜13
と、この誘電体膜13の全面に形成されプレート電極にな
る第２導電層14と、この第２導電層14とビットラインを
絶縁するために前記第２導電層14上及びゲート電極上部
に連結して形成された絶縁膜15と、この絶縁膜15及び前
記ドレイン領域4 上に形成されたビットライン7 とを有
する。
【０００７】このような半導体メモリ装置の製造方法
は、ソース3 、ドレイン4 及びゲート酸化膜5 を介した
ゲート電極6 を具備するスイッチングトランジスタのソ
ース領域3 上に、例えばＦＩＢ法(Focus Ion Beam)によ
りビーム径０．１μｍで金を注入し、その上に気相成長
法あるいは真空蒸着法によりシリコンを堆積した後、半
導体基板1を例えば１０００℃で加熱して金の注入され
た部分にのみシリコン結晶を柱形に成長させる。この
時、柱の頂上部分に金が集中するのでこの頂上部分を王
水により選択的に除去してデザインルール以下の大きさ
の柱で構成されたストリッジ電極11を形成する。次い
で、柱形の電極の全面に誘電体を塗布して薄い誘電体膜
13を形成し、この誘電体膜13の上に第２導電層を堆積し
てプレート電極14を形成する。次いで、プレート電極14
とビットライン7 を絶縁するためにプレート電極14及び
ゲート電極6 上に連結して絶縁膜15を形成し、この絶縁
膜15及びドレイン領域4 上に導電物質を堆積してビット
ライン7 を形成する。
【０００８】従って、従来の絨毛形のキャパシタ構造を
有する半導体メモリ装置は、写真蝕刻工程を用いずにＦ
ＩＢ法によりストリッジ電極を形成し得るので、高集積
化の際問題とされてきた制限されたデザインルールによ
るキャパシタンスの増加限界を克服することができる
【０００９】
【発明が解決しようとする課題】しかしながら、ＦＩＢ
法を用いて柱より構成された前記ストリッジ電極11を形
成する場合、単位セルの単位柱電極、つまり柱形の電極
のそれぞれにＦＩＢ法を適用しなければならないのでチ
ップ１個を製造するのに相当の時間がかかり、生産量を
低下させるため、大量生産には不向きである。また、前
記柱形の電極を成長させるために半導体基板1 を加熱す
ると、既に基板1 上に形成されているソース領域3 及び
ドレイン領域4 の不純物ドーパント(dopant)が前記熱処
理工程によりゲート電極5 の下部領域まで拡散され、チ
ャネル領域を通過せず直ちに電流が流れるようになるパ
ンチスルー(Punch through) 現象が生ずることもあって
素子の動作特性を低下させるのみならず、前記熱処理工
程により成長するシリコンの結晶形が実際には凸形でな
いΩ形に形成されるので所望のキャパシタンスが得られ
にくいという問題がある。
【００１０】本発明の目的は、このような従来の絨毛形
のキャパシタ構造を有する半導体メモリ装置で生ずる種
々の問題点を解決しながら高集積度の半導体メモリ装置
を提供するために、既存のパターン形成工程を用いつつ
もデザインルール以下の絨毛形のキャパシタを形成し得
る絨毛形のキャパシタ構造を有する半導体メモリ装置の
製造方法を提供することである。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、半導体基板上にストレッジ電極、誘電体
膜及びプレート電極を積層して形成された半導体メモリ
装置のキャパシタ製造方法において、前記半導体基板上
に導電物質を厚く堆積して第１導電層を形成する工程
と、前記第１導電層上に第１物質の粒が混じった第２物
質を塗布する工程と、前記第１物質の粒をマスクとして
前記第２物質を選択的に除去する工程と、前記第２物質
除去後形成された粒パターンを蝕刻マスクとして前記第
１導電層を所定深さに蝕刻する工程と、前記粒パターン
を除去する工程と、蝕刻により前記基板上に絨毛形に形
成された前記第１導電層を各セル単位に限定して前記ス
トリッジ電極を形成する工程と、前記ストリッジ電極上
に前記誘電体膜を形成し、前記誘電体膜上に第２導電層
を堆積して前記プレート電極を形成する工程とを有する
ことを特徴とするものである。
【００１２】
【作用】本発明の製造方法によれば、不透明の第１物質
の粒を第２物質に混ぜて塗布した後この粒をマスクとし
てキャパシタを形成することによりデザインルール以下
の大きさで作られた柱形の電極より構成された絨毛形の
ストリッジ電極を作り、ビットラインをキャパシタ形成
前に形成することによりキャパシタをソース領域に限ら
ずフィールド酸化膜やゲート電極の上まで拡張できる。
【００１３】
【実施例】以下、添付した図面に基づいて本発明を詳細
に説明する。図２Ａ〜図４Ｈは、本発明の一実施例に係
る絨毛形のキャパシタ構造を有する半導体メモリ装置の
製造方法を説明する工程順序図である。同図中、図１の
ものと同一の参照番号は同一部分を示している。
【００１４】図２Ａは、ソース3 、ドレイン4 及びゲー
ト酸化膜5 を介したゲート電極6 を具備するスイッチン
グトランジスタのドレイン領域4 上にビットライン7 を
形成する工程を示したもので、半導体基板1 上に選択酸
化法によりフィールド酸化膜2 を形成して活性(active)
領域と非活性領域を区分し、その活性領域上に電気的に
絶縁されるようにしてゲート電極6 を形成した後、この
ゲート電極6 の両側の半導体基板1 に不純物を注入して
ソース3 及びドレイン4 領域を形成しスイッチングトラ
ンジスタを完成する。ビットライン7は、前記トランジ
スタのドレイン領域4 と接続するように導電物質を蒸着
し蝕刻して形成する。
【００１５】図２Ｂは、前記埋没型ビットライン7 が形
成された前記スイッチングトランジスタの全面に第１導
電層を形成する工程を示したもので、前記スイッチング
トランジスタのソース領域3 上に不純物がドープされた
多結晶シリコンのような第１導電層8 を、例えば３００
ｎｍ以上にＣＶＤ(Chemical Vapor Deposition) 法で堆
積する。通常、この第１導電層8 の厚さは５００ｎｍ程
度が望ましく、その厚さはキャパシタンスを決定する重
要な要素になる。
【００１６】図２Ｃは、前記第１導電層8 の全面に第１
物質9 の粒が混じった第２物質10を塗布する工程を示し
たもので、この第１物質9は酸化物(Oxide) 系統の球状
粉末であり、第１導電層8 の蝕刻時に耐えられる材料、
例えばＳｉＯ２、Ａｌ２Ｏ３などのようなものである。
この第１物質9 の粒をコロイド状(Colloidal) になる程
度の濃度で第２物質10に混ぜて前記第１導電層8 上に、
例えば１つのキャパシタにおよそ５〜２５個の粒が互い
に離れて置かれるように塗布した後、ソフトベーク(sof
t bake) する。本実施例では、前記粒は球形であり例え
ば直径０．０５〜０．１μｍ程度の大きさにして実施し
たが、粒の形や大きさは本実施例のものに限定されず、
前記粒の大きさはキャパシタンスを決定する重要な要因
になる。前記第２物質10としては、粉末を混ぜて塗布す
ることができ、かつ光に感光して蝕刻の可能な流体(liq
uid)、例えばフォトレジスト又はポリイミド(Polyimid
e)のようなものを使用する。また、第１物質9 及び第２
物質10として、蝕刻選択比の大きい物質、例えばそれぞ
れ酸化物系統の粒及びＳＯＧ膜を使用することもでき
る。
【００１７】図３Ｄは、前記第２物質10を露光、現像し
た後、ハードベーク(hard bake) する工程を示したもの
で、前記第２物質10をポジ型にした場合、前記粒が存在
しない部分の第２物質10のみ除去される。これは、前記
粒が不透明であるため、粒の存在しない部分が露光され
現像されるからである。ハードベークは例えば１３５℃
程度の温度で３０分間行われるが、これは蝕刻に際して
第２物質10の損傷を防止するために行われる。
【００１８】図３Ｅは、前記第１導電層8 を蝕刻する工
程を示したもので、前記第１物質9よりなる粒パターン3
0をマスクとして第１導電層8 に異方性蝕刻を施して絨
毛形の電極40を形成する。この時、異方性蝕刻の蝕刻程
度はキャパシタンスを調節する重要な要因になる。本発
明において、セルキャパシタンスは絨毛形のストリッジ
電極の高さ、粒の大きさ及びこの粒の単位面積当たりの
個数によって調節されるからである。
【００１９】図３Ｆは、前記異方性蝕刻により形成され
た絨毛形の電極40を単位セル領域に限定するためにこの
電極40を蝕刻する工程を示したもので、前記絨毛形の電
極40の全面にフォトレジストパターン12を形成した後、
この絨毛形の電極40を選択的に蝕刻して各セル単位にス
トリッジ電極11を限定する。
【００２０】図４Ｇは、半導体基板1 の全面に誘電物質
を塗布して誘電体膜13を形成する工程を示したもので、
この誘電体膜13は通常ＣＶＤ法により例えば５〜１５ｎ
ｍ程度の厚さに形成する。この時、前記誘電体膜13の厚
さを薄くするほどキャパシタンスは増加するようになる
が、厚さを非常に薄くした場合には誘電体膜13を通じて
電流が漏れるという問題が生じ得るので、これを防止す
るための限界厚さは維持されなければならない。通常、
６４Ｍビット及び２５６ＭビットＤＲＡＭにおいては、
ＳｉＯ２やＳｉ３Ｎ４、Ｔａ２Ｏ５などの高誘電物質を
使用する。
【００２１】図４Ｈは、第２導電層を堆積してプレート
電極14を形成する工程を示したもので、誘電体膜13が形
成された前記素子の全面に不純物がドープされた多結晶
シリコンのような第２導電層を堆積してプレート電極14
を形成する。
【００２２】図５は、本発明の他の実施例による絨毛形
のキャパシタ構造を有する半導体メモリ装置の垂直断面
図であり、ストリッジ電極の下面までキャパシタ有効面
積を確保するためのもので、前述した第１実施例のもの
より若干大きいキャパシタンスを得ることができる。
【００２３】この半導体メモリ装置は、ビットライン7
が形成された前記スイッチングトランジスタのドレイン
領域4 上に平坦化層20、蝕刻阻止層21及び図示しない絶
縁層を順次積層した後コンタクトホールを形成し、素子
全面に第１導電層を厚く形成し、第１実施例と同一の形
成方法でストリッジ電極11を形成した後、ストリッジ電
極11の下面に存在する前記絶縁層を湿式蝕刻により除去
することによって製造される。
【００２４】なお、本発明は、前述した実施例に限定さ
れるものではなく、特許請求の範囲に記載された技術範
囲内において任意に変更可能である。
【００２５】
【発明の効果】以上述べたように、本発明によれば、不
透明の第１物質の粒を第２物質に混ぜて塗布した後、こ
の粒をマスクとしてキャパシタを形成することによりデ
ザインルール以下の大きさで作られた柱形の電極より構
成された絨毛形のストリッジ電極を作り、ビットライン
をキャパシタ形成前に形成することによりキャパシタを
ソース領域に限らずフィールド酸化膜やゲート電極の上
まで拡張してキャパシタンスの増加が図れ、従来の方法
で問題となった熱処理工程がないので、前記熱処理工程
による種々の問題が生じることなく素子の電気的特性が
向上する。また、ストリッジ電極が１回の写真蝕刻工程
により形成されるので大量生産に適し、さらに、粒の大
きさ、ストリッジ電極の高さ及び単位面積当たりの粒の
濃度に応じてキャパシタンスを任意に調節することがで
き高集積化に有利である。
【図面の簡単な説明】
【図１】従来の絨毛形のキャパシタ構造を有する半導体
メモリ装置の断面図である。
【図２】Ａ〜Ｃは本発明の一実施例に係る絨毛形のキャ
パシタ構造を有する半導体メモリ装置の製造工程の順序
を示す工程順序図である。
【図３】Ｄ〜Ｆは図２Ｃに続く工程順序図である。
【図４】Ｇ、Ｈは図３Ｆに続く工程順序図である。
【図５】本発明の他の実施例による絨毛形のキャパシタ
構造を有する半導体メモリ装置の垂直断面図である。
【符号の説明】
１…半導体基板 ８…第１導電層 ９…第１物質 １０…第２物質 １１…ストリッジ電極 １２…フォトレジストパ
ターン １３…誘電体膜 １４…プレート電極 １５…絶縁膜 ２０…平坦化層 ２１…蝕刻阻止層 ３０…粒パターン ４０…絨毛形の電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/108 Ｈ０１Ｌ 21/302 Ｈ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上にストレッジ電極、誘電体膜
    及びプレート電極を積層して形成された半導体メモリ装
    置のキャパシタ製造方法において、前記半導体基板上に
    導電物質を厚く堆積して第１導電層を形成する工程と、
    前記第１導電層上に第１物質の粒が混じった第２物質を
    塗布する工程と、前記第１物質の粒をマスクとして前記
    第２物質を選択的に除去する工程と、前記第２物質除去
    後形成された粒パターンを蝕刻マスクとして前記第１導
    電層を所定深さに蝕刻する工程と、前記粒パターンを除
    去する工程と、蝕刻により前記基板上に絨毛形に形成さ
    れた前記第１導電層を各セル単位に限定して前記ストリ
    ッジ電極を形成する工程と、前記ストリッジ電極上に前
    記誘電体膜を形成し、前記誘電体膜上に第２導電層を堆
    積して前記プレート電極を形成する工程と、を有するこ
    とを特徴とする絨毛形のキャパシタ構造を有する半導体
    メモリ装置の製造方法。
  2. 【請求項２】前記第１物質及び前記第２物質は蝕刻選択
    比の大きい物質であることを特徴とする請求項１記載の
    絨毛形のキャパシタ構造を有する半導体メモリ装置の製
    造方法。
  3. 【請求項３】前記第１物質の粒は酸化物であり、前記第
    ２物質はガラスであることを特徴とする請求項２記載の
    絨毛形のキャパシタ構造を有する半導体メモリ装置の製
    造方法。
  4. 【請求項４】前記酸化物はＳｉＯ２とＡｌ２Ｏ３のいず
    れか一方であることを特徴とする請求項３記載の絨毛形
    のキャパシタ構造を有する半導体メモリ装置の製造方
    法。
  5. 【請求項５】前記ガラスはＳＯＧであることを特徴とす
    る請求項３記載の絨毛形のキャパシタ構造を有する半導
    体メモリ装置の製造方法。
  6. 【請求項６】前記第１物質の粒は非感光性物質であり、
    前記第２物質は感光性樹脂であることを特徴とする請求
    項１記載の絨毛形のキャパシタ構造を有する半導体メモ
    リ装置の製造方法。
  7. 【請求項７】前記非感光性物質の粒は酸化物であり、前
    記感光性樹脂はポリイミドであることを特徴とする請求
    項６記載の絨毛形のキャパシタ構造を有する半導体メモ
    リ装置の製造方法。
  8. 【請求項８】前記第１物質及び前記第２物質は互いに異
    なる波長帯の光にそれぞれ感光する感光性樹脂であるこ
    とを特徴とする請求項６記載の絨毛形のキャパシタ構造
    を有する半導体メモリ装置の製造方法。
  9. 【請求項９】前記キャパシタは高集積ＤＲＡＭセルキャ
    パシタに使われることを特徴とする請求項１記載の絨毛
    形のキャパシタ構造を有する半導体メモリ装置の製造方
    法。
  10. 【請求項１０】前記第１物質の粒は直径が０．０５〜
    ０．１μｍ程度であることを特徴とする請求項９記載の
    絨毛形のキャパシタ構造を有する半導体メモリ装置の製
    造方法。
  11. 【請求項１１】前記導電物質は不純物がドープされた多
    結晶シリコンであることを特徴とする請求項９記載の絨
    毛形のキャパシタ構造を有する半導体メモリ装置の製造
    方法。
  12. 【請求項１２】前記各セル単位に限定されたストリッジ
    電極は５〜２５個程度の柱電極を有することを特徴とす
    る請求項９記載の絨毛形のキャパシタ構造を有する半導
    体メモリ装置の製造方法。
JP3142186A 1990-11-29 1991-06-14 絨毛形のキャパシタ構造を有する半導体メモリ装置の製造方法 Expired - Fee Related JPH079946B2 (ja)

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