JP3237123B2

JP3237123B2 - 半導体装置の配線形成法

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Publication number: JP3237123B2
Application number: JP02166491A
Authority: JP
Inventors: 利幸西原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-01-22
Filing date: 1991-01-22
Publication date: 2001-12-10
Anticipated expiration: 2016-12-10
Also published as: JPH04237131A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の配線形成
法に関し、特に、ＤＲＡＭ等の配線形成に対して好適な
ものである。

【０００２】

【従来の技術】近時、ＤＲＡＭ等の半導体装置の高集積
化に伴い、その容量確保のため、情報を記憶するキャパ
シタの構造を積層型（スタック型）としたスタックトキ
ャパシタが使用され始めている。

【０００３】従来のスタックトキャパシタを有して成る
ＤＲＡＭは、図７に示すように、フィールド絶縁層４１
が形成されたシリコン基板４２の表面に臨んでスイッチ
ング素子Ｔｒの不純物拡散領域が形成されており、その
不純物拡散領域のうちの一方のソース・ドレイン領域４
３ａには、開口４４を介して例えばＡＬ配線層からなる
ビット線４５が接続され、他方のソース・ドレイン領域
４３ｂには、スタックトキャパシタＣのキャパシタ下部
電極４６が接続されている。

【０００４】キャパシタ下部電極４６は、第２層目の多
結晶シリコン層をパターニングして形成されており、第
１層目の多結晶シリコン層である上記スイッチング素子
Ｔｒの各ゲート電極（ワード線）４７の上部にまで層間
絶縁層４８を介して形成されている。このキャパシタ下
部電極４６は、その上部に共通電極とされたキャパシタ
上部電極４９が誘電体膜５０を介して有しており、これ
ら、キャパシタ上部電極４９、誘電体膜５０及びキャパ
シタ下部電極４６の積層構造により、スタックトキャパ
シタＣが構成されている。尚、５１はワード線の低抵抗
化を図るシャント用（裏打ち用）のメタル配線、５２は
ＳｉＯ₂等からなる層間絶縁層である。

【０００５】そして、上記ＤＲＡＭは、そのスタックト
キャパシタＣに必要な電荷の蓄積等が行われ、上記スイ
ッチング素子Ｔｒに制御されながらビット線４５を介し
ての読出しや書込み等が行われる。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ような従来のＤＲＡＭにおいては、シリコン基板４２上
に多結晶シリコン層を幾層も積み重ねる構造となってい
るため、メモリセルＭＣにおけるコンタクト部分での段
差が大きくなり、開口４４等でのステップカバレージの
劣化を引き起こし、上層のパターニング、例えばビット
線４５等のパターニングが困難になるという不都合があ
る。しかも、今後の高集積化に向けてスタックトキャパ
シタＣの容量を増加させるためには、蓄積ノードとなる
キャパシタ下部電極４６の側壁を利用する必要があり、
この場合、更にキャパシタ下部電極４６の段差が大きく
なり、それに伴い、上記コンタクト部分での段差が増大
し、ビット線４５の断線などを引き起こすという不都合
がある。

【０００７】また、上記メモリセルＭＣでの段差が大き
くなると、段差が比較的小さい周辺回路（例えばアドレ
スデコーダ等）との接続部分において、その配線のパタ
ーニング等が、露光時における焦点深度の違いなどから
困難になるという不都合がある。

【０００８】そこで、上記不都合を解決するために、現
在、例えばＳＯＩ（Silicon on insulator）基板の形成
に供される例えばシリコン基板同士の貼り合わせ技術及
びシリコン基板に対する選択研磨技術を用いて、絶縁層
上に薄膜のシリコン層が形成されたＳＯＩ基板を作製
し、このＳＯＩ基板上のシリコン層下に配線の一部、例
えばビット線を埋め込むという技術が提案されている。
この技術は、将来に向けてのＤＲＡＭ等の高集積化に有
望な方法と思われる。

【０００９】この技術によるＤＲＡＭは、図８に示すよ
うに、素子形成領域を構成するシリコン層６１下に、絶
縁層６２を介してビット線６３が形成され、このビット
線６３とシリコン層６１内のソース・ドレイン領域６４
とが例えばｐｏｌｙｐｌｕｇ技術による多結晶シリコ
ン層６５により電気的に接続されて、ビット線用のコン
タクト部分６６がシリコン層６１下に形成されたかたち
となっている。この図において、６７はワード線、６８
はキャパシタ下部電極、６９は誘電体膜、７０はキャパ
シタ上部電極、７１はワード線６７の低抵抗化を図るシ
ャント用（裏打ち用）のメタル配線、７２〜７４は層間
絶縁層である。また、７５は平坦化用の多結晶シリコン
層、７６はシリコン基板である。

【００１０】次に、上記提案例に係るＤＲＡＭのビット
線形成方法を図９〜図１１に基づいて説明すると、ま
ず、図９Ａに示すように、シリコン基板７７上の所定箇
所、即ち素子分離領域となる部分のシリコン表面を選択
的にエッチング除去して凹部７８を形成したのち、全面
にＳｉＯ₂からなる絶縁層６２を形成する。

【００１１】その後、図９Ｂに示すように、シリコン基
板７７上の素子形成領域６１となる部分の中央部分に上
記絶縁層６２を貫通する開口７９を設ける。その後、上
記開口７９を埋めるように全面に多結晶シリコン層６５
をＣＶＤ法などにより形成したのち、エッチバックし
て、開口７９内に多結晶シリコン層６５を埋め込む（ｐ
ｏｌｙｐｌｕｇ技術）。その後、全面にひ素（Ａｓ）
をイオン注入して多結晶シリコン層６５の上部に上記ひ
素（Ａｓ）を導入する。

【００１２】次に、図１０Ａに示すように、上記多結晶
シリコン層６５上を含む全面にポリサイド層を形成した
のち、該ポリサイド層をパターニングしてビット線６３
を形成する。その後、該ビット線６３を含む全面にＳｉ
Ｏ₂からなる絶縁層７４を形成したのち、全面に多結晶
シリコン層７５を形成し、該多結晶シリコン層７５の表
面を既知の平坦化技術（例えばポリッシング等）により
平坦化する。その後、平坦化された多結晶シリコン層７
５の端面に別のシリコン基板７６を貼り合わせる。

【００１３】次に、図１０Ｂに示すように、他方のシリ
コン基板７７の裏面から選択研磨を行う。この選択研磨
は絶縁層６２が露出するまで行う。この選択研磨によっ
て、上記絶縁層６２で囲まれた島状のシリコン層、即ち
素子形成領域６１が形成されると共に、該絶縁層６２に
よる素子分離領域８０が形成される。

【００１４】その後は、図８で示すように、ワード線６
７及びソース・ドレイン領域６４を形成したのち、層間
絶縁層７２、キャパシタ下部電極６８、誘電体膜６９、
キャパシタ上部電極７０、層間絶縁層７３及びメタル配
線７１を順次積層して上記提案例に係るＤＲＡＭを得
る。

【００１５】しかしながら、上記提案例に係るＤＲＡＭ
のビット線形成方法は、まず、図９Ｂにおいて、開口７
９に埋め込まれた多結晶シリコン層６５の上部にひ素
（Ａｓ）を導入したのち、図１０Ａにおいて、シリコン
基板７７及び７６同士を貼り合わせるようにしているた
め、以下のような問題が生じる。

【００１６】即ち、上記図１０Ａで示すシリコン基板７
７及び７６同士の貼り合わせ時に、約１１００℃の高温
が加わるため、多結晶シリコン層６５に導入されたひ素
（Ａｓ）が該多結晶シリコン層６５中を高速に拡散して
上部のシリコン層６１にまで達し、さらには、シリコン
層６１中を横方向に拡散するという現象が生じる（図１
１Ａ参照）。このように、ひ素（Ａｓ）がシリコン層６
１中に拡散した場合、その後のワード線６７の形成処理
において、チャンネル領域確保のために該ワード線６７
を上記ひ素（Ａｓ）の拡散領域を避けて形成する必要が
あり、その分、シリコン層６１の面積が増大化し、該シ
リコン層に作り込むＤＲＡＭの集積度を落としてしまう
という問題がある。

【００１７】この対策として、熱処理時間を短くする、
あるいは多結晶シリコン層６５の長さＬを長くするとい
うことが考えられるが、この場合、ひ素（Ａｓ）の多結
晶シリコン層６５中での拡散が不十分になる虞がある。
即ち、ひ素（Ａｓ）が多結晶シリコン層６５とシリコン
層６１との界面ｂにまで達しないと、ビット線６３とシ
リコン層６５との電気的接続に大きな寄生抵抗が生じ、
ＤＲＡＭの特性を著しく劣化させるという新たな問題が
生じる。従って、上記問題を解決するためには、ひ素
（Ａｓ）を上記界面ｂにまで到達させ、かつシリコン層
６１中を横方向に拡がらないようにひ素（Ａｓ）の拡散
を制御する必要がある。しかし、上述のように、１１０
０℃という高温下での拡散速度は非常に早いため、上記
制御は非常に困難である。

【００１８】本発明は、このような課題に鑑み成された
もので、その目的とするところは、ＳＯＩ基板上のシリ
コン層下にビット線を埋め込み、更に、シリコン層とビ
ット線とを多結晶シリコン層等からなる接続部によって
電気的に接続する場合において、接続部中における不純
物拡散の制御が容易にできると共に、素子の集積度を落
とさずに、信頼度の高い、ビット線とシリコン層との接
続を行うことができる半導体装置の配線形成法を提供す
ることにある。

【００１９】

【課題を解決するための手段】本発明は、貼り合わせに
より形成された基体１２上に、絶縁層５を介してその下
層に配線層（ビット線）９を、上層に半導体層（素子形
成領域）６を有し、上記絶縁層５に設けられた開口７に
接続用の半導体層（多結晶シリコン層）８を埋め込んだ
半導体装置の配線形成法において、上記貼り合わせのあ
と、素子形成用の半導体層（素子形成領域）６中の不純
物濃度に影響することなく、接続用の半導体層（多結晶
シリコン層）８に電気的接続に十分な不純物が導入され
る条件の注入エネルギと注入量で、不純物を導入して、
上記半導体層６と配線層９を電気的に接続する。

【００２０】

【作用】上述の本発明の形成法によれば、基体１２の貼
り合わせ後において、例えば高エネルギイオン注入によ
り、接続用の半導体層８に不純物を導入するようにした
ので、貼り合わせ時に加えられる高温以下の温度で不純
物の拡散を行うことができる。その結果、上記半導体層
に導入された不純物の拡散制御が容易になり、それによ
り、不純物の異常なる広域拡散並びに拡散不良を防止す
ることができ、素子の集積度を落とさずに、信頼度の高
い、配線層９と半導体層６との電気的接続を行うことが
できる。

【００２１】

【実施例】以下、図１〜図６を参照しながら本発明の実
施例を説明する。図１は、第１実施例に係るＤＲＡＭの
配線形成法を該ＤＲＡＭの製造過程に沿って示す工程図
である。以下、順にその工程を説明する。

【００２２】まず、図１Ａに示すように、シリコン基板
１の所定箇所、本例では素子分離領域となる部分のシリ
コン表面を例えば１０００Å程度選択的にエッチング除
去して凹部２を形成したのち、全面に熱酸化を施して、
全面に熱酸化膜（図面上、シリコン表面から波線までの
厚みに相当する）３を形成する。その後、例えばＣＶＤ
法により、ＳｉＯ₂からなる絶縁層４を形成する。以
下、上記熱酸化膜３と絶縁層４を含めて単に絶縁層５と
記す。

【００２３】次に、図１Ｂに示すように、シリコン基板
１上の素子形成領域６となる部分の中央部分に上記絶縁
層５を貫通する開口７を設ける。その後、この開口７を
埋めるようにして全面に多結晶シリコン層８をＣＶＤ法
などにより形成したのち、エッチバックして、開口７内
に多結晶シリコン層８を埋め込む（ｐｏｌｙｐｌｕｇ
技術）。その後、全面にビット線用のタングステン
（Ｗ）ポリサイド層９を形成したのち、該タングステン
（Ｗ）ポリサイド層９をパターニングしてビット線９を
形成する。その後、該ビット線９を含む全面にＳｉＯ₂
からなる絶縁層１０を例えばＣＶＤ法等で形成する。

【００２４】次に、図２Ａに示すように、全面に多結晶
シリコン層１１を堆積したのち、該多結晶シリコン層１
１の表面を既知の平坦化技術（例えばポリッシング等）
により平坦化する。

【００２５】その後、図２Ｂに示すように、上記平坦化
された多結晶シリコン層１１の端面に別のシリコン基板
１２を貼り合わせたのち、約１１００℃の高温による熱
処理を施して貼り合わせ界面ａを強固に密着させる。そ
の後、他方のシリコン基板１の裏面から選択研磨を行
う。この選択研磨は、絶縁層５が露出するまで行う。こ
の選択研磨によって、絶縁層５に囲まれた島状のシリコ
ン薄層、即ち厚み約１０００Åの素子形成領域６が形成
されると共に、該絶縁層５による素子分離領域１３が形
成される。

【００２６】次に、図３Ａに示すように、全面にＮ型の
不純物、例えばリン（Ｐ）をイオン注入する（注入エネ
ルギ１５０〜２００ＫｅＶ，注入量約１×１０¹⁶ｃ
ｍ^-2）。このとき、リン（Ｐ）は、素子形成領域６を突
き抜けて絶縁層５及び多結晶シリコン層８中に入るの
で、素子形成領域６中の不純物濃度にはほとんど影響し
ない。しかも、多結晶シリコン層８内には、電気的接続
に十分なリン（Ｐ）が導入される。上記イオン注入によ
るリン（Ｐ）の濃度分布は、ピーク値の深さＲｐが約２
５００Å、標準偏差ΔＲｐが約７５０Åである。

【００２７】次に、図３Ｂに示すように、熱処理を施し
て、上記多結晶シリコン層８に導入されたリン（Ｐ）を
拡散させる。この場合の熱処理は、上記貼り合わせ時の
熱処理で用いた温度よりも低い温度で行うため、リン
（Ｐ）の拡散速度を容易に制御することができる。従っ
て、リン（Ｐ）の拡散を素子形成領域６と多結晶シリコ
ン層８との界面ｂで停止させることができる。図示の例
では、リン（Ｐ）を素子形成領域６の上記界面ｂ部分に
まで拡散させ、素子形成領域６中、横方向に拡散する前
にその拡散を停止させた状態を示す。

【００２８】次に、図４に示すように、素子形成領域６
上にゲート絶縁膜を介して多結晶シリコン層等によるワ
ード線１４をパターニングにより形成する。その後、ワ
ード線１４をマスクとして例えばＮ型の不純物をイオン
注入して素子形成領域６にソース・ドレイン領域１５
ａ、１５ｂ及び１５ｃを夫々形成する。この時点で、上
記ワード線１４及びソース・ドレイン領域１５からなる
スイッチング素子Ｔｒが形成される。更に、全面にＳｉ
Ｏ₂等からなる層間絶縁層１６を形成したのち、ソース
・ドレイン領域１５ａ及び１５ｂに対応する箇所に該層
間絶縁層１６を貫通する開口を形成する。その後、２層
目の多結晶シリコン層を全面に形成したのち、パターニ
ングして、キャパシタ下部電極１７を形成する。このと
き、該キャパシタ下部電極１７は、その間の距離がビッ
ト線コンタクト部分１８の開口幅と同じか、やや広い程
度にまで比較的広く形成される。次に、上記キャパシタ
下部電極１７を含む全面に薄膜の誘電体膜１９を例えば
減圧ＣＶＤ法等により形成したのち、該誘電体膜１９上
に多結晶シリコン層からなる共通のキャパシタ上部電極
２０を形成する。そして、全面にＳｉＯ₂等からなる層
間絶縁層２１を形成したのち、ワード線１４の低抵抗化
を図るためのシャント用のメタル配線２２をパターニン
グにより形成して本例に係るＤＲＡＭを得る。

【００２９】この第１実施例によれば、図２Ｂに示すよ
うに、素子形成領域６下に絶縁層５を介してビット線９
が形成されたシリコン基板１に、表面が平坦化された多
結晶シリコン層１３を介して別のシリコン基板１２を貼
り合わせたのち、図３Ａに示すように、素子形成領域６
とビット線９とを接続する多結晶シリコン層８にリン
（Ｐ）を素子形成領域６の上方から高エネルギイオン注
入によって導入するようにしたので、この導入されたリ
ン（Ｐ）を多結晶シリコン層８中に拡散させる際、上記
貼り合わせ時の熱処理に用いられる温度（約１１００℃
の高温）以下の温度で熱処理することができる。このこ
とから、リン（Ｐ）の拡散速度の制御を容易に行うこと
ができ、このリン（Ｐ）の拡散を、例えば素子形成領域
６と多結晶シリコン層８との界面ｂで停止させることが
可能になる。従って、上記配線形成法を用いれば、ＤＲ
ＡＭの集積度を落とさずに、信頼度の高い多結晶シリコ
ン層８と素子形成領域６との電気的接続を行うことがで
きる。

【００３０】次に、第２実施例に係る配線形成法を図５
に基づいて説明する。この第２実施例では、図２Ｂで示
す選択研磨以降、図５に示すように、全面に熱酸化を施
して素子形成領域６上にゲート絶縁膜２３を形成したの
ち、ワード線１４をパターニングにより形成する。その
後、ワード線１４上にレジスト膜２４を形成したのち、
上方からリン（Ｐ）を高エネルギイオン注入によって、
素子形成領域６下の絶縁膜５及び多結晶シリコン層８内
に導入する。あとの工程は第１実施例と同様であるた
め、その説明は省略する。

【００３１】この第２実施例によれば、リン（Ｐ）をイ
オン注入する際、素子形成領域６内のチャンネル領域が
ワード線１４及びレジスト膜２４によって保護されるた
め、該チャンネル領域は上記イオン注入によるダメージ
を受けることがない。従って、素子形成領域６上に形成
されるＤＲＡＭの動作特性を更に向上させることができ
る。

【００３２】次に、第３実施例に係る配線形成法を図６
に基づいて説明する。この第３実施例は、素子形成領域
６とビット線９とを接続する多結晶シリコン層８の長さ
Ｌが、例えば１μｍ程度と長い場合の配線形成を示す。

【００３３】まず、図１Ａ及び図１Ｂにおいて、シリコ
ン基板１上に絶縁層５を形成したのち、この絶縁層５を
貫通する開口７を設け、この開口７内に多結晶シリコン
層８を埋め込んだ後、図６Ａに示すように、上記多結晶
シリコン層８の上部にひ素（Ａｓ）を例えばイオン注入
により導入する。その後、図２Ａ及び図２Ｂと同様の工
程を経て、貼り合わされたシリコン基板１２上に、素子
形成領域６と、該素子形成領域６下のビット線９とが多
結晶シリコン層８により接続された配線構造を形成す
る。このシリコン基板１２の貼り合わせ時、高温による
熱処理が行われるが、多結晶シリコン層８の長さＬが約
１μｍと長いため、ひ素（Ａｓ）は、この多結晶シリコ
ン層内の途中でその拡散が終了する（拡散不足）。しか
して、本例では、この貼り合わせ処理後、図６Ｂに示す
ように、全面にリン（Ｐ）を高エネルギでイオン注入し
て、素子形成領域６下の絶縁層５及び多結晶シリコン層
８に上記リン（Ｐ）を導入する。その後、上記第１実施
例と同様に、熱処理を施して、上記多結晶シリコン層８
に導入されたリン（Ｐ）を拡散させる。このとき、貼り
合わせ処理以前に予め導入されたひ素（Ａｓ）が再び拡
散し、これら不純物の両側からの拡散により、素子形成
領域６とビット線９の電気的接続が完成する。

【００３４】この第３実施例によれば、上記第１実施例
と同様に、多結晶シリコン層８に導入されたリン（Ｐ）
の拡散処理時、貼り合わせ時の熱処理に用いられる温度
（約１１００℃の高温）以下の温度で熱処理することが
できるため、リン（Ｐ）の拡散速度を容易に制御するこ
とができ、素子形成領域６とビット線９との電気的接続
を良好に行うことができる。また、シリコン基板１２の
貼り合わせ前に予めひ素（Ａｓ）を多結晶シリコン層８
に導入するようにしたので、例えば１μｍのように比較
的長い多結晶シリコン層８の導電化を容易に実現させる
ことができる。

【００３５】上述のように、本例によれば、シリコン基
板１及び１２の貼り合わせ後において、高エネルギイオ
ン注入により、素子形成領域６とビット線９を接続する
多結晶シリコン層８に不純物を導入するようにしたの
で、貼り合わせ時に加えられる高温以下の温度で不純物
の拡散を行うことができ、上記多結晶シリコン層８に導
入された不純物の拡散制御が容易になる。その結果、不
純物の異常なる広域拡散並びに拡散不良を防止すること
ができ、ＤＲＡＭの高集積度化並びにビット線９と素子
形成領域６との電気的接続に関する高信頼化を図ること
ができる。

【００３６】

【発明の効果】本発明に係る半導体装置の配線形成法に
よれば、シリコン基板同士の貼り合わせにより形成され
るＳＯＩ基板の、素子形成領域下にビット線を埋め込
み、更に、素子形成領域とビット線とを多結晶シリコン
層等からなる接続部によって電気的に接続する場合にお
いて、上記シリコン基板同士の貼り合わせ後に、上記接
続部に不純物を導入するようにしたので、接続部中にお
ける不純物拡散の制御が容易にできると共に、素子の集
積度を落とさずに、信頼度の高い、ビット線の素子形成
領域との接続を行うことができる。

【図面の簡単な説明】

【図１】第１実施例に係るＤＲＡＭの配線形成法を示す
工程図（その１）

【図２】第１実施例に係るＤＲＡＭの配線形成法を示す
工程図（その２）

【図３】第１実施例に係るＤＲＡＭの配線形成法を示す
工程図（その３）

【図４】第１実施例に係るＤＲＡＭの配線形成法を示す
工程図（その４）

【図５】第２実施例に係るＤＲＡＭの配線形成法を示す
途中経過図

【図６】第３実施例に係るＤＲＡＭの配線形成法を示す
途中経過図

【図７】従来例に係るＤＲＡＭを示す構成図

【図８】提案例に係るＤＲＡＭを示す構成図

【図９】提案例に係るＤＲＡＭの配線形成法を示す工程
図（その１）

【図１０】提案例に係るＤＲＡＭの配線形成法を示す工
程図（その２）

【図１１】提案例に係る不純物の拡散状態を示す説明図

【符号の説明】

５絶縁層６素子形成領域８多結晶シリコン層９ビット線１２シリコン基板１４ワード線１５ソース・ドレイン領域１７キャパシタ下部電極１８ビット線コンタクト部分１９誘電体膜２０キャパシタ上部電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768 H01L 27/12

Claims

(57)【特許請求の範囲】

【請求項１】貼り合わせにより形成された基体上に、
絶縁層を介してその下層に配線層を、上層に半導体層を
有し、上記絶縁層に設けられた開口に接続用の半導体層
を埋め込んだ半導体装置の配線形成法において、以下の
ことを特徴とする半導体装置の配線形成法。（イ）上記貼り合わせのあと、素子形成用の半導体層中
の不純物濃度に影響することなく、接続用の半導体層に
電気的接続に十分な不純物が導入される条件の注入エネ
ルギと注入量で、不純物をイオン注入する。
【請求項２】以下のことを特徴とする請求項１記載の
半導体装置の配線形成法。（イ）イオン注入による不純物の濃度分布は、ピーク値
の深さが接続用の半導体層内にある。
【請求項３】以下のことを特徴とする請求項１記載の
半導体装置の配線形成法。（イ）イオン注入による不純物の濃度分布は、ピーク値
の深さが接続用の半導体層内にある。（ロ）イオン注入後に、貼り合わせ時の温度よりも低い
温度で熱処理する。
【請求項４】以下のことを特徴とする請求項１記載の
半導体装置の配線形成法。（イ）イオン注入による不純物の濃度分布は、ピーク値
の深さが接続用の半導体層内にある。（ロ）イオン注入後に、貼り合わせ時の温度よりも低い
温度で熱処理する。（ハ）熱処理による不純物の拡散を、絶縁層の上にある
半導体層中、横方向に拡散する前に停止する。
【請求項５】以下の工程からなる半導体装置の配線形
成法。（イ）第１のシリコン基板の素子分離領域となる部分の
表面を選択的にエッチング除去して凹部を形成する工
程。（ロ）全面に第１の絶縁層を形成する工程。（ハ）上記第１のシリコン基板上の素子形成領域となる
部分に、上記第１の絶縁層を貫通する開口を設け、この
開口内に接続用の多結晶シリコン層を埋め込む工程。（ニ）全面にポリサイド層を形成した後に、このポリサ
イド層をパターニングしてビット線を形成する工程。（ホ）全面に第２の絶縁層を形成する工程。（へ）全面に多結晶シリコン層を堆積した後、この多結
晶シリコン層を平坦化する工程。（ト）上記平坦化された多結晶シリコン層に第２のシリ
コン基板を貼り合わせ、熱処理を施して界面を密着させ
る工程。（チ）第１のシリコン基板を第１の絶縁層が露出するま
で選択研磨し、素子形成領域と素子分離領域を形成する
工程。（リ）上記素子形成領域上に絶縁膜を形成した後、ワー
ド線をパターンニングにより形成する工程。（ヌ）上記ワード線上にレジスト膜を形成した後、素子
形成用の素子形成領域中の不純物濃度に影響することな
く、接続用の多結晶シリコン層に電気的接続に十分な不
純物が導入される条件の注入エネルギと注入量で、不純
物をイオン注入する工程。
【請求項６】以下のことを特徴とする請求項５記載の
半導体装置の配線形成法。（イ）イオン注入による不純物の濃度分布は、ピーク値
の深さが接続用の多結晶シリコン層内にある。
【請求項７】以下のことを特徴とする請求項５記載の
半導体装置の配線形成法。（イ）イオン注入による不純物の濃度分布は、ピーク値
の深さが接続用の多結晶シリコン層内にある。（ロ）イオン注入後に、貼り合わせ時の温度よりも低い
温度で熱処理する。
【請求項８】以下のことを特徴とする請求項５記載の
半導体装置の配線形成法。（イ）イオン注入による不純物の濃度分布は、ピーク値
の深さが接続用の多結晶シリコン層内にある。（ロ）イオン注入後に、貼り合わせ時の温度よりも低い
温度で熱処理する。（ハ）熱処理による不純物の拡散を、上記素子形成領域
中、横方向に拡散する前に停止する。
【請求項９】以下の工程からなる半導体装置の配線形
成法。（イ）第１のシリコン基板の素子分離領域となる部分の
表面を選択的にエッチング除去して凹部を形成する工
程。（ロ）全面に第１の絶縁層を形成する工程。（ハ）上記第１のシリコン基板上の素子形成領域となる
部分に、上記第１の絶縁層を貫通する開口を設け、この
開口内に接続用の多結晶シリコン層を埋め込む工程。（ニ）上記接続用の多結晶シリコン層の上部に第１の不
純物をイオン注入する工程。（ホ）全面にポリサイド層を形成した後に、このポリサ
イド層をパターニングしてビット線を形成する工程。（ヘ）全面に第２の絶縁層を形成する工程。（ト）全面に多結晶シリコン層を堆積した後、この多結
晶シリコン層を平坦化する工程。（チ）上記平坦化された多結晶シリコン層に第２のシリ
コン基板を貼り合わせ、熱処理を施して界面を密着させ
るとともに、上記第１の不純物の拡散を、上記接続用の
多結晶シリコン層内の途中で終了させる工程。（リ）第１のシリコン基板を第１の絶縁層が露出するま
で選択研磨し、素子形成領域と素子分離領域を形成する
工程。（ヌ）素子形成用の素子形成領域中の不純物濃度に影響
することなく、接続用の多結晶シリコン層に電気的接続
に十分な不純物が導入される条件の注入エネルギと注入
量で、第２の不純物をイオン注入する工程。
【請求項１０】以下のことを特徴とする請求項９記載
の半導体装置の配線形成法。（イ）イオン注入による第２の不純物の濃度分布は、ピ
ーク値の深さが接続用の多結晶シリコン層内にある。
【請求項１１】以下のことを特徴とする請求項９記載
の半導体装置の配線形成法。（イ）イオン注入による第２の不純物の濃度分布は、ピ
ーク値の深さが接続用の多結晶シリコン層内にある。（ロ）上記第２の不純物のイオン注入後に、貼り合わせ
時の温度よりも低い温度で熱処理する。
【請求項１２】以下のことを特徴とする請求項９記載
の半導体装置の配線形成法。（イ）イオン注入による第２の不純物の濃度分布は、ピ
ーク値の深さが接続用の多結晶シリコン層内にある。（ロ）上記第２の不純物のイオン注入後に、貼り合わせ
時の温度よりも低い温度で熱処理する。（ハ）熱処理による第２の不純物の拡散を、上記素子形
成領域中、横方向に拡散する前に停止する。