JPH0799518B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPH0799518B2 JPH0799518B2 JP62057153A JP5715387A JPH0799518B2 JP H0799518 B2 JPH0799518 B2 JP H0799518B2 JP 62057153 A JP62057153 A JP 62057153A JP 5715387 A JP5715387 A JP 5715387A JP H0799518 B2 JPH0799518 B2 JP H0799518B2
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- general
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- ram
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
- Controls And Circuits For Display Device (AREA)
- Control By Computers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピュータを用いたデータ処理装置
に関するものである。
に関するものである。
従来の技術 近年、各種電子機器の機能、性能を高めるための取り組
みが進み、これらの駆動制御に関与するマイクロコンピ
ュータ利用のデータ処理装置にも高い機能が要求されて
いる。
みが進み、これらの駆動制御に関与するマイクロコンピ
ュータ利用のデータ処理装置にも高い機能が要求されて
いる。
例えば、ビデオテープレコーダ等の電子機器の駆動制御
に関与するデータ処理装置においては、チャンネル表
示、時刻表示等を行う数字表示器を駆動するデータも含
めて処理がなされる。第４図は数字表示器の構成を示す
図であり、数字表示器４つの表示桁2,3,4,5をもち、各
表示桁２〜５はそれぞれ７つのセグメントS1〜S7で構成
されている。各セグメントS1〜S7は蛍光表示管、液晶等
で構成されており、これらのセグメントS1〜S7に選択的
に駆動電圧を印加することにより「０」〜「９」の数字
を表示する。
に関与するデータ処理装置においては、チャンネル表
示、時刻表示等を行う数字表示器を駆動するデータも含
めて処理がなされる。第４図は数字表示器の構成を示す
図であり、数字表示器４つの表示桁2,3,4,5をもち、各
表示桁２〜５はそれぞれ７つのセグメントS1〜S7で構成
されている。各セグメントS1〜S7は蛍光表示管、液晶等
で構成されており、これらのセグメントS1〜S7に選択的
に駆動電圧を印加することにより「０」〜「９」の数字
を表示する。
第２図はこのような表示器を直接駆動するため１チップ
マイクロコンピュータを用いて形成された従来のデータ
処理装置を示すものである。
マイクロコンピュータを用いて形成された従来のデータ
処理装置を示すものである。
第２図において、６は１チップのマイクロコンピュー
タ、７は中央演算処理装置（以下CPUと記す）、８はCPU
7の実行命令を格納したROM,9はCPU7がROM8からの指令に
応じて様々な命令を実行する過程で必要なデータを読み
書きする汎用RAM,10は表示器１を駆動するセグメントデ
ータを記憶する表示専用RAM,11は表示専用RAM10からの
セグメントデータに応じて被駆動体である表示器１を駆
動する表示器制御部である。
タ、７は中央演算処理装置（以下CPUと記す）、８はCPU
7の実行命令を格納したROM,9はCPU7がROM8からの指令に
応じて様々な命令を実行する過程で必要なデータを読み
書きする汎用RAM,10は表示器１を駆動するセグメントデ
ータを記憶する表示専用RAM,11は表示専用RAM10からの
セグメントデータに応じて被駆動体である表示器１を駆
動する表示器制御部である。
第３図は第２図の表示専用RAM10および表示器制御部11
周辺のより具体的な構成を示しており、12は駆動用原信
号となる表示用のクロックを発生する表示用クロック発
生器、13は表示用クロックをカウントして第５図a,b,c,
dに示すような各表示桁2,3,4,5に対応する桁クロックす
なわち駆動信号を発生する桁カウンタ、14は表示専用RA
M10からのセグメントデータすなわち駆動データを一時
的に保持するラッチ、15は桁ドライバ、16はセグメント
ドライバ、17はデータバス、18はアドレスバスである。
これらのバス17,18はCPU7へ接続されている。
周辺のより具体的な構成を示しており、12は駆動用原信
号となる表示用のクロックを発生する表示用クロック発
生器、13は表示用クロックをカウントして第５図a,b,c,
dに示すような各表示桁2,3,4,5に対応する桁クロックす
なわち駆動信号を発生する桁カウンタ、14は表示専用RA
M10からのセグメントデータすなわち駆動データを一時
的に保持するラッチ、15は桁ドライバ、16はセグメント
ドライバ、17はデータバス、18はアドレスバスである。
これらのバス17,18はCPU7へ接続されている。
上記構成において、表示用セグメントデータの書き込み
は次のようにして行われる。まずCPU7から表示専用RAM1
0に対し、表示桁に対応するアドレスA0〜A3が指定さ
れ、次いで、CPU7から表示専用RAM10に各表示桁のセグ
メントデータ（たとえばアドレスA0においては“011010
0"）が転送され、これらのセグメントデータがそれぞれ
表示専用RAM10の対応するアドレスに書き込まれる。
は次のようにして行われる。まずCPU7から表示専用RAM1
0に対し、表示桁に対応するアドレスA0〜A3が指定さ
れ、次いで、CPU7から表示専用RAM10に各表示桁のセグ
メントデータ（たとえばアドレスA0においては“011010
0"）が転送され、これらのセグメントデータがそれぞれ
表示専用RAM10の対応するアドレスに書き込まれる。
一方、表示用セグメントデータの読み出しは次のように
して行われる。表示用クロック発生器12からのクロック
を桁カウンタ13でカウントし、桁カウンタ13から第５図
ａ〜ｄに示すような桁クロックを発生する。この桁クロ
ックは表示専用RAM10に対しアドレス信号として加えら
れ、表示専用RAM10をアクセスする。その結果、表示専
用RAM10の各アドレスA0〜A3に記憶されているセグメン
トデータが逐次読み出され、ラッチ14に保持される。
して行われる。表示用クロック発生器12からのクロック
を桁カウンタ13でカウントし、桁カウンタ13から第５図
ａ〜ｄに示すような桁クロックを発生する。この桁クロ
ックは表示専用RAM10に対しアドレス信号として加えら
れ、表示専用RAM10をアクセスする。その結果、表示専
用RAM10の各アドレスA0〜A3に記憶されているセグメン
トデータが逐次読み出され、ラッチ14に保持される。
ラッチ14に保持されたセグメントデータはセグメントド
ライバ16に加えられ、桁カウンタ13から桁ドライバ15に
桁クロックが加えられるのに同期して表示器１に印加さ
れる。すなわち桁ドライバ15の出力によりドライブされ
ている表示桁の各セグメントに対してセグメントドライ
バ16からの電圧が選択的に印加され、各表示桁に所定の
数字が表示される。
ライバ16に加えられ、桁カウンタ13から桁ドライバ15に
桁クロックが加えられるのに同期して表示器１に印加さ
れる。すなわち桁ドライバ15の出力によりドライブされ
ている表示桁の各セグメントに対してセグメントドライ
バ16からの電圧が選択的に印加され、各表示桁に所定の
数字が表示される。
発明が解決しようとする問題点 ビデオテープレコーダをはじめとする多くの電子機器の
高機能化、高性能化に伴い、それらを制御するマイクロ
コンピュータにも高い機能が要求されつつある。そして
マイクロコンピュータが高機能になればなるほど、プロ
グラムを格納するROMのサイズも大きくなり、データ格
納用のRAMのサイズも大規模になり、ひいてはマイクロ
コンピュータ自体が大型化する。
高機能化、高性能化に伴い、それらを制御するマイクロ
コンピュータにも高い機能が要求されつつある。そして
マイクロコンピュータが高機能になればなるほど、プロ
グラムを格納するROMのサイズも大きくなり、データ格
納用のRAMのサイズも大規模になり、ひいてはマイクロ
コンピュータ自体が大型化する。
このようななかにあって、従来のデータ処理装置のよう
に、汎用RAMとは別に専用RAM10を設ける必要があるもの
では、チップサイズの増大が避けられず、極めて不都合
である。しかも上述した実施例の説明から明らかなよう
に、表示専用RAM10はCPU7と表示器制御部11の双方から
アクセスされるため、２系統のアドレスラインをもつい
わゆるデュアルポートRAMで構成する必要がある。この
ため通常のシングルポートRAMの追加以上にチップ面積
が増加する。また、表示専用RAM10がデュアルポート構
成であるため、この機能を単純にシングルポート構成の
汎用RAM9にもたせることはできない。
に、汎用RAMとは別に専用RAM10を設ける必要があるもの
では、チップサイズの増大が避けられず、極めて不都合
である。しかも上述した実施例の説明から明らかなよう
に、表示専用RAM10はCPU7と表示器制御部11の双方から
アクセスされるため、２系統のアドレスラインをもつい
わゆるデュアルポートRAMで構成する必要がある。この
ため通常のシングルポートRAMの追加以上にチップ面積
が増加する。また、表示専用RAM10がデュアルポート構
成であるため、この機能を単純にシングルポート構成の
汎用RAM9にもたせることはできない。
本発明はこのような従来の問題を解決する表示器駆動装
置を提供するものである。
置を提供するものである。
問題点を解決するための手段 本発明はマイクロコンピュータの汎用RAMの所定のアド
レスに被駆動体の駆動データを記憶させておき、被駆動
体の駆動時にDMA（Direct Memory Access）要求信号を
発生させて上記汎用RAMをCPUのコントロール下から切離
し、信号発生回路からの駆動信号をアドレス信号として
上記汎用RAMをアクセスすることにより汎用RAMに記憶さ
れているセグメントデータを読み出し、このセグメント
データを被駆動体制御部へ転送するものである。
レスに被駆動体の駆動データを記憶させておき、被駆動
体の駆動時にDMA（Direct Memory Access）要求信号を
発生させて上記汎用RAMをCPUのコントロール下から切離
し、信号発生回路からの駆動信号をアドレス信号として
上記汎用RAMをアクセスすることにより汎用RAMに記憶さ
れているセグメントデータを読み出し、このセグメント
データを被駆動体制御部へ転送するものである。
作 用 このようにDMA要求信号を一種の割込み要求信号として
用い、被駆動体の駆動時に汎用RAMをCPUのコントロール
下から外せば、信号発生回路から出力される駆動信号を
CPUからのアドレス信号に代わるアドレス信号として汎
用RAMをアクセスすることができる。このためシングル
ポートの汎用RAMの一部に被駆動体の駆動データを記憶
させ、これを駆動時にアクセスして駆動データを読み出
すことが可能となる。その結果専用RAMが不要になり、
マイクロコンピュータのチップサイズを低減することが
できる。
用い、被駆動体の駆動時に汎用RAMをCPUのコントロール
下から外せば、信号発生回路から出力される駆動信号を
CPUからのアドレス信号に代わるアドレス信号として汎
用RAMをアクセスすることができる。このためシングル
ポートの汎用RAMの一部に被駆動体の駆動データを記憶
させ、これを駆動時にアクセスして駆動データを読み出
すことが可能となる。その結果専用RAMが不要になり、
マイクロコンピュータのチップサイズを低減することが
できる。
実施例 本発明の一実施例を第１図とともに以下に説明する。第
１図は本発明の一実施例における表示器駆動装置の汎用
RAMおよび表示器制御部の周辺を示す図である。
１図は本発明の一実施例における表示器駆動装置の汎用
RAMおよび表示器制御部の周辺を示す図である。
第１図において、第２図，第３図に示した従来例と同一
の部分には同一の符号を付して説明を省略する。マイク
ロコンピュータ６内にはDMA要求信号発生部19と、この
要求信号を解読して汎用RAM9に対して読み出しの命令を
与えるマイクロ命令メモリ回路（以下μROMと呼ぶ）２
つが設けられている。表示用のセグメントデータは、従
来の表示専用RAMではなく、汎用RAM9内の所定のアドレ
スA0〜A3に書き込まれている。
の部分には同一の符号を付して説明を省略する。マイク
ロコンピュータ６内にはDMA要求信号発生部19と、この
要求信号を解読して汎用RAM9に対して読み出しの命令を
与えるマイクロ命令メモリ回路（以下μROMと呼ぶ）２
つが設けられている。表示用のセグメントデータは、従
来の表示専用RAMではなく、汎用RAM9内の所定のアドレ
スA0〜A3に書き込まれている。
上記構成において、セグメントデータの書き込みは、CP
Uからアドレスバス18を介して指定したアドレスに、CPU
からデータバス17を介して転送されるセグメントデータ
を書き込むことによって行われる。汎用RAM9の残りのア
ドレスには、表示器駆動以外の通常の命令実行中に使用
される様々なデータが記憶される。
Uからアドレスバス18を介して指定したアドレスに、CPU
からデータバス17を介して転送されるセグメントデータ
を書き込むことによって行われる。汎用RAM9の残りのア
ドレスには、表示器駆動以外の通常の命令実行中に使用
される様々なデータが記憶される。
表示器の駆動時には表示器制御部内のDMA要求信号発生
部19から一種の割込み要求信号としてDMA要求信号がCPU
7内のμROM20に入力される。このDMA要求信号が一種の
割込み信号として機能することについて、第６図を用い
て説明する。第６図はμROM20が順に解読する命令を示
している。通常は、μROM20に予め格納されているプロ
グラムに基づいて、命令１、命令２、命令３を順に解読
し、CPU7がこの命令内容を実行する。ところが、同図に
示すように、例えば命令２が入力されるタイミングでDM
A要求信号発生部19からDMA要求信号が発生し、μROM20
に入力すると、μROM20はこの信号を解読する。μROM20
がDMA要求信号と判断すると、μROM20はDMA要求信号が
発生する直前の命令である命令２を実行した後、DMA転
送を開始するための信号を発生する。すなわち、DMA要
求信号が発生すると、μROM20はCPU7が実行するための
命令の解読、実行を中断し、DMA転送のための処理を開
始する。そしてDMA転送が終了した後で再び命令（命令
３）の解読、実行を始める。なお、DMA要求信号発生部1
9は、表示器１の駆動が必要なタイミングに基づいて、C
PU7の動作とは独立に一定の周期でDMA要求信号を発生し
ている。このように、通常CPU7の命令のデコードに使用
されているμROM20を用いて、DMA要求信号を解読し、DM
A転送を行う。
部19から一種の割込み要求信号としてDMA要求信号がCPU
7内のμROM20に入力される。このDMA要求信号が一種の
割込み信号として機能することについて、第６図を用い
て説明する。第６図はμROM20が順に解読する命令を示
している。通常は、μROM20に予め格納されているプロ
グラムに基づいて、命令１、命令２、命令３を順に解読
し、CPU7がこの命令内容を実行する。ところが、同図に
示すように、例えば命令２が入力されるタイミングでDM
A要求信号発生部19からDMA要求信号が発生し、μROM20
に入力すると、μROM20はこの信号を解読する。μROM20
がDMA要求信号と判断すると、μROM20はDMA要求信号が
発生する直前の命令である命令２を実行した後、DMA転
送を開始するための信号を発生する。すなわち、DMA要
求信号が発生すると、μROM20はCPU7が実行するための
命令の解読、実行を中断し、DMA転送のための処理を開
始する。そしてDMA転送が終了した後で再び命令（命令
３）の解読、実行を始める。なお、DMA要求信号発生部1
9は、表示器１の駆動が必要なタイミングに基づいて、C
PU7の動作とは独立に一定の周期でDMA要求信号を発生し
ている。このように、通常CPU7の命令のデコードに使用
されているμROM20を用いて、DMA要求信号を解読し、DM
A転送を行う。
次にDMA転送の動作について第１図を用いて説明する。D
MA要求信号発生部19がDMA要求信号を発生すると、信号
線Ａを介してμROM20に入力する。μROM20が入力してき
た信号を解読した結果、DMA要求信号と判断すると、汎
用RAM9に対して信号線Ｂを介して読み出し命令の信号を
送ると同時に、この汎用RAM9をCPU7のコントロール下か
ら切り離す。また、これと同時に、μROM20は、信号線
Ｃを介して表示用クロック発生器12に対して表示用クロ
ック制御信号（駆動用原信号）を送る。表示用クロック
発生器12は、信号を受けるとクロックを発生する。この
クロックを信号線Ｄを介して桁カウンタ13が受け、カウ
ントする。桁カウンタ13でカウントした結果、得られた
桁クロックをアドレス信号として信号線Ｅを介してアド
レスバス18へ出力する。すなわち、表示用クロック発生
器12と桁カウンタ13は、アドレス信号を発生する信号発
生回路として機能する。アドレス信号はアドレスバス18
から信号線Ｆを通って汎用RAM9をアクセスし、汎用RAM9
の所定のアドレスA0〜A3を指定する。この汎用RAM9に
は、上述のように信号線Ｂを介して読み出し命令が送ら
れているので、これにより指定された各アドレスA0〜A3
に記憶されているセグメントデータが信号線Ｇとデータ
バス17を介して逐次読み出される。読み出されたセグメ
ントデータはμROM20からの読み出し命令に同期して順
次ラッチ14に保持される。ラッチ14に保持されたセグメ
ントデータはセグメントドライバ16に加えられ、桁カウ
ンタ13から桁ドライバ15に桁クロックが加えられるのに
同期して表示器１に印加される。すなわち、桁ドライバ
15の出力によりドライブされている表示桁の各セグメン
トに対してセグメントドライバ16からの電圧が選択的に
印加され、各表示桁に所定の数字が表示される。このよ
うに、第１図における桁ドライバ15およびセグメントド
ライバ16は、被駆動体である表示器１を駆動するための
被駆動体制御部として機能する。
MA要求信号発生部19がDMA要求信号を発生すると、信号
線Ａを介してμROM20に入力する。μROM20が入力してき
た信号を解読した結果、DMA要求信号と判断すると、汎
用RAM9に対して信号線Ｂを介して読み出し命令の信号を
送ると同時に、この汎用RAM9をCPU7のコントロール下か
ら切り離す。また、これと同時に、μROM20は、信号線
Ｃを介して表示用クロック発生器12に対して表示用クロ
ック制御信号（駆動用原信号）を送る。表示用クロック
発生器12は、信号を受けるとクロックを発生する。この
クロックを信号線Ｄを介して桁カウンタ13が受け、カウ
ントする。桁カウンタ13でカウントした結果、得られた
桁クロックをアドレス信号として信号線Ｅを介してアド
レスバス18へ出力する。すなわち、表示用クロック発生
器12と桁カウンタ13は、アドレス信号を発生する信号発
生回路として機能する。アドレス信号はアドレスバス18
から信号線Ｆを通って汎用RAM9をアクセスし、汎用RAM9
の所定のアドレスA0〜A3を指定する。この汎用RAM9に
は、上述のように信号線Ｂを介して読み出し命令が送ら
れているので、これにより指定された各アドレスA0〜A3
に記憶されているセグメントデータが信号線Ｇとデータ
バス17を介して逐次読み出される。読み出されたセグメ
ントデータはμROM20からの読み出し命令に同期して順
次ラッチ14に保持される。ラッチ14に保持されたセグメ
ントデータはセグメントドライバ16に加えられ、桁カウ
ンタ13から桁ドライバ15に桁クロックが加えられるのに
同期して表示器１に印加される。すなわち、桁ドライバ
15の出力によりドライブされている表示桁の各セグメン
トに対してセグメントドライバ16からの電圧が選択的に
印加され、各表示桁に所定の数字が表示される。このよ
うに、第１図における桁ドライバ15およびセグメントド
ライバ16は、被駆動体である表示器１を駆動するための
被駆動体制御部として機能する。
第７図は、以上で説明した第１図のデータ処理装置の動
作を示すタイミングチャートである。同図に示すよう
に、DMA要求信号（ａ）が発生すると、この信号を受け
てμROM20から表示用クロック制御信号（ｂ）と読み出
し命令信号（ｅ）が同時に発生する。表示用クロック制
御信号（ｂ）を表示用クロック発生器12が受け、クロッ
クを発生すると、このクロックを受けた桁カウンタ13が
アドレス信号（ｃ）を発生する。このアドレス信号
（ｃ）と読み出し命令信号（ｅ）が汎用RAM9に入力する
ことにより、データ信号（ｄ）が順次読み出される。こ
のように、汎用RAM9に格納された駆動データを読み出し
て、表示することができる。以上、一例を示したが、本
発明のデータ処理装置は表示器用のデータ処理のみなら
ず、他の被駆動体の駆動データの処理に広く適用でき
る。
作を示すタイミングチャートである。同図に示すよう
に、DMA要求信号（ａ）が発生すると、この信号を受け
てμROM20から表示用クロック制御信号（ｂ）と読み出
し命令信号（ｅ）が同時に発生する。表示用クロック制
御信号（ｂ）を表示用クロック発生器12が受け、クロッ
クを発生すると、このクロックを受けた桁カウンタ13が
アドレス信号（ｃ）を発生する。このアドレス信号
（ｃ）と読み出し命令信号（ｅ）が汎用RAM9に入力する
ことにより、データ信号（ｄ）が順次読み出される。こ
のように、汎用RAM9に格納された駆動データを読み出し
て、表示することができる。以上、一例を示したが、本
発明のデータ処理装置は表示器用のデータ処理のみなら
ず、他の被駆動体の駆動データの処理に広く適用でき
る。
なお、このようなDMA方式を用いると、通常の命令実行
が一時中断されるものの、実際には数百μＳごとに１〜
２μＳ程度中断するだけであり、実行速度が１％程度低
下するに過ぎない。したがって、プログラミング上はほ
とんど問題にならない。
が一時中断されるものの、実際には数百μＳごとに１〜
２μＳ程度中断するだけであり、実行速度が１％程度低
下するに過ぎない。したがって、プログラミング上はほ
とんど問題にならない。
発明の効果 本発明はマイクロコンピュータの汎用RAMの所定のアド
レスに被駆動体の駆動データを記憶させておき、被駆動
体の駆動時にDMA要求信号を発生して上記汎用RAMをCPU
のコントロール下から切離し、その後は桁カウンタから
の桁クロックをアドレス信号として上記汎用RAMをアク
セスすることにより汎用RAM内の駆動データを読み出
し、これを被駆動体制御部へ転送して被駆動体を駆動す
るようにしたものであるから、汎用RAMのほかに専用RAM
を設ける必要がなく、そのためマイクロコンピュータの
チップサイズを小さくすることができる。しかも汎用RA
Mの駆動データ用の領域を拡大、縮小するだけで、各種
の被駆動体を駆動することができるから、データ処理装
置としての汎用性も高まる。
レスに被駆動体の駆動データを記憶させておき、被駆動
体の駆動時にDMA要求信号を発生して上記汎用RAMをCPU
のコントロール下から切離し、その後は桁カウンタから
の桁クロックをアドレス信号として上記汎用RAMをアク
セスすることにより汎用RAM内の駆動データを読み出
し、これを被駆動体制御部へ転送して被駆動体を駆動す
るようにしたものであるから、汎用RAMのほかに専用RAM
を設ける必要がなく、そのためマイクロコンピュータの
チップサイズを小さくすることができる。しかも汎用RA
Mの駆動データ用の領域を拡大、縮小するだけで、各種
の被駆動体を駆動することができるから、データ処理装
置としての汎用性も高まる。
【図面の簡単な説明】 第１図は本発明のデータ処理装置の一実施例のブロック
図、第２図は従来のデータ処理装置のブロック図、第３
図は第２図の要部を示すブロック図、第４図は本発明お
よび従来例の駆動対象である表示器の正面図、第５図は
上記実施例および従来例における桁クロックの波形図、
第６図は本発明の実施例におけるμROM20が順に解読す
る命令を示す概念図、第７図は同実施例における動作を
示すタイミングチャートである。 １……表示器、２〜５……表示桁、６……マイクロコン
ピュータ、７……中央演算処理装置（CPU）、８……RO
M、９……汎用RAM、12……表示用クロック発生器、13…
…桁カウンタ、14……ラッチ、15……桁ドライバ、16…
…セグメントドライバ、17……データバス、18……アド
レスバス、19……DMA要求信号発生部、20……マイクロ
命令メモリ回路（μROM）。
図、第２図は従来のデータ処理装置のブロック図、第３
図は第２図の要部を示すブロック図、第４図は本発明お
よび従来例の駆動対象である表示器の正面図、第５図は
上記実施例および従来例における桁クロックの波形図、
第６図は本発明の実施例におけるμROM20が順に解読す
る命令を示す概念図、第７図は同実施例における動作を
示すタイミングチャートである。 １……表示器、２〜５……表示桁、６……マイクロコン
ピュータ、７……中央演算処理装置（CPU）、８……RO
M、９……汎用RAM、12……表示用クロック発生器、13…
…桁カウンタ、14……ラッチ、15……桁ドライバ、16…
…セグメントドライバ、17……データバス、18……アド
レスバス、19……DMA要求信号発生部、20……マイクロ
命令メモリ回路（μROM）。
Claims (1)
- 【請求項１】中央演算処理装置と、上記中央演算処理装
置の実行命令を格納し、これを解読するROMと、被駆動
体を駆動する被駆動体制御部と、上記中央演算処理装置
の制御によりデータの読み書きが行われ、かつ所定複数
のアドレスに上記被駆動体の駆動データを記憶させた汎
用RAMと、上記ROMからの駆動用原信号が入力されると上
記所定複数のアドレスのうちのいずれかを指定するため
のアドレス信号を発生する信号発生回路と、上記ROMに
対してDMA要求信号を発生するDMA要求信号発生部とを備
え、上記DMA要求信号が発生すると、上記ROMがこのDMA
要求信号を解読し、かつ上記汎用RAMに対してデータの
読み出し命令を出力するとともに、上記信号発生回路に
上記駆動用原信号を出力することによりアドレスを指定
して、上記中央演算処理装置の制御下から切り離した状
態で上記汎用RAMに記憶されている駆動データを読み出
して上記被駆動体制御部へ転送することを特徴としたデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057153A JPH0799518B2 (ja) | 1987-03-12 | 1987-03-12 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057153A JPH0799518B2 (ja) | 1987-03-12 | 1987-03-12 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63223855A JPS63223855A (ja) | 1988-09-19 |
| JPH0799518B2 true JPH0799518B2 (ja) | 1995-10-25 |
Family
ID=13047619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057153A Expired - Fee Related JPH0799518B2 (ja) | 1987-03-12 | 1987-03-12 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799518B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690338A (en) * | 1979-12-24 | 1981-07-22 | Seiko Epson Corp | Microcomputer |
-
1987
- 1987-03-12 JP JP62057153A patent/JPH0799518B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63223855A (ja) | 1988-09-19 |
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