JPH06197008A - カウンタ装置 - Google Patents

Abstract

(57)【要約】 【目的】 カウンタのデータをメモリに高速に格納す
る。 【構成】 カウンタ４の出力を下位バイトＡ、中位バイ
トＢ、上位バイトＣとしてラッチ８、９、１０にそれぞ
れ振り分ける。ＣＰＵ１４のデータ・バス１６をバッフ
ァ５、６、７にそれぞれ結び、アドレス・バス１７をメ
モリ１１、１２、１３にそれぞれ結ぶ。これらのラッチ
８、９、１０とバッファ５、６、７とメモリ１１、１
２、１３の中の１個ずつを相互に結ぶ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はカウンタのデータをメモ
リに周期的に格納するカウンタ装置に関するものであ
る。

【従来の技術】

【０００２】従来、ＣＰＵを使用したカウンタ装置は、
ＣＰＵのデータ・バスで規定されるデータ長だけをカウ
ンタから読み込むので、カウンタのデータ長がＣＰＵの
データ・バスよりも大きい場合には、カウンタのデータ
を数回に分けて読み込まなければならない。例えば、カ
ウンタのデータ長が２４ビットであり、ＣＰＵのデータ
・バスが８ビットである場合には、カウンタ装置はカウ
ンタのデータを３回に分けてＣＰＵに読み込むことにな
る。なお、ＣＰＵに読み込まれたデータは、その後にＣ
ＰＵからメモリに格納されるようになっている。

【０００３】

【発明が解決しようとする課題】しかしながら上述した
従来例は、カウンタ装置がカウンタのデータをＣＰＵに
高速で読み込む際に、サンプリング周期に数１０〜数１
００ｍＳの揺れが生じ、カウンタのデータの変化を分別
できずに規則正しいサンプリングができないことがあ
る。また、カウンタのデータを数回に分けてＣＰＵに読
み込むので、スイッチ入力等の他の仕事に対する時間の
割合が多くなってしまうという欠点がある。

【０００４】本発明の目的は、上述した問題点を解消
し、カウンタのデータをＣＰＵに高速かつ正確に格納で
きるカウンタ装置を提供することにある。

【０００５】

【課題を解決するための手段】上述の目的を達成するた
めの本発明に係るカウンタ装置は、信号を計数する計数
部と、該計数部を制御する制御部と、該制御部と同じデ
ータ・バスを持つ記憶部とを、前記計数部のデータ長と
少なくとも同じデータ長を有するように並列に結線した
ことを特徴とする。

【０００６】

【作用】上述の構成を有するカウンタ装置は、計数部と
制御部と記憶部とを、計数部のデータ長と少なくとも同
じデータ長を有するように並列に結線し、計数部の出力
を記憶部のデータ・バスの全てに対応させる。

【０００７】

【実施例】本発明を図示の実施例に基づいて詳細に説明
する。図１は概念図であり、カウンタ装置１にはコンピ
ュータ２とエンコーダ３が接続されている。図２はブロ
ック回路構成図を示し、カウンタ装置１とコンピュータ
２は標準的なインタフェイスであるＧＰＩＢで結ばれ、
コンピュータ２の指示でエンコーダ３からカウンタ装置
１にパルスが取り込まれるようになっている。エンコー
ダ３の計数値のサンプリング周期は、カウンタ装置１と
コンピュータ２の通信時間で決定されるようになってお
り、ここでは計数値を並列して直接取り込む方式の所謂
ＤＭＡ方式が使用され、全ての計数値が取り込まれた後
にコンピュータ２に転送されて、エンコーダ３の軌跡が
容易に解析されるようになっている。

【０００８】即ち、カウンタ装置１内にはカウンタ４、
トライステートバッファ５、６、７、ラッチ８、９、１
０、メモリ１１、１２、１３、そしてＣＰＵ１４が配置
されている。ＣＰＵ１４にはタイマ１５、データ・バス
１６、アドレスバス１７、そして出力ポートPO、P1、P
2、P3、WR、RDが備えられている。バッファ５、６、７
には７４ＨＣ５４１が使用され、ラッチ８、９、１０に
は７４ＨＣ５７４が使用され、メモリ１１、１２、１３
には６２２５６（アドレスがA0〜A14 ）のＲＡＭが使用
されている。

【０００９】ここで、ＣＰＵ１４が８ビットとされ、カ
ウンタ４が２４ビットとされているため、２４／８＝３
個のメモリ１１、１２、１３が必要とされている。ま
た、カウンタ４が２４ビットとされているため、カウン
タ４の計数値はビット０〜７を下位バイトＡ、ビット８
〜１５を中位バイトＢ、ビット１６〜２３を上位バイト
Ｃとする８ビット単位で、ラッチ８、９、１０に振り分
けられている。

【００１０】このようにして、カウンタ４はラッチ８、
９、１０に振り分け結ばれると共に、データ・バス１６
はバッファ５、６、７に結線され、アドレス・バス１７
はメモリ１１、１２、１３に結ばれている。また、これ
らのラッチ８、９、１０とバッファ５、６、７とメモリ
１１、１２、１３の中の１個ずつが相互に結ばれてい
る。

【００１１】一方、出力ポートP0はラッチ８、９、１０
のそれぞれの入力ポートOEに結ばれ、同時にインバータ
１８を介してバッファ５、６、７のそれぞれの入力ポー
トOE２に結ばれている。出力ポートP1、P2、P3はＯＲゲ
ート１９、２０、２１に接続され、同時にこれらのＯＲ
ゲート１９、２０、２１にはアドレス・バス１７がイン
バータ２２を介して接続されている。ＯＲゲート１９は
バッファ５の入力ポートOE1 とメモリ１１の入力ポート
CSに接続され、ＯＲゲート２０はバッファ６の入力ポー
トOE1 とメモリ１２の入力ポートCSに接続され、ＯＲゲ
ート２１はバッファ７の入力ポートOE1 とメモリ１３の
入力ポートCSに接続されている。ＣＰＵ１４の出力ポー
トRDと出力ポートWRはメモリ１１、１２、１３の入力ポ
ートRDと入力ポートWRにそれぞれ接続され、更に出力ポ
ートWRはインバータ２３を介してラッチ８、９、１０の
入力ポートCKにそれぞれ接続されている。

【００１２】このような構成により、カウンタ４の計数
値がメモリ１１、１２、１３に格納される際には、先ず
ＣＰＵ１４により計数値のサンプリング周期がタイマ１
５に設定され、このタイマ１５のインタラプトによって
割込処理が周期的に行われるようになる。次に、ＣＰＵ
１４の出力ポートP0をローレベルにすると、出力ポート
P0の出力がラッチ８、９、１０の入力ポートOEにそれぞ
れ入力され、ラッチ８、９、１０の出力が許可されて、
計数値の下位バイトＡ、中位バイトＢ、上位バイトＣ
が、メモリ１１、１２、１３のデータ・バスにそれぞれ
接続される。同時に、出力ポートP0の出力がインバータ
１８によって反転されてバッファ５、６、７の入力ポー
トOE２にそれぞれ入力され、バッファ５、６、７がハイ
インピーダンスになって、ラッチ８、９、１０の出力は
ＣＰＵ１４のデータ・バス１６と絶縁される。

【００１３】次に、ＣＰＵ１４の出力ポートP1、P2、P3
をローレベルにすると、ＣＰＵ１４のアドレス・バス１
７がハイレベルのときは、アドレス・バス１７の出力は
インバータ２２によって反転されてＯＲゲート１９、２
０、２１に入力され、これらの出力がローレベルにな
る。ＯＲゲート１９の出力はバッファ５の入力ポートOE
1 とメモリ１１の入力ポートCSに入力され、ＯＲゲート
２０の出力はバッファ６の入力ポートOE1 とメモリ１２
の入力ポートCSに入力され、ＯＲゲート２１の出力はバ
ッファ７の入力ポートOE1 とメモリ１３の入力ポートCS
に入力される。このとき、バッファ５、６、７はハイイ
ンピーダンスになってＣＰＵ１４と絶縁されているた
め、ＯＲゲート１９、２０、２１の出力はメモリ１１、
１２、１３側にそれぞれ選択される。この状態でＣＰＵ
１４の出力ポートWRからWR信号が出力され、メモリ１
１、１２、１３の入力ポートWRにそれぞれ入力される
と、ＣＰＵ１４から指定されたアドレスに応じてラッチ
８、９、１０にそれぞれラッチされた下位バイトＡがメ
モリ１１に格納され、中位バイトＢがメモリ１２に格納
され、上位バイトＣがメモリ１３に格納される。

【００１４】ここで、カウンタ４のカウンタ値がラッチ
８、９、１０にラッチされるタイミングについて考える
と、カウンタ値はエンコーダ３からパルスが入力されて
刻々と変化し、ＣＰＵ１４からWR信号が出力されている
間にも変化しており、このような場合にはメモリ１１、
１２、１３に曖昧な計数値が格納されてしまうため、計
数値はラッチされる必要がある。

【００１５】ＣＰＵ１４はカウンタ４のタスクを含めて
いろいろなタスクをしているため、できるだけ短い時間
で処理することが望ましく、ラッチされるタイミング
は、図３に示すように計数値がラッチされてから書き込
むのであるが、ラッチ信号が出力してからWR信号が出力
されるのでは２ステップが必要とされるため、ラッチ信
号とWR信号が兼用されることで１ステップで格納される
ようにする。

【００１６】ラッチ８、９、１０には７４ＨＣ５７４が
使用されているため、ラッチ信号は入力ポートCKに立上
りエッジとなる。そこで、ＣＰＵ１４のWR信号がインバ
ータ２３で反転され、その反転WR信号がラッチ８、９、
１０の入力ポートCKに入力されると、カウンタ４の計数
値はWR信号の立下りのタイミングでラッチ８、９、１０
にラッチされ、WR信号の立上りのタイミングでメモリ１
１、１２、１３に格納される。このように、カウンタ４
の２４ビットの全てのデータは、一度に高速にメモリ１
１、１２、１３に格納される。

【００１７】一方、ＣＰＵ１４のアドレス指定について
考えると、メモリ１１、１２、１３には６２２５６のＲ
ＡＭが使用されているため、アドレス空間はA0〜A14 の
１５ビットとなり、３２７６８バイトのデータが格納さ
れることになる。アドレス・バス１７の出力はインバー
タ２２を通してＯＲゲート１９、２０、２１に入力され
て、バッファ５、６、７やメモリ１１、１２、１３のチ
ップセレクトに使用されるため、メモリ１１、１２、１
３にカウンタ値を取り込む際には、アドレス・バス１７
のA15 が１に設定されなければならない。従って、８０
００Ｈ〜ＦＦＦＦＨまでをアドレスに使用することによ
り、メモリ１１、１２、１３のアドレス空間００００Ｈ
〜７ＦＦＦＨまでに対応している。この理由としては、
ＣＰＵ１４がメモリ１１、１２、１３以外のＩ／ＯやＩ
Ｃ等に、アドレス０００Ｈ〜７ＦＦＦＨが割り付けられ
るようにするためである。

【００１８】また、メモリ１１、１２、１３からＣＰＵ
１４にデータを読み込む際には、ＣＰＵ１４が８ビット
のデータ・バス１６であるため２４ビット分を一度に読
み込むことができず、下位バイトＡ、中位バイトＢ、上
位バイトＣの順に８ビットずつ読み込む。先ず、ＣＰＵ
１４の出力ポートP0をハイレベルにすると、ラッチ８、
９、１０のそれぞれの入力ポートOEがハイレベルになっ
てカウンタ４の出力がメモリ１１、１２、１３と絶縁さ
れる。同時に、インバータ１８によってバッファ５、
６、７の入力ポートOE2 がローレベルになる。

【００１９】このとき、バッファ５、６、７の入力ポー
トOE1 がローレベルになると、バッファ５、６、７の出
力はＣＰＵ１４のデータ・バス１６と接続される。即
ち、ＣＰＵ１４の出力ポートP1をローレベルにし、出力
ポートP2、P3をハイレベルにすると、アドレス・バス１
７のA15 が１のときにはインバータ２２によってＯＲゲ
ート１９の出力はローレベルになり、ＯＲゲート２０、
２１の出力はハイレベルになる。

【００２０】ＯＲゲート１９はバッファ５の入力ポート
OE1 とメモリ１１の入力ポートCSに接続されているた
め、ここではローレベル状態になってＣＰＵ１４がメモ
リ１１に対してアクセスできる状態になる。一方、ＯＲ
ゲート２０はバッファ６の入力ポートOE1 とメモリ１２
の入力ポートCSに接続され、ＯＲゲート２１はバッファ
７の入力ポートOE1 とメモリ１３の入力ポートCSに接続
されているため、ここではハイレベル状態になって、Ｃ
ＰＵ１４はメモリ１２、１３に対してアクセスできない
状態になる。この状態でＣＰＵ１４が読み出し状態に入
ると、メモリ１１の下位バイトＡのみが読み込まれる。

【００２１】次に、出力ポートP1，P3をハイレベルに
し、出力ポートP2をローレベルにして、同じアドレスで
ＣＰＵ１４が読み出し状態になると、メモリ１２の中位
バイトＢのみが下位バイトＡと同じ動作で読み込まれ
る。最後に、出力ポートP1、P2をハイレベルにし、出力
ポートP3をローレベルにして、同じアドレスでＣＰＵ１
４が読み出し状態になると、メモリ１３の上位バイトＣ
のみが同様に読み込まれる。これらの３つの下位バイト
Ａ、中位バイトＢ、上位バイトＣが合わせられて、２４
ビットのカウンタ値が得られる。

【００２２】なお、ＣＰＵ１４にメモリ１１、１２、１
３のデータを読み込む順番は、下位バイトからというこ
とはなく、データを合成する際の都合で決めておけばよ
い。また、これらのデータを必要な回数だけアドレスを
変えながら、ＣＰＵ１４に読み込み、その後にコンピュ
ータ２に転送することにより、エンコーダ３の出力軌跡
が分かり、解析が容易に行えるようになる。

【００２３】更に、上述したＣＰＵ１４の動作は、図４
に示すようなフローチャート図で表示することができ
る。先ず、ステップ１０１でカウンタ値のサンプリング
周期をタイマ１５に設定する。このサンプリング周期は
コンピュータ２から取り込むようにしても、ＣＰＵ１４
の図示しないポートからスイッチ入力してもよい。次
に、ステップ１０２でカウンタ値をメモリ１１、１２、
１３に格納するための初期アドレスである８０００Ｈを
設定し、出力ポートP0、P1、P2、P3をローレベルにす
る。ステップ１０３でサンプリングスタート信号を待ち
ながら、コンピュータ２からのサンプリングスタート信
号を確認する。このサンプリングスタート信号もＣＰＵ
１４の図示しないポートからスイッチ入力してもよい。

【００２４】ステップ１０４でサンプリングスタート信
号が入力された後にタイマ１５をスタートさせる。コン
ピュータ２からのサンプリングストップ信号を待ちなが
ら、ステップ１０５でタイマ１５のインタラプトによる
割り込み処理を行う。ステップ１０６でサンプリングス
トップ信号が入力された後にタイマ１５をストップさせ
る。このサンプリングストップ信号もＣＰＵ１４の図示
しないポートからスイッチ入力してもよい。最後に、ス
テップ１０７でメモリ１１、１２、１３に取り込んだカ
ウンタ値をコンピュータ２に転送する。

【００２５】また、ステップ１１１の割り込み処理の際
には、ステップ１１２でインタラプトによってＣＰＵ１
４はカウンタ値を格納するメモリアドレスを設定する。
次に、ステップ１１３でメモリ１１、１２、１３に書き
込む。最後に、ステップ１１４で次のカウンタ値を格納
するための準備として、メモリアドレスを＋１する。

【００２６】なお上述した実施例において、ラッチ８、
９、１０にラッチ信号の立上りエッジのものを使用した
が、立下りエッジのものを使用すればインバータ２３が
不要になる。また、メモリ１１、１２、１３のアドレス
空間を００００Ｈ〜７ＦＦＦＨにすればインバータ２２
も不要になる。更に、使用するメモリ１１、１２、１３
を代えることにより、これらのアドレス空間や、ＣＰＵ
１４からＯＲゲート１９、２０、２１に入力されるアド
レス・バス１７のビット数を変えることができ、使用す
るＣＰＵ１４やカウンタ４によって構成されるメモリ１
１、１２、１３やゲート１８〜２３の数を変えることが
できる。

【００２７】

【発明の効果】以上説明したように本発明に係るカウン
タ装置は、計数部の出力を記憶部のデータ・バスの全て
に対応させたため、計数部のデータを記憶部に一度に高
速に格納できる。また、制御部は計数部のデータを記憶
部に周期的に取り込むので、サンプリング周期が極めて
早くなる。

【図面の簡単な説明】

【図１】概念図である。

【図２】ブロック回路構成図である。

【図３】ラッチのタイミングの説明図である。

【図４】フローチャート図である。

【符号の説明】

１ カウンタ装置 ２ コンピュータ ３ エンコーダ ４ カウンタ ５、６、７ バッファ ８、９、１０ ラッチ １１、１２、１３ メモリ、 １４ ＣＰＵ １５ タイマ １６ データ・バス １７ アドレス・バス １８、２２、２３ インバータ １９、２０、２１ ＯＲゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 信号を計数する計数部と、該計数部を制
   御する制御部と、該制御部と同じデータ・バスを持つ記
   憶部とを、前記計数部のデータ長と少なくとも同じデー
   タ長を有するように並列に結線したことを特徴とするカ
   ウンタ装置。