JPH0799618B2 - 半導体メモリのテスト回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリのテスト回路に関するもので，と
くに半導体チップの外部にリフレッシュ制御用端子をも
たない完全自動リフレッシュ機能を内蔵した半導体メモ
リのリフレッシュにおけるメモリアドレスカウンタチェ
ク用のテスト回路に係わるものである。

［従来の技術］ 半導体メモリのうちでも特にダイナミック型メモリにお
いては，データ記憶用のメモリセルアレイを形成するメ
モリセルの各々は，典型的には，大容量化が可能な１ト
ランジスタ１キャパシタ回路により構成されている。こ
のようなダイナミック型メモリセルの各々に格納された
データは，当該セルのキャパシタに蓄積された電荷の蓄
積量の多寡により，それが論理０であるかまたは論理１
であるかが判別される。すなわち，たとえば電荷蓄積量
の多い状態，すなわち熱的に平衡した状態はこれを論理
０状態と判定し，電荷蓄積量の少ない状態，すなわち熱
的に非平衡の状態はこれを論理１状態と判定する。この
場合，論理１を記憶しているメモリセル，すなわち熱的
に非平衡状態のメモリセルは，これが熱的非平衡状態と
されてから数10ミリ秒ないし数秒後に熱的に平衡しよう
とする，すなわち論理１状態から論理０状態に遷移しよ
うとする。このような論理状態の遷移が実際に生じたた
場合には，当該メモリセルに書き込まれたデータが失わ
れてしまうこととなるため，そうした遷移の起こるのに
先立って，当初の熱的非平衡状態に確実に復旧させるこ
とが必要である。このため，上述のようなダイナミック
型メモリにおいては，一定の周期，たとえば２ないし４
秒の周期をもって，セル各メモリセルのデータの再書込
みを行なうようにしており，このような動作を一般にリ
フレッシュ動作と称している。周知のように，こうした
リフレッシュ動作を必要とすることが，ダイナミック型
メモリを使いにくいものとしている最大の原因であり，
これがダイナミック型メモリの最大の欠点となってい
る。

こうしたダイナミック型メモリの欠点を解消するための
方法として，メモリセルアレイを搭載したチップ上にタ
イマやリフレッシュアドレスカウンタ等を追加形成し
て，一定の周期をもってリフレッシュパルスを生成さ
せ，これにより完全自動リフレッシュ動作を行なわせる
ようにする方式が提案されている。

［発明が解決しようとする問題点］ 半導体チップの外部にリフレッシュ制御用端子をもたな
い完全自動リフレッシュ機能を内蔵した半導体メモリに
おいては，電源が投入されると自動的にメモリ内部のタ
イマが動作を開始して，以後，リフレッシュ動作が繰り
返し行なわれる。

このため，リフレッシュアドレスカウンタが正常に動作
しているかどうかをチェックすることがきわめて困難と
なるという，新たな問題が生ずることとなる。このよう
な問題を回避ないし軽減するためには，リフレッシュ用
の端子をオンチップ端子としてとくに設けて，このリフ
レッシュ用端子を介して前記内部タイマを制御するよう
にすることが少なくとも必要となる。

［問題点を解決しようとするための手段］ このような問題を解消すべく、本発明による半導体メモ
リのテスト回路は、ダイナミック型メモリセルアレイ
と、少なくとも１組のデータレジスタと、外部にリフレ
ッシュ制御用端子をもたない自動リフレッシュ手段とを
内蔵するとともに、前記データレジスタと前記メモリセ
ルアレイとの間のデータ転送動作とリフレッシュ動作の
実行とについてその優先順位を決定する裁定手段とをそ
なえた半導体メモリにおけるリフレッシュアドレスカウ
ンタの動作をチェックするにあたって、テスト用制御端
子を有し、該端子からテスト実行信号が出力されてない
ときにはトランスペアレントな状態となって前記メモリ
を通常動作モードに保持し、前記データ転送動作を要求
する転送要求信号に応答して前記リフレッシュアドレス
カウンタを駆動させ前記リフレッシュアドレスカウンタ
のアドレス出力により前記データ転送の制御を行うコン
トローラを有することを特徴とする。

さらに本発明による半導体メモリのテスト回路は、ａ）
シリアルに供給されたデータを受けてパラレルに出力す
る入力データレジスタと、ｂ）ダイナミック型メモリセ
ルアレイと、ｃ）前記入力データレジスタを介して転送
されたデータ信号がこのメモリセルアレイに書き込まれ
るワード線を表すアドレス信号を記憶するための書込み
アドレスカウンタと、ｄ）前記メモリセルアレイの通常
動作サイクル時に前記入力テータレジスタから出力され
たデータ信号を、前記書込みアドレスカウンタから出力
されたアドレス信号にもとづいて選択された該メモリセ
ルアレイのワード線上に位置するメモリセルに転送する
ための第１のデータ書込み手段と、ｅ）前記メモリセル
アレイからデータを読み出すメモリセルの位置するワー
ド線を表すアドレス信号を記憶するための読出しアドレ
スカウンタと、ｆ）前記メモリセルアレイの通常動作サ
イクル時に前記読出しアドレスカウンタから出力された
アドレス信号にモードづいて選択された該メモリセルア
レイのワード線上に位置するメモリセルからパラレルに
データを読み出してシリアルに出力するためのデータ読
出し手段と、ｇ）前記メモリセルアレイにおいてリフレ
ッシュすべきメモリセルの位置するワード線を表すアド
レス信号を記憶するためのリフレッシュアドレスカウン
タと、ｈ）前記リフレッシュアドレスカウンタから出力
されたアドレス信号にもとづいて選択された前記メモリ
セルアレイのワード線上に位置するメモリセルに対する
リフレッシュを行うためのリフレッシュ手段と、ｉ）テ
ストモード時に前記リフレッシュアドレスカウンタの出
力アドレスを前記第１のデータ書込み手段に供給し、前
記書込みアドレスカウンタから出力されるアドレス信号
に代わって前記リフレッシュアドレスカウンタの出力ア
ドレスに応答して前記第１の書込み手段の書き込み動作
を行わせる制御手段とを有することを特徴とする。

［作用］ このように構成した本発明によるリフレッシュアドレス
カウンタテスト回路は，通常動作モードとリフレッシュ
テストモードとを有し，非テスト時には通常動作モード
で動作して，該テスト回路がいわゆるトランスペアレン
トな状態となり，あたかも当該回路が存在しないかのご
とくにはたらく。これに対してテスト時にはリフレッシ
ュテストモードで動作することにより，テータレジスタ
とメモリセルアレイとの間のデータ転送要求信号に応答
して，該メモリセルアレイ中の特定のセルに対するデー
タ書込みまたは読出し動作を行なう。このようなデータ
書込みまたは読出し動作は，典型的にはデータ書込み要
求信号と同期して，かつリフレッシュアドレスカウンタ
により選択されたメモリセルアレイのワード線上のセル
に対して行なう。かくて，チップ外部にリフレッシュ制
御用端子をもたない，完全自動リフレッシュ機能を内蔵
したメモリにおけるリフレッシュアドレスカウンタの動
作を，容易にチェックすることが可能となるのである。

［実施例］ 以下，図面を参照して本発明の実施例を説明する。第１
図は本発明によるテスト回路を内蔵したデュアルポート
型，とくに先に格納したデータから先に読み出す，いわ
ゆる先入れ先出し（FIFO）構成としたダイナミックメモ
リの一例を示すものである。このデュアルポート型ダイ
ナミックメモリは，図示のようにｍ行ｎ列のマトリック
ス状に配列したｍ×ｎ個のメモリセルからなるメモリセ
ルアレイ１と，このメモリセルアレイ１にデータを書き
込むためのデータ書込み制御部２と，メモリセルアレイ
１からデータを読み出すためのデータ読出し制御部３
と，これらデータ書込みおよび読出し制御部2,3の動作
およびメモリセルアレイ１に対するアドレス動作を制御
するメモリ制御部４とからなる。メモリセルアレイ１を
構成する記憶素子としてのメモリセルの各々は，前述の
ように，典型的には１個のトランジスタと１個のキャパ
シタからなる記憶回路により構成されている。

上記データ書込み制御部２は入力クロック発生回路５
と，データ入力制御回路６と,nビット入力データレジス
タ７と，入力データ転送ゲート８とからなっている。入
力クロック発生回路５は書込み要求信号を受け取る制
御端子を有し，その出力はデータ入力制御回路６および
ｎビット入力データレジスタ7,さらには前記メモリ制御
部４に接続されている。データ入力制御回路６は，入力
クロック発生回路５からのクロック信号を受け取る制御
端子と，メモリセルアレイ１に書き込むべきデータを表
わす入力データ信号D_INを受け取る入力端子と，この入
力データ信号D_INを入力データレジスタ７にシリアルに
転送する出力端子を有する。この入力データレジスタ７
は，上記データ入力制御回路６と同じく，入力クロック
発生回路５からのクロック信号を受け取る制御端子を有
するとともに，入力制御回路６から受け取った入力デー
タ信号D_INを入力データ転送ゲート８を介してパラレル
にメモリセルアレイ１に転送するｎビットの並列出力端
子を有する。なおこの入力データ転送ゲート８は，入力
データレジスタ６の出力端子に接続されたｎビットの並
列入力端子と，メモリセルアレイ１のデータ線（ビット
線）に接続されたｎビットの並列出力端子のほかに，後
述するように前記メモリ制御部４から供給される第１の
イネーブル信号E₁に応答する制御端子を有する。

他方，メモリセルアレイ１からデータを読み出すための
データ読出し制御部３は，前記データ書込み制御部２と
はデータの流れが逆になっており，出力データ転送ゲー
ト９と,nビットの出力データレジスタ10と，データ出力
制御回路11と，出力クロック発生回路12とからなってい
る。出力データ転送ゲート９は，メモリセルアレイ１の
データ線に接続されたｎビットの並列入力端子と，出力
データレジスタ10の入力端子に接続されたｎビットの並
列出力端子のほかに，後述するように前記メモリ制御部
４から供給される第２のイネーブル信号E₂に応答する制
御端子を有する。また出力データレジスタ10は，出力ク
ロック発生回路12からのクロック信号を受け取る制御端
子と，メモリセルアレイ１から読み出されたデータを出
力データ転送ゲート９を介して受け取るｎビットの並列
入力端子と，この読出しデータを出力制御回路11にシリ
アルに供給する出力端子を有する。さらにデータ出力制
御回路11は，上記出力データレジスタ10と同じく，出力
クロック発生回路12からのクロック信号を受け取る制御
端子と，出力データレジスタ10からシリアルに出力され
たデータ信号を受け取る入力端子と，このデータ信号を
当該メモリの読出し出力信号D_OURとして出力する出力端
子を有する。また，出力クロック発生回路12は読出し要
求信号を受け取る制御端子を有し，その出力は上述の
ようにｎビット出力データレジスタ10およびデータ出力
制御回路11に接続されているとともに，前記メモリ制御
部４にも接続されている。

他方，前記メモリ制御部４は，入力データ転送要求信号
発生回路13と，出力データ転送要求信号発生回路14と，
リフレッシュ要求信号発生回路15とをまず有する。入力
データ転送要求信号発生回路13は，前記入力クロック発
生回路５からのクロックパルスによる制御のもとに，入
力データ転送要求信号を生成するためのものであり，こ
の入力データ転送要求信号は，前記入力データレジスタ
７に全ビットが入力して該レジスタが飽和状態となった
時点で発せられる。他方，出力データ転送要求信号発生
回路14は，前記出力クロック発生回路12からのクロック
パルスによる制御のもとに，出力データ転送要求信号を
生成するものであり，この出力データ転送要求信号は，
前記出力データレジスタ10から全ビットが出力されて該
レジスタが空になった時点で発せられる。また，リフレ
ッシュ要求信号発生回路15はリフレッシュ要求信号を生
成するものであり，このリフレッシュ要求信号は所定の
周期をもったパルス列として出力される。

メモリ制御部４はさらにオンチップとしたメモリコント
ローラ16と，書込み，読出し，リフレッシュアドレスカ
ウンタ17,18,19と，マルチプレクサ／アドレスバッファ
20と，行デコーダ21とを有する。メモリコントローラ16
は上記入力および出力データ転送要求信号発生回路13,1
4ならびにリフレッシュ要求信号発生回路15に接続され
た入力端子を有し，これら信号発生回路から出力された
入，出力データ転送要求信号およびリフレッシュ要求信
号を受け取って，所定のスケジュールにもとづいてその
優先順位を決定して，各種のイネーブル信号を出力す
る。これらのイネーブル信号は，前記第１および第２の
イネーブル信号E₁，E₂にくわえて，上記マルチプレクサ
／アドレスバッファ20および行デコーダ21にそれぞれ印
加される第３および第４のイネーブル信号E₃，E₄と，上
記書込み，読出し，リフレッシュアドレスカウンタ17,1
8,19にそれぞれ印加される第1,第２および第３のアドレ
ス制御信号CI₁，CI₂，CI₃を含むものである。マルチプ
レクサ／アドレスバッファ20は書込み，読出し，リフレ
ッシュアドレスカウンタ17,18,19にそれぞれ接続された
入力端子を有し，上記のようにメモリコントローラ16か
ら出力された第３のイネーブル信号E₃によりイネーブル
とされて，該アドレスカウンタ17,18,19から排他的に出
力されるアドレス信号を行デコーダ21に転送するもので
ある。この行デコーダ21は，前記メモリセルアレイの個
々のワード線に接続されたｍビットの並列出力端子を有
し，メモリコントローラ16から出力された第４のイネー
ブル信号E₄によりイネーブルとされて，マルチプレクサ
／アドレスバッファ20から転送されたアドレス信号をデ
コードして，メモリセルアレイ１の特定のワード線上の
メモリセルを選択するものである。

つぎに，上記構成になるメモリの書込み，読出しおよび
リフレッシュサイクルにおける動作の概略について説明
する。

書込みサイクル データ書込みサイクルは，前記入力クロック発生回路５
の制御端子に書込み要求信号が入力して，データ書込
み制御部２がイネーブルとされることにより開始され
る。すなわち，まず入力クロック発生回路５がこの書込
み要求信号を受けて入力用のクロックパルスを生成
し，このクロックパルスを前記データ入力制御回路６お
よび入力データレジスタ７の各々に供給するとともに，
前記メモリ制御部４の入力データ転送要求信号発生回路
13にも供給する。この入力クロック発生回路５からのク
ロックパルスに応答して，すなわち上記書込み要求信号
と同期して，データ入力制御回路６の入力端子に供給
された入力データ信号D_INが，該回路６を介して入力デ
ータレジスタ７にシリアルに供給されてこのレジスタ７
内に順次ロードされ，一時的に記憶されることとなる。

他方，前記メモリ制御部４の入力データ転送要求信号発
生回路13は，前記書込み要求信号と同期して入力クロ
ック発生回路５からのクロックパルスの計数を開始す
る。かくて，入力データレジスタ７が飽和状態となった
時点で，該入力データ転送要求信号発生回路13が書込み
入力データ転送要求信号を生成して，これを前記メモリ
コントローラ16に入力する。該メモリ制御部４のメモリ
コントローラ16は，前記所定のスケジュールにもとづい
て当該データ転送要求の優先順位を判断して，前記第１
のイネーブル信号E₁を入力データ転送ゲート８に出力す
る。これにより，上述のように入力データレジスタ７に
一時記憶されていた入力データが，入力データ転送ゲー
ト８を介してメモリセルアレイ１に転送される。

メモリ制御部４のメモリコントローラ16はさらに，前記
入力データ転送要求信号発生回路13からの書込み入力デ
ータ転送要求信号に応答して，前記第３および第４のイ
ネーブル信号E₃，E₄を前記マルチプレクサ／アドレスバ
ッファ20および行デコーダにそれぞれ出力してこれをイ
ネーブルとするとともに，前記書込みアドレスカウンタ
17に前記第１のアドレス制御信号CI₁を印加してこれを
活性化する。かくて当該書込みサイクルにおけるメモリ
アドレス信号が，書込みアドレスカウンタ17からマルチ
プレクサ／アドレスバッファ20を介して行デコーダ21に
転送され，この行デコーダ21によりデコードされて，メ
モリセルアレイ１におけるｍ本のワード線のうち特定の
ものを選択する。これにより，前述のように入力データ
転送ゲート８を経由してメモリセルアレイ１に転送され
た入力データが，行デコーダ21を介して書込みアドレス
カウンタ17により指定されたワード線上のメモリセルに
書き込まれることとなる。

なお，上記書込みアドレスカウンタ17の先頭アドレス
は，メモリセルアレイの０番目のワード線を表わすアド
レスに設定されており，したがって，先に入力され書き
込まれたデータから先に読み出される，いわゆる先入れ
先出し動作が行なわれることとなる。また，入力データ
が上記入力データ転送ゲート８を通過するごとに，メモ
リ制御部４のメモリコントローラ16が前記第１のアドレ
ス制御信号CI₁を出力して，書込みアドレスカウンタ17
を,1アドレス分ずつインクリメント（歩進）させる。

読出しサイクル 出力データの読出しサイクルは，前記出力クロック発生
回路12の制御端子に読出し要求信号が入力して，デー
タ読出し制御部３がイネーブルとされることにより開始
される。すなわち，まず出力クロック発生回路12がこの
読出し要求信号を受けて出力用のクロックパルスを生
成し，このクロックパルスを前記出力データレジスタ10
およびデータ出力制御回路11の各々に供給するととも
に，前記メモリ制御部４の出力データ転送要求信号発生
回路14にも供給する。この出力データ転送要求信号発生
回路14は，出力データレジスタ10に格納されていた前読
出しサイクルの読出しデータがすべて放出されて該レジ
スタ10が空となった時点で，読出し出力データ転送要求
信号を生成し，このデータ転送要求信号をメモリ制御部
４のメモリコントローラ16に出力する。該メモリコント
ローラ16は前記所定のスケジュールにもとづいて当該デ
ータ転送要求の優先順位を判断した上で，前記第３およ
び第４のイネーブル信号E₃，E₄を前記マルチプレクサ／
アドレスバッファ20および行デコーダにそれぞれ出力し
て，これをイネーブルとする。メモリコントローラ16は
さらに，前記第２のアドレス制御信号CI₂を前記読出し
アドレスカウンタ18に印加してこれを活性化する。これ
により，当該読出しサイクルにおけるメモリアドレス信
号が，読出しアドレスカウンタ18からマルチプレクサ／
アドレスバッファ20を介して行デコーダ21に転送され，
この行デコーダ21によりデコードされて，メモリセルア
レイ１におけるｍ本のワード線のうち特定のものが選択
され，当該ワード線上のメモリセルからデータの読出し
が行なわれることとなる。

メモリコントローラ16は，出力データ転送要求信号発生
回路14からの読出し出力データ転送要求信号に応答し
て，前記第３および第４のイネーブル信号E₃，E₄および
前記第２のアドレス制御信号CI₂にくわえて，前記第２
のイネーブル信号E₂を出力する。この第２のイネーブル
信号E₂は前記出力データ転送ゲート９に供給され，これ
により該ゲート９が活性化される。かくて，上述のよう
にメモリセルアレイ１から読み出されたデータが，出力
データ転送ゲート９を経由してパラレルに出力データレ
ジスタ10に転送され，このレジスタ10内に一括してロー
ドされて一時的に記憶されることとなる。

前記出力クロック発生回路12からの出力用クロックパル
スは，前記出力データレジスタ10およびデータ出力制御
回路11にも供給される。このクロックパルスに応答し
て，上述のように出力データレジスタ10に一時記憶され
ていたデータがシリアルに出力制御回路11に放出され，
この出力制御回路11の出力端子から読出しデータ信号D
_ouTとして，当該メモリから出力されることとなる。

なお，上記読出しアドレスカウンタ18の先頭アドレスも
また，メモリセルアレイ１の０番目のワード線を表わす
アドレスに設定されており，上記出力データ転送ゲート
９を出力データが通過するごとに，メモリ制御部４のメ
モリコントローラ16が前記第２のアドレス制御信号CI₂
を出力して，読出しアドレスカウンタ18を１アドレス分
ずつインクリメントさせる。

リフレッシュサイクル リフレッシュサイクルは，前記リフレッシュ要求信号発
生回路15にリフレッシュパルスが印加されて，該リフレ
ッシュ要求信号発生回路15がリフレッシュ要求信号を生
成することにより行なわれる。このリフレッシュ要求信
号発生回路15からのリフレッシュ要求信号は，メモリ制
御部４のメモリコントローラ16に入力され，メモリコン
トローラ16は前記所定のスケジュールにもとづいて当該
リフレッシュ要求の優先順位を判断して，前記第３およ
び第４のイネーブル信号E₃，E₄を前記マルチプレクサ／
アドレスバッファ20および行デコーダにそれぞれ出力し
てこれをイネーブルとするとともに，前記第３のアドレ
ス制御信号CI₃を前記リフレッシュアドレスカウンタ19
に印加してこれを活性化する。これにより，当該リフレ
ッシュサイクルにおけるメモリアドレス信号が，リフレ
ッシュアドレスカウンタ19からマルチプレクサ／アドレ
スバッファ20を介して行デコーダ21に転送され，この行
デコーダ21によりデコードされてメモリセルアレイ１に
おけるｍ本のワード線のうち特定のものが選択されて，
当該ワード線上のメモリセルにするリフレッシュが行な
われることとなる。

本発明によるテスト回路は，例えば上述のようにして構
成された半導体メモリのメモリ制御部４における前記リ
フレッシュアドレスカウンタ19が正常に動作するかどう
かをチェックすることを目的とするものである。このテ
スト回路は該メモリ制御部４のメモリコントローラ16の
一部として構成されるもので，その第１の実施例の概略
構成を第２図を参照して以下説明する。

前述のようにメモリコントローラ16は，入，出力データ
転送要求信号発生回路13,14およびリフレッシュ要求信
号発生回路15からそれぞれ生成される入，出力データ転
送要求信号およびリフレッシュ要求信号に応答する。こ
れら入，出力力データ転送およびリフレッシュ要求信号
は，まずリフレッシュテスト制御回路22に入力して論理
処理された後，それぞれ書込み，読出しデータ転送およ
びリフレッシュ要求信号A₁，B₁，C₁としてアービトレー
ション回路23に入力する。これらの信号A₁，B₁，C₁は非
同期に生成されるものであるため，該信号が同時に現わ
れている場合に，それらの信号により要求される個々の
動作の実行命令が互いに重複して出力されることのない
ようにする必要がある。このため該アービトレーション
回路23は，前述したように所定のスケジュールにもとづ
いてこれらの信号A₁，B₁，C₁により要求される動作の実
行優先順位を決定し，その順位に応じて書込み，読出し
データ転送命令信号A₂，B₂およびリフレッシュ実行命令
信号C₂を適宜出力して，イネーブルクロック発生回路24
に供給する。

イネーブルクロック発生回路は，これらの命令信号A₂，
B₂，C₂にもとづいて，前記第１ないし第４のイネーブル
信号E₁〜E₄および前記第１ないし第３のアドレス制御信
号CI₁〜CI₃を適宜生成して，前述のようにメモリセルア
レイ１に対するデータの書込み，読出し，またはリフレ
ッシュ動作を実行するよう制御する。なお，本実施例に
おいては，上記アービトレーション回路23における実行
優先順位の決定は，該回路に対する入力信号A₁，B₁，C₁
によりそれぞれ要求される書込み，読出しおよびリフレ
ッシュ動作の順に実行優先順位が与えられるように，あ
らかじめプログラムされているものとする。また，信号
A₁，B₁，C₁が重複して現われていないときは，アービト
レーション回路23はそれらの信号が入力された順に処理
して，命令信号A₂，B₂，C₂を適宜出力することはいうま
でもない。

上記リフレッシュテスト制御回路22は３個の２端子AND
ゲート，すなわち第1,第２および第３のANDゲート25,2
6,27と,1個の２端子ORゲート28とからなっており，上記
入，出力データ転送要求信号およびリフレッシュ要求信
号のほかに，外部端子から供給されるリフレッシュテス
ト制御信号TEをその入力信号とする。この外部端子から
のリフレッシュテスト制御信号TEは，これが低レベル
（論理０レベル）にあるときは通常のメモリ動作モード
を指定し，高レベル（論理１レベル）にあるときはリフ
レッシュテストモードを指定するものとしてあるが，む
ろん，これは必須の要件ではない。なお，この外部端子
からのリフレッシュテスト実行信号TEは，前記イネーブ
ルクロック発生回路24にも供給され，後述するように，
該信号TEが高レベルにあるときには，前記アービトレー
ション回路23からの適宜の出力信号に応答して，前記第
１または第２のイネーブル信号E₁またはE₂が，このイネ
ーブルクロック発生回路24から出力される。

前記リフレッシュテスト制御回路22において，第１のAN
Dゲート25は，その一方の入力はこれを非反転入力とし
て入力データ転送要求信号発生回路13からの入力データ
転送要求信号を受け，他方の入力はこれを反転入力とし
て上記外部端子からのリフレッシュテスト制御信号TEを
受ける。第２のANDゲート26はその２入力をいずれも非
反転入力として，一方は上記第１のANDゲート25と同
様，入力データ転送要求信号発生回路13からの入力デー
タ転送要求信号を受け，他方上記外部端子からのリフレ
ッシュテスト制御信号TEを受ける。さらに，第３のAND
ゲート27は，その一方の入力はこれを反転入力として，
該外部端子からのリフレッシュテスト制御信号TEを受
け，他方の入力はこれを非反転入力として，リフレッシ
ュ要求信号発生回路15からのリフレッシュ転送要求信号
を受ける。さらにORゲート28は，その一方の入力はこれ
を第２のANDゲート26の出力に接続し，他方の入力はこ
れを第３のANDゲート27の出力に接続する。かくて前記
第１のANDゲート25の出力は，前記書込みデータ転送要
求信号A₁として前記アービトレーション回路23に入力さ
れ，また上記ORゲート28の出力は，前記リフレッシュ要
求信号C₁として該アービトレーション回路23に入力され
る。なお，出力データ転送要求信号発生回路14からの出
力データ転送要求信号に対しては，当該リフレッシュテ
スト制御回路22はトランスペアレントであり，該出力デ
ータ転送要求信号はそのままこのリフレッシュテスト制
御回路22を通過して，前記読出しデータ転送要求信号B₁
としてアービトレーション回路23に入力される。

上述のように構成したメモリコントローラ16,とくにそ
のリフレッシュテスト制御回路22の動作について次に説
明する。

前記外部端子からのテスト実行信号TEが低レベルにある
とき，リフレッシュテスト制御回路22の第１のANDゲー
ト25は，入力データ転送要求信号発生回路13からの出力
に対してトランスペアレントとなり，該回路13からの入
力データ転送要求信号はそのままこの第１のANDゲート2
5を通過して，前記書込みデータ転送要求信号A₁として
アービトレーション回路23に入力される。他方，第２の
ANDゲート26は低レベルの出力を生成する状態にロック
され，したがってこの低レベルの信号を１入力とするOR
ゲート28は，第３のANDゲート27からの出力に対してト
ランスペアレントとなり，ひいてはこのANDゲート27を
介してリフレッシュ要求信号発生回路15からの出力信号
に対してトランスペアレントとなる。かくてリフレッシ
ュテスト回路22は，入力および出力データ転送要求信号
発生回路13,14からの出力信号，およびリフレッシュ要
求信号発生回路15からの出力信号のすべてに対してトラ
ンスペアレントとなり，これらの信号発生回路13,14,15
からの出力信号がすべてそのままリフレッシュテスト制
御回路22を通過して，それぞれ前記書込み，読出しデー
タ転送およびリフレッシュ要求信号A₁，B₁，C₁として，
アービトレーション回路23に入力されることとなる。

かくてアービトレーション回路23は，前記所定のスケジ
ュール，すなわち該書込み，読出しデータ転送およびリ
フレッシュ要求信号A₁，B₁，C₁により要求される動作の
実行優先順位をこの順に設定し，その順位に応じて高レ
ベルの書込みおよび読出しデータ転送命令信号A₂，B₂お
よびリフレッシュ実行命令信号C₂を適宜かつ順次出力し
て，イネーブルクロック発生回路24に供給する。イネー
ブルクロック発生回路はこれらの入力信号A₂，B₂，C₂に
もとづいて，前記第１ないし第４のイネーブル信号E₁〜
E₄および前記第１ないし第３のアドレス制御信号CI₁〜C
I₃を適宜生成して，前述のようにメモリセルアレイ１に
対するデータの書込み，読出しまたはリフレッシュ動作
を実行するよう制御する。

他方，前記外部端子からのテスト実行信号TEが高レベル
にあるときは，リフレッシュテスト制御回路22の第１お
よび第３のANDゲート25,27は，いずれも低レベルの出力
を生成する状態にロックされる。したがって，この低レ
ベルの信号を１入力とするORゲート28は，第２のANDゲ
ート26からの出力に対してトランスペアレントとなり，
ひいてはこのANDゲート26を介して入力データ転送要求
信号発生回路13からの出力信号に対してトランスペアレ
ントとなる。

かくて当該リフレッシュテスト制御回路22においては，
入力データ転送要求信号発生回路13からの入力データ転
送要求信号が，第２のANDゲート26およびORゲート28を
介して高レベルのリフレッシュ要求信号C₁として出力さ
れて，アービトレーション回路23に入力されることとな
る。このとき，出力データ転送要求信号発生回路14から
の出力データ転送要求信号が同時に現われているなら
ば，この信号は前記読出しデータ転送要求信号B₁として
リフレッシュ制御回路22から出力されて，同じくアービ
トレーション回路23に入力される。この場合，アービト
レーション回路23はまずこの読出し転送要求信号B₁に対
して読出しデータ転送命令信号B₂を出力した後，上記高
レベルのリフレッシュ要求信号C₁に対してリフレッシュ
実行命令信号C₂を出力する。また，出力データ転送要求
信号発生回路14からの出力信号が同時に現われていない
ときは，アービトレーション回路23は該高レベルのリフ
レッシュ要求信号C₁に対して，ただちにリフレッシュ実
行命令信号C₂を出力する。

上述のようにしてリフレッシュモードが設定され，前述
した入力データ書込みサイクルと同様にして，リフレッ
シュテストサイクルが実行されることとなる。

このリフレッシュテストサイクルは，前記入力クロック
発生回路５の制御端子に書込み要求信号が入力して，
データ書込み制御部２がイネーブルとされることにより
開始される。すなわち，まず入力クロック発生回路５が
この書込み要求信号を受けて入力用のクロックパルス
を生成して，前記データ入力制御回路６および入力デー
タレジスタ７の各々に供給するとともに，前記メモリ制
御部４の入力データ転送要求信号発生回路13にも供給す
る。この入力クロック発生回路５からのクロックパルス
に応答して，すなわち上記書込み要求信号と同期し
て，データ入力制御回路６の入力端子に供給された入力
データ信号D_INが，該回路６を介して入力データレジス
タ７にシリアルに供給されて，このレジスタ７内に順次
ロードされ，一時的に記憶されることとなる。このリフ
レッシュテストサイクル時に使用するデータ信号D_INと
しては適宜の形式のビット列を用いることができるが，
好ましくは，たとえば論理０および論理１のビットが交
互に現われるようにしたビット列をテストデータとして
用いて，これをデータ信号D_INとして入力する等とす
る。

他方，前記メモリ制御部４の入力データ転送要求信号発
生回路13は，前記書込み要求信号と同期して入力クロ
ック発生回路５からのクロックパルスの計数を開始す
る。かくて，入力データレジスタ７が飽和状態となった
時点で，該入力データ転送要求信号発生回路13は書込み
入力データ転送要求信号を生成して，これを前記メモリ
コントローラ16,すなわちそのリフレッシュテスト制御
回路22に入力する。上述のように，この書込み入力デー
タ転送要求信号に応答して，高レベルのリフレッシュ要
求信号C₁が該リフレッシュテスト制御回路22から出力さ
れ，これに対してアービトレーション回路23から高レベ
ルのリフレッシュ実行命令信号C₂が出力される。このリ
フレッシュ実行命令信号C₂および前記外部端子からのリ
フレッシュテスト実行信号TEに応答して，て前記イネー
ブルクロック発生回路24から前記第１のイネーブル信号
E₁が入力データ転送ゲート８に供給され，入力データレ
ジスタ７に一時記憶されていた入力データが，該入力デ
ータ転送ゲート８を介してメモリセルアレイ１に転送さ
れる。

イネーブルクロック発生回路24はさらに前記高レベルの
リフレッシュ実行命令信号C₂に応答して，前記第３およ
び第４のイネーブル信号E₃，E₄を前記マルチプレクサ／
アドレスバッファ20および行デコーダ21にそれぞれ出力
してこれをイネーブルとするとともに，前記リフレッシ
ュアドレスカウンタ19に前記第３のアドレス制御信号CI
₃を印加して，これを活性化する。これにより，当該書
込みサイクルにおけるメモリアドレス信号が，リフレッ
シュアドレスカウンタ19からマルチプレクサ／アドレス
バッファ20を介して行デコーダ21に転送され，この行デ
コーダ21によりデコードされて，メモリセルアレイ１に
おけるｍ本のワード線のうち特定のものを選択し，前述
のように入力データ転送ゲート８を経由してメモリセル
アレイ１に転送された入力データが，リフレッシュアド
レスカウンタ19により指定されたワード線上のメモリセ
ルに書き込まれることとなる。すなわち，本実施例にお
けるリフレッシュリフレッシュテストモードにおいて
は，書込み要求信号を用いて入力したテストデータ
を，入力データ転送要求信号発生回路13からの入力デー
タ転送要求信号に応答して，リフレッシュアドレスカウ
ンタ19により指定されたアドレスにおけるメモリセルに
書き込むことをもって，その顕著な特徴とするものであ
る。

かくて，前記書込み要求信号が繰り返し入力するたび
に，これに応答して論理０および論理１ビットの交互の
組合せからなるテストデータが入力され，入力データレ
ジスタ７が飽和状態となったそれぞれの時点で，入力デ
ータ転送要求信号発生回路13から入力データ転送要求信
号が生成されて，リフレッシュアドレスカウンタ19によ
り，メモリセルアレイ１のワード線が１本ずつ選択され
る。このように，メモリセルアレイ１の各ワード線が選
択されるたびに，リフレッシュアドレスカウンタ19によ
りその都度指定されたメモリセルアレイ１のワード線上
のメモリセルにテストデータが書き込まれるとともに，
リフレッシュアドレスカウンタ19が１アドレス分ずつイ
ンクリメントされる。かくして，リフレッシュアドレス
カウンタ19によるワード線選択動作が一順した段階で，
メモリセルアレイ１のすべてのワード線がリフレッシュ
アドレスカウンタ19により選択されたこととなり，個々
のワード線に論理０および論理１のビットが交互に並ぶ
ビット列が書き込まれて，リフレッシュテストモードに
おける書込み動作が終了することとなるのである。

なお，テストデータの書込み期間中に，リフレッシュ要
求信号発生回路15がリフレッシュ要求パルスを生成し
て，これをメモリコントローラ16に印加しても，そのパ
ルスはリフレッシュテスト制御回路22の第３のANDゲー
ト27によって黙殺されて無効となる。したがって，リフ
レッシュアドレスカウンタ19のテスト中にリフレッシュ
要求信号発生回路15がリフレッシュ要求パルスを生成し
ても，該カウンタの内容が不所望に変更されることはあ
りえない。

上述のようにしてリフレッシュテストモードにおける書
込み動作が終了した後，データ読出し要求信号が出力
クロック発生回路12の制御端子に供給され，メモリセル
アレイ１に書き込まれたテストデータの読出しを開始す
る。この読出し動作は，さきに説明した通常の読出し動
作とまったく同様にして，データ読出し要求信号と同
期して行なわれる。この場合，出力データ転送要求信号
発生回路14からの出力データ転送要求信号に応答して，
高レベルの読出しデータ転送要求信号B₁が前記リフレッ
シュテスト制御回路22からアービトレーション回路23に
入力される。アービトレーション回路23はこの読出し転
送要求信号B₁に対して読出しデータ転送命令信号B₂を出
力し，この信号B₂によりイネーブルクロック発生回路24
から前記第２のイネーブル信号E₂が出力され，これが前
記出力データ転送ゲート９に供給されて該ゲート９を開
くことにより，読出しデータの転送を実行する。なお，
出力データ転送要求信号発生回路14からの信号は，その
まま，すなわちテスト実行信号TEの論理レベルには係り
なく，リフレッシュテスト制御回路22を通過して，高レ
ベルの読出しデータ転送要求信号B₁として該回路22から
出力される。このため，テストデータの読出し動作はテ
ストモードで行なっても，あるいは通常動作モードで行
なってもよいことは明らかである。

かくて，テストデータの書込み中に前記リフレッシュア
ドレスカウンタ19が正常に動作していたとすれば，個々
のワード線から読み出されたデータは，当該ワード線に
書き込まれたテストデータとしてのビット列と同一のビ
ットパターンを有する論理０および論理１のビット列で
あるはずであり，したがって読み出されたビット列を書
込みビット列と照合することにより，該リフレッシュア
ドレスカウンタ19が正常に機能していたか否かが，ただ
ちに判定されることとなる。

第２図に示す本発明の実施例は，入力データ転送要求信
号発生回路13からの入力データ転送要求信号に対して，
高レベルのリフレッシュ要求信号C₁，ひいては高レベル
のリフレッシュ実行命令信号C₂を生成して，リフレッシ
ュアドレスカウンタ19により指定されたアドレスにおけ
るメモリセルにテストデータを書き込むこととしたもの
である。本発明においては，この入力データ転送要求信
号の代りに，出力データ転送要求信号発生回路14からの
出力データ転送要求信号により，高レベルのリフレッシ
ュ要求信号C₁およびリフレッシュ実行命令信号C₂を生成
して，リフレッシュアドレスカウンタ19により指定され
たアドレスにおけるメモリセルに，テストデータを書き
込むようにすることとしてもよい。第３図はそのように
構成した実施例を本発明の第２の実施例として示すもの
である。

この第３図に示す実施例をにおいては，リフレッシュテ
スト制御回路22′の第１のANDゲート25の一方の非反転
入力は，これを出力データ転送要求信号発生回路14から
の出力データ転送要求信号を受け，他方の反転入力は第
２図の実施例におけると同様，外部端子からのリフレッ
シュテスト制御信号TEを受けるように，それぞれ接続す
る。第２および第３のANDゲート26,27およびORゲート28
についての接続関係は，第２図の実施例におけるリフレ
ッシュテスト制御回路22の場合と同様である。

かくて，上記外部端子からのテスト実行信号TEが低レベ
ルにあるときは，リフレッシュテスト制御回路22′の第
１のANDゲート25は出力データ転送要求信号発生回路14
からの出力に対してトランスペアレントとなり，該回路
14からの出力データ転送要求信号はそのままこの第１の
ANDゲート25を通過して，読出し要求信号B₁としてアー
ビトレーション回路23に入力される。また，該外部端子
からのテスト実行信号TEが高レベルにあるときは，この
第１のANDゲート25が第３のANDゲート27とともに低レベ
ルの出力を生成する状態にロックされる。したがって，
第２図の実施例におけると同様，この低レベルの信号を
１入力とするORゲート28は，第２のANDゲート26からの
出力に対してトランスペアレントとなり，ひいてはこの
ANDゲート26を介して出力データ転送要求信号発生回路1
4からの出力信号に対してトランスペアレントとなる。

この第２の実施例におけるリフレッシュテストサイクル
も，前記入力クロック発生回路５の制御端子に書込み要
求信号が入力して，データ書込み制御部２がイネーブ
ルとされることにより開始される。この書込み要求信号
と同期して，データ入力制御回路６の入力端子に供給
された入力テストデータ信号D_INが、入力データレジス
タ７にシリアルに供給されて一時的に記憶される。かく
て，入力データレジスタ７が飽和状態となった時点で，
入力データ転送要求信号発生回路13が書込み入力データ
転送要求信号を生成して，これをメモリコントローラ16
のリフレッシュテスト制御回路22′に入力する。この書
込み入力データ転送要求信号は，リフレッシュテスト制
御回路22′をそのまま通過して高レベルのり書込みデー
タ転送要求信号A₁が該回路22から出力され，この信号A₁
に対してアービトレーション回路23から高レベルの書込
みデータ転送命令信号A₂が出力される。かくてイネーブ
ルクロック発生回路24は，このデータ転送命令信号A₂お
よびリフレッシュテスト実行信号TEに応答して前記第１
のイネーブル信号E₁を出力し，これが前記入力データ転
送ゲート８に供給されて該ゲート８を開くことにより，
書込み用テストデータのメモリセルアレイ１に対する転
送を実行する。

ついでデータ読出し要求信号が出力クロック発第４回
路12の制御端子に供給された後，出力データ転送要求信
号発生回路14から出力データ転送要求信号が出力され，
これが前述のようにリフレッシュテス制御回路22′の第
２のANDゲート26およびORゲート28を介して，高レベル
のリフレッシュ要求信号C₁として，該リフレッシュテス
ト制御回路22からアービトレーション回路23に入力され
る。アービトレーション回路23はこの高レベルのリフレ
ッシュ要求信号C₁に応答してリフレッシュ実行命令信号
C₂を生成して，これをイネーブルクロ発生回路24に入力
する。この信号C₂により，イネーブルクロック発生回路
24から前記第２のイネーブル信号E₂が出力され，これが
前記出力データ転送ゲート９に供給されて該ゲート９を
開くことにより，読出しデータの転送を実行する。イネ
ーブルクロック発生回路24からはさらに，前記第３およ
び第４のイネーブル信号E₃，E₄が前記マルチプレクサ／
アドレスバッファ20および行デコーダ21にそれぞれ出力
されてこれをイネーブルとするとともに，前記リフレッ
シュアドレスカウンタ19に前記第３のアドレス制御信号
CI₃が印加されて，これを活性化する。これにより，当
該読出しサイクルにおけるメモリアドレス信号が，リフ
レッシュアドレスカウンタ19からマルチプレクサ／アド
レスバッファ20を介して行デコーダ21に転送されてデコ
ードされる結果，メモリセルアレイ１におけるワード線
のうち特定のものが選択され，該ワード線上のメモリセ
ルからデータの読出しが行なわれて，これが出力データ
転送ゲート８を経由してデータレジスタ10に送られるこ
ととなる。リフレッシュアドレスカウンタ19と書込みア
ドレスカウンタ17の初期値，すなわち先頭アドレスは同
じであるから，リフレッシュアドレスカウンタ19が正常
に動作しているかぎり，上述のようにして読み出された
データは，はじめに書き込まれたテストデータと合致す
るものとなり，このことから当該リフレッシュアドレス
カウンタ19の機能のチェックが可能となるのである。

なお，本実施例においてもこのデータ読出し期間中にリ
フレッシュ要求信号発生回路15がリフレッシュ要求パル
スを生成して，これをメモリコントローラ16に印加して
も，そのパルスはリフレッシュテスト制御回路22の第３
のANDゲート27によって黙殺されて無効となる。したが
って，リフレッシュアドレスカウンタ19のテスト中にリ
フレッシュ要求信号発生回路15がリフレッシュ要求パル
スを生成しても，該カウンタの内容が不所望に変更され
ることはありえない。

上述の各実施例は，入力または出力データ転送要求信号
発生回路13からの信号に対して，高レベルのリフレッシ
ュ要求信号C₁およびリフレッシュ実行命令信号C₂を生成
して，リフレッシュアドレスカウンタ19により指定され
たアドレスにおけるメモリセルにテストデータを書き込
むこととしたものである。本発明においてはさらに，こ
の入力または出力データ転送要求信号に代えて，前記書
込み要求信号により高レベルの信号C₁，C₂を生成し
て，リフレッシュアドレスカウンタ19により指定された
アドレスにおけるメモリセルに，テストデータを書き込
むようにすることとしてもよい。こうした構成とした場
合は，メモリセルアレイ１にテストデータが供給される
たびにリフレッシュアドレスカウンタ19の内容が変化す
ることとなるので，テストデータの書込みに要する時間
が短縮されて，リフレッシュアドレスカウンタ19のテス
ト時間が短くなるという利点が得られる。

さらに本発明においては，前述した第２図のリフレッシ
ュテスト制御回路22と第３図のリフレッシュテスト制御
回路22′を互いに組み合せて，これをもって単一のリフ
レッシュテスト制御回路として，前記メモリコントロー
ラ16の一部とすることもできる。この場合，テストデー
タはリフレッシュアドレスカウンタ19により選択された
ワード線上のメモリセルに書き込まれ，同じく該リフレ
ッシュアドレスカウンタ19により選択されたワード前記
上のメモリセルから読み出すようにする。このようにす
ることにより，当該リフレッシュアドレスカウンタの機
能テスト動作をより正確に行なうことができるという利
点が得られることとなる。

またリフレッシュアドレスカウンタ19のチェックのため
には，書込みデータ転送要求は，必ずしもデータ入力デ
ータレジスタ７にｎビット分のデータの書込みが完了し
た時点で実行する必要はなく，該入力データレジスタ７
に例えば１ビットだけ書き込まれた時点で，早くも転送
動作が実行されるようにしてもよい。このようにするこ
とによっても，リフレッシュアドレスカウンタ19のテス
ト時間を大幅に短縮することが可能となる。この場合，
書込み要求のサイクルは少なくともリフレッシュ動作
に必要な時間，典型的には数百nsよりも若干長くなるよ
うに設定すればよい。

さらに前記外部端子から供給されるリフレッシュテスト
実行信号TEとは別に，既存の制御端子たとえば書込みデ
ータ転送手段を用いてリフレッシュテスト動作を制御す
る場合の制御信号生成回路を第４図に示す。

この第４図のリフレッシュテスト制御信号生成回路は,M
個の電界効果トランジスタT₁₁，T₁₂...T_1MとＮ個の電界
効果トランジスタT₂₁，T₂₂...T_2Nを直列に接続し，既存
の制御端子を入力するとともに，該Ｍ個の電界効果トラ
ンジスタT₁₁〜T_1MとＮ個の電界効果トランジスタT₂₁〜T
_2Nとの間に分圧回路を形成している。前記既存の制御端
子としてはたとえば書込み要求信号（）供給端子や読
出し要求信号（）供給端子その他のデータ転送手段を
用いることができるが，ここでは例えば読出し要求信号
供給端子を用いることとする。この場合，該入力信号
の高レベル入力電圧（VIH）の規格値（例えば入力の
電圧VIHの最大値を6.0ボルトとする）以下のときは，リ
フレッシュテスト実行信号TEが低レベルに，該規格値以
上（例えば入力の電圧が8.0ないし10.0ボルトとす
る）のときは，リフレッシュテスト実行信号TEが高レベ
ルになるように，上記電界効果トランジスタの個数M,N
を選定することにより，前記リフレッシュテスト制御回
路22（第２図）または22′（第３図）に用いるリフレッ
シュテスト実行信号TEを簡単に生成することが可能とな
る。

以上，本発明によるリフレッシュテスト回路の実施例に
つき各種記載してきたが，本発明によるリフレッシュテ
スト回路は，これら実施例について適宜追加ないし変更
を行なって実施してもよいことはいうまでもない。

本願特許請求の範囲第１項の「転送要求信号」は入力デ
ータ転送要求信号発生回路13から送出される信号または
出力データ転送要求信号に相当する。また、本願特許請
求の範囲第２項中、「リフレッシュ手段」は図１中、第
３のアドレス制御信号CI3とリフレッシュアドレスカウ
ンタ19で実現されており、「第２のデータ書込手段」
は、図１中、第１のアドレス制御信号CI1と書込アドレ
スカウンタ17で実現されている。

［発明の効果］ 以上に述べたように，本発明による半導体のテスト回路
は，ダイナミック型メモリセルアレイと，少なくとも１
組のデータレジスタと，外部にリフレッシュ制御用端子
をもたない自動リフレッシュ手段とを内蔵するととも
に，前記データレジスタと前記メモリセルアレイとの間
のデータ転送動作とリフレッシュ動作の実行についてそ
の優先順位を決定する裁定手段とをそなえた半導体メモ
リにおけるリフレッシュアドレスカウンタの動作をチェ
ックするにあたって，テスト用制御端子を有し，該端子
からテスト実行信号が出力されてないときにはトランス
ペアレントな状態となって前記メモリを通常動作モード
に保持し，前記テスト実行信号が出力されているときに
は前記データ転送動作に関係する信号に応答して前記リ
フレッシュアドレスカウンタの機能チェックを行なうよ
うにしたことを特徴とするものであり，このような構成
とした本発明によるリフレッシュアドレスカウンタテス
ト回路は，通常動作モードとリフレッシュアドレスカウ
ンタテストモードとを有し，非テスト時には前者，すな
わち通常動作モードで動作して，該テスト回路がいわゆ
るトランスペアレントな状態となり，あたかも当該回路
が存在しないかのごとくにはたらき，テスト時には後
者，すなわちリフレッシュアドレスカウンタテストモー
ドで動作することにより，データ書込み要求信号に同期
してテストデータの入力を行ない，さらにデータレジス
タとメモリセルアレイとの間のデータ転送要求信号に応
答して，該メモリセルアレイ中の特定のセルに対するデ
ータ書込みまたはデータ読出し動作を行なう。このデー
タ書込みまたはデータ読出し動作は，リフレッシュアド
レスカウンタにより選択されたメモリセルアレイのワー
ド線上のメモリセルに対しして行なう。その結果，チッ
プ外部にリフレッシュ制御用端子をもたない，完全自動
リフレッシュ機能を内蔵したメモリにおけるリフレッシ
ュアドレスカウンタの動作を，容易にチェックすること
が可能となるという効果がある。

またデータ転送サイクルは外部より容易に調整すること
が可能であるため，リフレッシュサイクルを簡単に調整
することができ，したがってメモリセルのホールドのテ
スト等も容易に実行しうるという効果もある。

【図面の簡単な説明】

第１図は本発明によるリフレッシュテスト回路を適用し
た半導体メモリ装置全体の概略構成示すブロック図，第
２図は本発明によるリフレッシュテスト回路の第１の実
施例の構成を示すブロック図，第３図は同じく本発明に
よるリフレッシュテスト回路の第２の実施例の構成を示
すブロック図，第４図は既存の制御端子を用いてリフレ
ッシュテスト動作を制御する場合の制御信号生成回路を
示す図である。 １……メモリセルアレイ,2……データ書込み制御部,3…
…データ読出し制御部,4……メモリ制御部,5,12……ク
ロック発生回路,6,11……入出力制御回路,7,10……デー
タレジスタ,8,9……データ転送ゲート,13……入力デー
タ転送要求信号発生回路,14……出力データ転送要求信
号発生回路,15……リフレッシュ要求信号発生回路,16…
…メモリコントローラ,17……書込みアドレスカウンタ,
18……読出しアドレスカウンタ,19……リフレッシュア
ドレスカウンタ,20……マルチプレクサ／アドレスバッ
ファ,21……行デコーダ,22……リフレッシュテスト制御
回路,23……アービトレーション回路,24……イネーブル
クロック発生回路，

Claims (2)

【特許請求の範囲】
1. 【請求項１】ダイナミック型メモリセルアレイと、少な
   くとも１組のデータレジスタと、外部にリフレッシュ制
   御用端子をもたない自動リフレッシュ手段とを内蔵する
   とともに、前記データレジスタと前記メモリセルアレイ
   との間のデータ転送動作とリフレッシュ動作の実行とに
   ついてその優先順位を決定する裁定手段とをそなえた半
   導体メモリにおけるリフレッシュアドレスカウンタの動
   作をチェックするにあたって、テスト用制御端子を有
   し、該端子からテスト実行信号が出力されてないときに
   はトランスペアレントな状態となって前記メモリを通常
   動作モードに保持し、前記データ転送動作を要求する転
   送要求信号に応答して前記リフレッシュアドレスカウン
   タを駆動させ前記リフレッシュアドレスカウンタのアド
   レス出力により前記データ転送の制御を行うコントロー
   ラを有することを特徴とする半導体メモリのテスト回
   路。
2. 【請求項２】ａ）シリアルに供給されたデータを受けて
   パラレルに出力する入力データレジスタと、 ｂ）ダイナミック型メモリセルアレイと、 ｃ）前記入力データレジスタを介して転送されたデータ
   信号がこのメモリセルアレイに書き込まれるワード線を
   表すアドレス信号を記憶するための書込みアドレスカウ
   ンタと、 ｄ）前記メモリセルアレイの通常動作サイクル時に前記
   入力データレジスタから出力されたデータ信号を、前記
   書込みアドレスカウンタから出力されたアドレス信号に
   もとづいて選択された該メモリセルアレイのワード線上
   に位置するメモリセルに転送するための第１のデータ書
   込み手段と、 ｅ）前記メモリセルアレイからデータを読み出すメモリ
   セルの位置するワード線を表すアドレス信号を記憶する
   ための読出しアドレスカウンタと、 ｆ）前記メモリセルアレイの通常動作サイクル時に前記
   読出しアドレスカウンタから出力されたアドレス信号に
   モードづいて選択された該メモリセルアレイのワード線
   上に位置するメモリセルからパラレルにデータを読み出
   してシリアルに出力するためのデータ読出し手段と、 ｇ）前記メモリセルアレイにおいてリフレッシュすべき
   メモリセルの位置するワード線を表すアドレス信号を記
   憶するためのリフレッシュアドレスカウンタと、 ｈ）前記リフレッシュアドレスカウンタから出力された
   アドレス信号にもとづいて選択された前記メモリセルア
   レイのワード線上に位置するメモリセルに対するリフレ
   ッシュを行うためのリフレッシュ手段と、 ｉ）テストモード時に前記リフレッシュアドレスカウン
   タの出力アドレスを前記第１のデータ書込み手段に供給
   し、前記書込みアドレスカウンタから出力されるアドレ
   ス信号に代わって前記リフレッシュアドレスカウンタの
   出力アドレスに応答して前記第１の書込み手段の書き込
   み動作を行わせる制御手段とを有することを特徴とする
   半導体メモリのテスト回路。