JPH03296843A - メモリコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリコントローラに関し、特に複数のデュア
ルポートメモリのシリアルポートを制御し、そのテスト
を行うメモリコントローラに関するものである。

［従来の技術］ 近年、制御の容易性からデュアルポートメモリが普及し
、特にビデオＲＡＭ　（以下、ＶＲＡＭと呼ぶ）に多く
使用されている。それは、データをＣＲＴへ出力する際
に、ＣＲＴ側の入力ボートがシリアルであるため、通常
のダイナミックメモリ（以下、ＤＲＡＭと呼ぶ）を用い
ると、パラレル−シリアル変換を行う回路が必要となり
、コストアップの要因となっていたためである。

それに比べ、デュアルポートメモリを使用すると、デュ
アルポートメモリのシリアルポートからデータを直接出
力することができ、コスト削減が可能となる。この様に
、デュアルポートメモリのシリアルポートは、主に、シ
リアルデータの出力（以下、シリアルリードモードと呼
ぶ）に使われているが、序々に、シリアルポートからの
データ入力（以下、シリアルライトモードと呼ぶ）にも
使われ始めている。

このことは、デュアルポートメモリの構成上、ランダム
ボートとシリアルポートが非同期に動作可能であるため
、外部入出力（Ｉｌｏ）　、例えばスキャナ、プリンタ
等の単純なシリアルデータの入出力には、シリアルポー
トで行う方が、データバスの使用効率が向上するという
利点によるものである。

［発明が解決しようとしている課題］ しかし、シリアルポートによるデータの入出力が行われ
る機会が多（なるにつれ、問題となって（るのがシリア
ルポート側でのデータ系のテスト手段である。ここで、
このメモリのチエツク方法として、ランダムボート側で
あればＣＰＵ側からリード／ライトコンベアを行い、チ
エツクできるが、シリアルポート側ではデュアルポート
メモリのシステム構成上、ＣＰＵから切り離され、直接
外部デバイスとの切り口になることが多く、従来チエツ
クする手段が無かった。

また、ＣＲＴへの出力等、直接プログラム等のデータで
は無いため、特に重視されず、データ系のチエツクが軽
んじられており、ＣＲＴ等による目視程度のチエツクで
ハードウェアのデバッグが行われていた。

そして、デュアルポートメモリの普及により、今後、様
々な使用方法も考えられる中でシリアルポート側のデー
タ系チエツクは重要なポイントになるものである。

本発明は、上記課題を解決するために成されたもので、
複数のデュアルポートメモリのシリアルポートを使用し
、そのボートのデータ系チエツクを行うメモリコントロ
ーラを提供することを目的とする。

［課題を解決するための手段］ 上記目的を達成するために、本発明のメモリコントロー
ラは以下の構成からなる。即ち、複数のデュアルポート
メモリの各シリアルポートを使用し、データ系をテスト
可能なメモリコントローラであって、各シリアルポート
の転送モードを設定する設定手段と、該設定手段で設定
された転送モードに基づいて各シリアルポートな制御し
、該シリアルポートのデータ系をテストするテスト手段
とを備える。

また、好ましくは、前記設定手段は、シリアルポートな
リードあるいはライトモードに設定することを一態様と
する。

［作用］ 以上の構成において、各シリアルポートの転送モードを
設定し、設定された転送モードに基づいてシリアルポー
トを制御し、そのシリアルポートのデータ系をテストで
きる。

［実施例］ 以下、添付図面を参照して本発明に係る好適な一実施例
を詳細に説明する。

〈構成の説明　（第１図）〉 第１図は、本実施例でのメモリコントローラの構成を示
す概略ブロック図である。

図において、１はメモリコントローラであり、後述する
デュアルポートメモリを制御する。２はアドレスデコー
ダであり、デュアルポートメモリのアクセスであること
を判別する。３はアービタであり、デュアルポートメモ
リへの各種要求に対するアービトレーションを行う。４
はタイミングジェネレータであり、デュアルポートメモ
リへの各動作を決める基本タイミングを発生する。５は
モード設定レジスタであり、シリアルデータ転送時等の
モードを設定する。、６はアドレスジェネレータであり
、デュアルポートメモリのアドレスを生成する。７はシ
リアルクロック発生器であり、デュアルポートメモリの
シリアルポートに与えるシリアルクロック（以下ＳＣ）
を発生する。

８はシリアルイネーブル信号セレクタであり、デュアル
ポートメモリのシリアルポートをイネーブル（以下ＳＥ
）にする。９はライトイネーブル信号セレクタであり、
デュアルポートメモリに与えるライトイネーブル信号（
以下ＷＥ）を選択する。１０はアウトプットイネーブル
信号セレクタであり、デュアルポートメモリに与えるア
ウトプットイネーブル信号（以下ＯＥ）を選択する。

１１はロウアドレスストローブ信号セレクタであり、デ
ュアルポートメモリに与えるロウアドレスストローブ信
号（以下ＲＡＳ）を選択する。１２はカラムアドレスス
トローブ信号セレクタであり、デュアルポートメモリに
与えるカラムアドレスストローブ信号（以下ＣＡＳ）を
選択する。

１３〜１６はランダムメモリ部とシリアルメモリ部とを
有するデュアルポートメモリ、１７〜２０はシリアルリ
ード転送サイクルあるいはシリアルライト転送サイクル
各々のモード時のアドレスを選択するアドレスセレクタ
である。

く動作の説明　（第２図、第３図）〉 次に、本実施例でのメモリコントローラの動作を第２図
に示すフローチャートと、第３図に示すタイミングチャ
ートを参照して説明する。

尚、以下の説明では、第１図に示すデュアルポートメモ
リ１３をソースメモリとし、デュアルポートメモリ１４
〜１６をそれぞれデステイネイションメモリとして設定
する。

まず、ステップＳ１において、ＣＰＵ２０１がソースメ
モリであるデュアルポートメモリ１３にランダムボート
な介してソースデータの書き込みを行い、次のステップ
Ｓ２では、書き込みが終了したか判断し、終了していな
ければ上述のステップＳ１を繰り返す。そして、書き込
みが終了すると、ステップＳ３へ処理を進め、次からの
データ転送がシリアルポートでのデータ転送であること
を示すモードをメモリコントローラ１のモード設定レジ
スタ５に設定する。

ここで、アービター３はモード設定レジスタ５から入力
される信号線により、リフレッシュ要求とシリアル転送
要求以外は受けつけないように動作する。つまり、メモ
リコントローラ１は次のシリアル転送要求信号によりシ
リアルポートでのデータ転送を行うように動作する。

次に、ステップＳ４では、どのデュアルポートメモリを
ソースメモリとし、デステイネイションメモリとするか
、上述のステップＳ３と同様に、モード設定レジスタ５
に設定する。尚、本実施例では、上述した様にデュアル
ポートメモリ１３をソースメモリとし、デュアルポート
メモリ１４〜１６をそれぞれデステイネイションメモリ
とじて設定する。

上述の設定が終了すると、ステップＳ５へ処理を進め、
シリアルポートでのデータ転送モードをスタートする。

このモードは、ＣＰｔＪ２０１からシリアル転送要求信
号がメモリコントローラ１に入力されると、メモリコン
トローラ１が上述したモード設定レジスタ５に設定され
た内容に従ってシリアルポートでのデータ転送を開始す
るモードである。

つまり、ステップＳ６において、ソースメモリ（本実施
例では、デュアルポートメモリ１３）に対してシリアル
リード転送サイクルを、第１回目のシリアル転送要求に
対して行う。これにより、ソースメモリのランダムアク
セスメモリ部の指定されたロウアドレス分のデータがシ
リアルメモリ部に転送される。また、この際、ステップ
Ｓ７において、デステイネイションメモリ（本実施例で
は、デュアルポートメモリ１４〜１６）に対してシリア
ルポートを入力モードにするために、擬似ライト転送サ
イクルを行う。

次に、ステップＳ８及びステップＳ９では、メモリコン
トローラ１のシリアルクロック発生器７から出力された
シリアルクロックが各デュアルポートメモリ１３〜１６
のシリアルポートに入力される。ここで、このシリアル
クロックに同期して、ソースメモリのシリアルポートか
らシリアルデータが出力され、そのデータは入力モード
に設定されているデステイネイションメモリのシリアル
ポートに入力されていく。

第１回目のシリアル転送要求によってシリアル転送され
たデータがデステイネイションメモリへ入力された後、
ステップＳＩＯでは、データ転送の終了をチエツクする
。その結果、終了でなければ、２回目のシリアル転送要
求を入力し、ソースメモリのランダムメモリ部からシリ
アルメモリ部にデータを転送させるシリアルリード転送
動作を行う。これに対し、ステップＳｌｌでは、デステ
イネイションメモリのシリアルメモリ部からランダムメ
モリ部へデータを転送させるシリアルライト転送動作を
行う。

この時、各アドレスセレクタ１７〜２０は、ソースメモ
リに対しては、前回のアドレス＋１を選択し、デステイ
ネイションメモリに対しては、前回のアドレスをそのま
ま保持している。これにより、第２回目のシリアル転送
要求信号に対してソースメモリには、ランダムアクセス
メモリ部の次のアドレスのデータがランダムボートから
シリアルポートにデータ転送され、一方デステイネイシ
ョンメモリには、ソースメモリと同じアドレスにデータ
がシリアルポートからランダムボートへ書き込まれる。

そして、シリアルクロックを再びデュアルポートメモリ
に与える事でデータの入出力を行う。

以上の動作を全てのロウアドレスに対して行うことによ
り、シリアルポートを介したデータのコピーがソースメ
モリとデステイネイションメモリとの間で行える。

従って、デステイネイションメモリのランダムアクセス
メモリ部には、ソースメモリのランダムアクセスメモリ
部と全く同じデータがシリアルポートを介して存在する
はずであるから、後は、ステップＳ９において、通常の
メモリ間でのコンベアチエツクを行う。このチエツクは
、ランダムボートを通してソースメモリであるデュアル
ボートメモリ１３と、デステイネイションメモリの１つ
であるデュアルポートメモリ１４との間でコンベアチエ
ツクを行うことで、メモリ間でシリアルポートのデータ
系をチエツクする処理である。

また同様に、他のデステイネイションメモリであるデュ
アルポートメモリ１５．１６との間でシリアルポートの
データ系もチエツクできる。

以上説明した様に、本実施例によれば、複数のデュアル
ポートメモリから構成されるメモリブロックをコントロ
ールするメモリコントローラに、各々のデュアルポート
メモリのシリアルポートを入力モードあるいは出力モー
ドに設定する機能を設けることにより、従来、チエツク
の難しかったシリアルポートのテストが可能となる。

［発明の効果］ 以上説明した様に、本発明によれば、複数のデュアルポ
ートメモリのシリアルポートを使用し、そのシリアルポ
ートのデータ系をチエツクすることが可能となる。

【図面の簡単な説明】

第１図は本実施例におけるメモリコントローラの構成を
示すブロック図、 第２図は本実施例における動作を示すフローチャート、 第３図は本実施例における各信号のタイミングチャート
である。 図中、１・・・メモリコントローラ、２・・・アドレス
デコーダ、３・・・アービター　４・・・タイミングジ
ェネレータ、５・・・モード設定レジスタ、６・・・ア
ドレスジェネレータ、７・・・シリアルクロック発生器
、８・・・シリアルイネーブル信号セレクタ、９・・・
ライトイネーブル信号セレクタ、１０・・・アウトプッ
トイネーブル信号セレクタ、１１・・・ロウアドレスス
トローブ信号セレクタ、１２・・・カラムアドレススト
ローブ信号セレクタ、１３〜１６・・・デュアルポート
メモリ、１７〜２０・・・アドレスセレクタである。

Claims (2)

【特許請求の範囲】
1. （１）複数のデュアルポートメモリの各シリアルポート
   を使用し、データ系をテスト可能なメモリコントローラ
   であつて、 各シリアルポートの転送モードを設定する設定手段と、 該設定手段で設定された転送モードに基づいて各シリア
   ルポートを制御し、該シリアルポートのデータ系をテス
   トするテスト手段とを備えることを特徴とするメモリコ
   ントローラ。
2. （２）前記設定手段は、シリアルポートをリードあるい
   はライトモードに設定することを特徴とする請求項第１
   項に記載のメモリコントローラ。