JPH0799636B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0799636B2 JPH0799636B2 JP26070790A JP26070790A JPH0799636B2 JP H0799636 B2 JPH0799636 B2 JP H0799636B2 JP 26070790 A JP26070790 A JP 26070790A JP 26070790 A JP26070790 A JP 26070790A JP H0799636 B2 JPH0799636 B2 JP H0799636B2
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にプログラム可能
メモリを含む半導体記憶装置に関する。
メモリを含む半導体記憶装置に関する。
［従来の技術］ 従来より、プログラム可能な不揮発性半導体記憶装置と
して、紫外線照射により記憶内容が消去可能でありかつ
再書込が可能なUVEPROM（Ultra−Violet lay erasable
Electrically reProgrammable Read Only Memory）や、
電気的に記憶内容の書換が可能なEEPROM（Electrically
Erasable and Programmable ROM）等がある。これらの
プログラム可能なROMは、システムにおいてはプログラ
ム格納用メモリとしてあるいはデータ格納用メモリとし
て使用されている。
して、紫外線照射により記憶内容が消去可能でありかつ
再書込が可能なUVEPROM（Ultra−Violet lay erasable
Electrically reProgrammable Read Only Memory）や、
電気的に記憶内容の書換が可能なEEPROM（Electrically
Erasable and Programmable ROM）等がある。これらの
プログラム可能なROMは、システムにおいてはプログラ
ム格納用メモリとしてあるいはデータ格納用メモリとし
て使用されている。
このようなプログラム可能なROMにプログラムする際に
は、第９図に示されるROMライタ200が用いられる。
は、第９図に示されるROMライタ200が用いられる。
ROMライタ200はプログラム可能なROMを含むデバイス300
に接続される。ROMライタ200は、アドレス発生部210、
データメモリ220、コントロール信号発生部230、比較判
定回路240、定電圧発生部250および基本クロックジェネ
レータ260を含む。基本クロックジェネレータ260は、ア
ドレス発生部210およびコントロール発生部230に基本ク
ロックを与える。アドレス発生部210は基本クロックに
応答してアドレス信号ADを発生する。コントロール信号
発生部230は、基本クロックに応答してチップイネーブ
ル信号▲▼、出力イネーブル信号▲▼等の制御
信号を発生する。データメモリ220には、書込データお
よび期待値データが記憶される。比較判定回路240は、
デバイス300から読出されたデータＤとデータメモリ220
に記憶される期待値データとを比較する。定電圧発生部
250は、電源電圧Vcc、書込用高電圧Vppおよび接地電圧G
NDを発生する。
に接続される。ROMライタ200は、アドレス発生部210、
データメモリ220、コントロール信号発生部230、比較判
定回路240、定電圧発生部250および基本クロックジェネ
レータ260を含む。基本クロックジェネレータ260は、ア
ドレス発生部210およびコントロール発生部230に基本ク
ロックを与える。アドレス発生部210は基本クロックに
応答してアドレス信号ADを発生する。コントロール信号
発生部230は、基本クロックに応答してチップイネーブ
ル信号▲▼、出力イネーブル信号▲▼等の制御
信号を発生する。データメモリ220には、書込データお
よび期待値データが記憶される。比較判定回路240は、
デバイス300から読出されたデータＤとデータメモリ220
に記憶される期待値データとを比較する。定電圧発生部
250は、電源電圧Vcc、書込用高電圧Vppおよび接地電圧G
NDを発生する。
デバイス300のプログラミングの際には、まずデバイス3
00内のROMのすべてのアドレス領域が消去状態であるか
どうかがチェックされる。実際には、アドレス領域のす
べてにわたってROMからデータが読出され、比較判定回
路240において、読出されたデータがデータメモリ220に
予め記憶された消去状態の期待値データ“0"または“1"
と比較される。これをブランクチェックと呼ぶ。
00内のROMのすべてのアドレス領域が消去状態であるか
どうかがチェックされる。実際には、アドレス領域のす
べてにわたってROMからデータが読出され、比較判定回
路240において、読出されたデータがデータメモリ220に
予め記憶された消去状態の期待値データ“0"または“1"
と比較される。これをブランクチェックと呼ぶ。
次に、デバイス300内のROMのアドレス領域に、データメ
モリ220に記憶された書込データが順次書込まれる。こ
れをプログラミングと呼ぶ。
モリ220に記憶された書込データが順次書込まれる。こ
れをプログラミングと呼ぶ。
最後に、デバイス300内のROMからデータが順次読出さ
れ、比較判定回路240において、読出されたデータがデ
ータメモリ220に記憶された期待値データと比較され
る。これにより、ROMにデータが正確に書込まれたかど
うかがチェックされる。これをベリファイと呼ぶ。
れ、比較判定回路240において、読出されたデータがデ
ータメモリ220に記憶された期待値データと比較され
る。これにより、ROMにデータが正確に書込まれたかど
うかがチェックされる。これをベリファイと呼ぶ。
以上のようにして、プログラム可能なROMを含むデバイ
スのプログラミングが行なわれる。
スのプログラミングが行なわれる。
近年、ウエハプロセスにおける微細加工技術が著しく向
上している。また、軽量化および小型化を図るために可
能な限り部品点数を減少させることが望まれる。そのた
め、RAM（Random Access Memory）やROMなどの複数のメ
モリ、演算装置などが１個のチップ上に集積化された複
合ICが開発されている。第10図に、複合ICの一例として
EPROMおよびSRAM（Static Random Access Memory）が１
チップ上に集積化された従来の半導体記憶装置が示され
る。
上している。また、軽量化および小型化を図るために可
能な限り部品点数を減少させることが望まれる。そのた
め、RAM（Random Access Memory）やROMなどの複数のメ
モリ、演算装置などが１個のチップ上に集積化された複
合ICが開発されている。第10図に、複合ICの一例として
EPROMおよびSRAM（Static Random Access Memory）が１
チップ上に集積化された従来の半導体記憶装置が示され
る。
第10図に示される半導体記憶装置100aは、EPROM（以
下、ROMと呼ぶ）１およびSRAM（以下、RAMと呼ぶ）３を
含む。ROM1に対応してROM用の入出力バッファ２が設け
られ、RAM3に対応してRAM用の入出力バッファ４が設け
られる。また、I/Oポート用の入出力バッファ５が設け
られる。
下、ROMと呼ぶ）１およびSRAM（以下、RAMと呼ぶ）３を
含む。ROM1に対応してROM用の入出力バッファ２が設け
られ、RAM3に対応してRAM用の入出力バッファ４が設け
られる。また、I/Oポート用の入出力バッファ５が設け
られる。
アドレスバッファ・アドレスデコーダ（以下、アドレス
バッファ・デコーダと呼ぶ）６は、外部から与えられる
アドレス信号ADを受け、アドレス信号AD1をROM1およびR
AM3に与える。また、アドレスバッファ・デコーダ６
は、アドレス信号ADをデコードして、ROM1を選択するた
めの選択信号CSROM、RAM3を選択するための選択信号CSR
AMおよび入出力バッファ５（I/Oポート）を選択するた
めの選択信号CSPORTを発生する。制御回路７は、外部か
らチップイネーブル信号▲▼、出力イネーブル信号
▲▼等の制御信号を受け、読出信号RDおよび書込信
号WRを発生する。データの書込（プログラミング）の際
には、ROM1に外部から書込用高電圧Vppが与えられる。
バッファ・デコーダと呼ぶ）６は、外部から与えられる
アドレス信号ADを受け、アドレス信号AD1をROM1およびR
AM3に与える。また、アドレスバッファ・デコーダ６
は、アドレス信号ADをデコードして、ROM1を選択するた
めの選択信号CSROM、RAM3を選択するための選択信号CSR
AMおよび入出力バッファ５（I/Oポート）を選択するた
めの選択信号CSPORTを発生する。制御回路７は、外部か
らチップイネーブル信号▲▼、出力イネーブル信号
▲▼等の制御信号を受け、読出信号RDおよび書込信
号WRを発生する。データの書込（プログラミング）の際
には、ROM1に外部から書込用高電圧Vppが与えられる。
入出力バッファ2,4,5に共通にデータバス８が接続され
ている。また、データバス８には入出力バッファ9aが接
続されている。
ている。また、データバス８には入出力バッファ9aが接
続されている。
次に、第10図の半導体記憶装置の動作を第11図の波形図
を参照しながら説明する。
を参照しながら説明する。
ROM1、RAM3および入出力バッファ入５にはそれぞれ固有
のアドレス領域が割り当てられている。アドレスバッフ
ァ・デコーダ６は、アドレス信号ADがROM1に対応するア
ドレス領域内のアドレスを示していれば、選択信号CSRO
Mを“H"にし、選択信号CSRAMおよび選択信号CSPORTを
“L"にする。それにより、入出力バッファ２が動作状態
となる。また、アドレス信号AD1に従ってROM1内のメモ
リ素子がアクセスされる。
のアドレス領域が割り当てられている。アドレスバッフ
ァ・デコーダ６は、アドレス信号ADがROM1に対応するア
ドレス領域内のアドレスを示していれば、選択信号CSRO
Mを“H"にし、選択信号CSRAMおよび選択信号CSPORTを
“L"にする。それにより、入出力バッファ２が動作状態
となる。また、アドレス信号AD1に従ってROM1内のメモ
リ素子がアクセスされる。
データの読出時には、制御回路７から読出信号RDが発生
される。それにより、入出力バッファ２および入出力バ
ッファ9aが出力可能状態となる。その結果、アクセスさ
れたメモリ素子から読出されたデータが、入出力バッフ
ァ２、データバス８および入出力バッファ9aを介して外
部に出力される。
される。それにより、入出力バッファ２および入出力バ
ッファ9aが出力可能状態となる。その結果、アクセスさ
れたメモリ素子から読出されたデータが、入出力バッフ
ァ２、データバス８および入出力バッファ9aを介して外
部に出力される。
データの書込時には、制御回路７から書込信号WRが発生
される。それにより、入出力バッファ２および入出力バ
ッファ９が入力可能状態となる。また、ROM1に外部から
書込用高電圧Vppが与えられる。その結果、外部から与
えられるデータＤが入出力バッファ9a,データバス８お
よび入出力バッファ２を介して、アクセスされたメモリ
素子に書込まれる。
される。それにより、入出力バッファ２および入出力バ
ッファ９が入力可能状態となる。また、ROM1に外部から
書込用高電圧Vppが与えられる。その結果、外部から与
えられるデータＤが入出力バッファ9a,データバス８お
よび入出力バッファ２を介して、アクセスされたメモリ
素子に書込まれる。
外部から与えられるアドレス信号ADがRAM3に対応するア
ドレス領域内のアドレスを示している場合には、選択信
号CSRAMが“H"となり、選択信号CSROMおよび選択信号CS
PORTが“L"となる。それにより、入出力バッファ４が動
作状態となる。また、アドレス信号AD1に従ってRAM3内
のメモリ素子がアクセスされる。上記と同様に、アクセ
スされたメモリ素子に記憶されたデータが外部に読出さ
れ、あるいは、外部から与えられたデータＤがアクセス
されたメモリ素子に書込まれる。
ドレス領域内のアドレスを示している場合には、選択信
号CSRAMが“H"となり、選択信号CSROMおよび選択信号CS
PORTが“L"となる。それにより、入出力バッファ４が動
作状態となる。また、アドレス信号AD1に従ってRAM3内
のメモリ素子がアクセスされる。上記と同様に、アクセ
スされたメモリ素子に記憶されたデータが外部に読出さ
れ、あるいは、外部から与えられたデータＤがアクセス
されたメモリ素子に書込まれる。
アドレス信号ADが入出力バッファ５に対応するアドレス
領域を示している場合には、選択信号CSPORTが“H"とな
り、選択信号CSROMおよび選択信号CSRAMが“L"となる。
それにより、外部から与えられるデータＤが入出力バッ
ファ５を介してデータバス８に入力され、あるいは、デ
ータバス８上のデータが入出力バッファ５を介して外部
に出力される。また、外部から与えられるデータＤが入
出力バッファ9aを介してデータバス８に入力され、ある
いは、データバス８上のデータが入出力バッファ9aを介
して外部に出力される。このように、入出力バッファ５
はI/Oポートとして働く。
領域を示している場合には、選択信号CSPORTが“H"とな
り、選択信号CSROMおよび選択信号CSRAMが“L"となる。
それにより、外部から与えられるデータＤが入出力バッ
ファ５を介してデータバス８に入力され、あるいは、デ
ータバス８上のデータが入出力バッファ５を介して外部
に出力される。また、外部から与えられるデータＤが入
出力バッファ9aを介してデータバス８に入力され、ある
いは、データバス８上のデータが入出力バッファ9aを介
して外部に出力される。このように、入出力バッファ５
はI/Oポートとして働く。
［発明が解決しようとする課題］ 上記のような従来の半導体記憶装置100aでは、ROM1のメ
モリ容量がすでに一般に使用されている汎用ROMのメモ
リ容量と同一ならば、第９図に示されるような市販のRO
Mライタ200（プログラム装置）を用いてそのROM1にプロ
グラミングすることが可能である。
モリ容量がすでに一般に使用されている汎用ROMのメモ
リ容量と同一ならば、第９図に示されるような市販のRO
Mライタ200（プログラム装置）を用いてそのROM1にプロ
グラミングすることが可能である。
上記の半導体記憶装置100aのような複合ICの場合、必然
的にチップサイズが大きくなる。また、多種の機能が１
チップ上に設けられているので、信号の数が増加する。
そのため、複合ICにおいては、端子数が汎用ROMの端子
数とは異なり、パッケージも異なることになる。そこ
で、ROMライタ200の規格に適合するように適当なピン変
換用アダプタを用いることにより、ROM1のプログラミン
グを実現している。
的にチップサイズが大きくなる。また、多種の機能が１
チップ上に設けられているので、信号の数が増加する。
そのため、複合ICにおいては、端子数が汎用ROMの端子
数とは異なり、パッケージも異なることになる。そこ
で、ROMライタ200の規格に適合するように適当なピン変
換用アダプタを用いることにより、ROM1のプログラミン
グを実現している。
しかしながら、上記のような半導体記憶装置に内蔵され
るROM1のメモリ容量が、必ずしも汎用ROMのメモリ容量
と同一にならないことが多い。たとえば、汎用ROMが32K
バイト（１バイト＝８ビット）、64Kバイト等のメモリ
容量を有するのに対して、上記の半導体記憶装置に内蔵
されるROM1が20Kバイト、40Kバイト等のメモリ容量を有
する場合である。このような場合、ROMのプログラミン
グの際に次のような問題点が生ずる。
るROM1のメモリ容量が、必ずしも汎用ROMのメモリ容量
と同一にならないことが多い。たとえば、汎用ROMが32K
バイト（１バイト＝８ビット）、64Kバイト等のメモリ
容量を有するのに対して、上記の半導体記憶装置に内蔵
されるROM1が20Kバイト、40Kバイト等のメモリ容量を有
する場合である。このような場合、ROMのプログラミン
グの際に次のような問題点が生ずる。
ROMライタ200は、上記の半導体記憶装置100aに内蔵され
るROM1のメモリ容量よりも大きなメモリ容量を有する汎
用ROMに合わせて、書込制御および読出制御を行なう。
そのため、ブランクチェックの際に、ROM1に対応するア
ドレス領域以外のアドレス領域に対してもアクセスが行
なわれる。すなわち、RAM3、入出力バッファ５あるいは
それ以外のアドレスに対してもデータの書込動作および
読出動作が行なわれる。
るROM1のメモリ容量よりも大きなメモリ容量を有する汎
用ROMに合わせて、書込制御および読出制御を行なう。
そのため、ブランクチェックの際に、ROM1に対応するア
ドレス領域以外のアドレス領域に対してもアクセスが行
なわれる。すなわち、RAM3、入出力バッファ５あるいは
それ以外のアドレスに対してもデータの書込動作および
読出動作が行なわれる。
ブランクチェックおよびベリファイ時に、ROM1に対応す
るアドレス領域以外のアドレス領域からは期待するデー
タが読出されないので、ROMライタ200内の比較判定回路
240は比較結果が「不一致」であると判定する。その結
果、ROMライタ200は、プログラミングが不可能であると
判定し、プログラミング動作を停止してしまう。
るアドレス領域以外のアドレス領域からは期待するデー
タが読出されないので、ROMライタ200内の比較判定回路
240は比較結果が「不一致」であると判定する。その結
果、ROMライタ200は、プログラミングが不可能であると
判定し、プログラミング動作を停止してしまう。
このように、半導体記憶装置100aに内蔵されるROM1のメ
モリ容量が汎用ROMのメモリ容量と異なる場合には、市
販のROMライタ200を用いてプログラミングを行なうこと
ができない。
モリ容量が汎用ROMのメモリ容量と異なる場合には、市
販のROMライタ200を用いてプログラミングを行なうこと
ができない。
そのため、上記のような半導体記憶装置にプログラミン
グを行なう場合には、上述のピン変換用アダプタを用い
るとともに、内蔵されるROMに対応するアドレス領域の
みにプログラミングを行なうようにROMライタのソフト
ウエアあるいはハードウエアを再設定する必要がある。
あるいは、市販のROMライタに比べて大型で高性能のテ
スター装置を利用して、所定のアドレス領域だけにプロ
グラミングを行なうことが必要となる。
グを行なう場合には、上述のピン変換用アダプタを用い
るとともに、内蔵されるROMに対応するアドレス領域の
みにプログラミングを行なうようにROMライタのソフト
ウエアあるいはハードウエアを再設定する必要がある。
あるいは、市販のROMライタに比べて大型で高性能のテ
スター装置を利用して、所定のアドレス領域だけにプロ
グラミングを行なうことが必要となる。
このように、上記のような半導体記憶装置のROMにプロ
グラミングを行なうたびに、ROMライタの再設定を行な
ったり、必要以上に高価なテスター装置を購入する必要
がある。
グラミングを行なうたびに、ROMライタの再設定を行な
ったり、必要以上に高価なテスター装置を購入する必要
がある。
この発明の目的は、プログラム可能なメモリを含む半導
体記憶装置において、メモリ容量にかかわらずプログラ
ミングを容易に行なうことを可能にすることである。
体記憶装置において、メモリ容量にかかわらずプログラ
ミングを容易に行なうことを可能にすることである。
［課題を解決するための手段］ この発明にかかる半導体記憶装置は、プログラム可能メ
モリ手段、回路手段、書込／読出手段、モード指定信号
受信手段、擬似データ出力手段、および制御手段を備え
る。
モリ手段、回路手段、書込／読出手段、モード指定信号
受信手段、擬似データ出力手段、および制御手段を備え
る。
プログラム可能メモリ手段には第１のアドレス領域が割
り当てられている。回路手段には第１のアドレス領域と
は異なる第２のアドレス領域が割り当てられている。書
込／読出手段は、アドレス信号および制御信号に応答し
てメモリ手段または回路手段に対してデータの書込また
は読出を行なう。モード指定信号受信手段は、第１の動
作モードまたは第２の動作モードを指定するためのモー
ド指定信号を受ける。擬似データ出力手段は、予め定め
られた擬似データを出力する。
り当てられている。回路手段には第１のアドレス領域と
は異なる第２のアドレス領域が割り当てられている。書
込／読出手段は、アドレス信号および制御信号に応答し
てメモリ手段または回路手段に対してデータの書込また
は読出を行なう。モード指定信号受信手段は、第１の動
作モードまたは第２の動作モードを指定するためのモー
ド指定信号を受ける。擬似データ出力手段は、予め定め
られた擬似データを出力する。
制御手段は、アドレス信号が第１のアドレス領域を指定
しているときまたはモード指定信号が第１の動作モード
を指定しているときに、書込／読出手段を能動化し、ア
ドレス信号が第１のアドレス領域以外のアドレスを指定
し、モード指定信号が第２の動作モードを指定しかつ制
御信号が読出状態であるときに、擬似データ出力手段を
能動化する。
しているときまたはモード指定信号が第１の動作モード
を指定しているときに、書込／読出手段を能動化し、ア
ドレス信号が第１のアドレス領域以外のアドレスを指定
し、モード指定信号が第２の動作モードを指定しかつ制
御信号が読出状態であるときに、擬似データ出力手段を
能動化する。
［作用］ 第１の動作モード時には、メモリ手段または回路手段に
対して通常の書込または読出動作を行なうことができ
る。この場合、アドレス信号に従って、メモリ手段また
は回路手段に対してデータの書込または読出が行なわれ
る。
対して通常の書込または読出動作を行なうことができ
る。この場合、アドレス信号に従って、メモリ手段また
は回路手段に対してデータの書込または読出が行なわれ
る。
第２の動作モード時には、プログラム装置を用いてメモ
リ手段にプログラミングを行なうことができる。第１の
アドレス領域内のアドレスを指定するアドレス信号が与
えられると、メモリ手段に対してデータの書込または読
出が行なわれる。第１のアドレス領域以外のアドレスを
指定するアドレス信号が与えられると、読出時に予め定
められた擬似データが出力される。したがって、プログ
ラム装置の容量がメモリ手段の容量と異なる場合でも、
メモリ手段にプログラミングを行なうことができる。
リ手段にプログラミングを行なうことができる。第１の
アドレス領域内のアドレスを指定するアドレス信号が与
えられると、メモリ手段に対してデータの書込または読
出が行なわれる。第１のアドレス領域以外のアドレスを
指定するアドレス信号が与えられると、読出時に予め定
められた擬似データが出力される。したがって、プログ
ラム装置の容量がメモリ手段の容量と異なる場合でも、
メモリ手段にプログラミングを行なうことができる。
［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は、この発明の一実施例による半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
第１図において、半導体記憶装置100は、１チップ上に
形成される。この半導体記憶装置100には、モード設定
信号MSを入力するための入力端子P1およびROM書込モー
ド制御回路10が設けられている。また、入出力バッファ
９の構成が、第10図に示される従来の半導体記憶装置10
0aの入出力バッファ9aの構成とは異なる。他の部分の構
成は、第10図に示される半導体記憶装置100aの構成と同
様である。
形成される。この半導体記憶装置100には、モード設定
信号MSを入力するための入力端子P1およびROM書込モー
ド制御回路10が設けられている。また、入出力バッファ
９の構成が、第10図に示される従来の半導体記憶装置10
0aの入出力バッファ9aの構成とは異なる。他の部分の構
成は、第10図に示される半導体記憶装置100aの構成と同
様である。
ROM書込モード制御回路10は、アドレスバッファ・デコ
ーダ６からの選択信号CSROM,CSRAM,CSPORTおよび入力端
子P1からのモード設定信号MSを受け、選択信号CSROM1,C
SRAM1,CSPORT1および能動化信号TRBUFを発生する。
ーダ６からの選択信号CSROM,CSRAM,CSPORTおよび入力端
子P1からのモード設定信号MSを受け、選択信号CSROM1,C
SRAM1,CSPORT1および能動化信号TRBUFを発生する。
第２図は、ROM書込モード制御回路10の具体的な構成を
示す回路図である。
示す回路図である。
ROM書込モード制御回路10は、ANDゲート11,12,13および
インバータ14,15,16を含む。ANDゲート11の一方の入力
端子にはモード設定信号MSが与えられ、他方の入力端子
にはインバータ14を介して選択信号CSROMが与えられ
る。ANDゲート11の出力端子からは能動化信号TRBUFが出
力される。選択信号CSROMは選択信号CSROM1として出力
される。
インバータ14,15,16を含む。ANDゲート11の一方の入力
端子にはモード設定信号MSが与えられ、他方の入力端子
にはインバータ14を介して選択信号CSROMが与えられ
る。ANDゲート11の出力端子からは能動化信号TRBUFが出
力される。選択信号CSROMは選択信号CSROM1として出力
される。
ANDゲート12の一方の入力端子には選択信号CSRAMが与え
られ、他方の入力端子にはインバータ15を介してモード
設定信号MSが与えられる。ANDゲート12の出力端子から
は選択信号CSRAM1が出力される。
られ、他方の入力端子にはインバータ15を介してモード
設定信号MSが与えられる。ANDゲート12の出力端子から
は選択信号CSRAM1が出力される。
ANDゲート13の一方の入力端子には選択信号CSPORTが与
えられ、他方の入力端子にはインバータ16を介してモー
ド設定信号MSが与えられる。ANDゲート13の出力端子か
らは選択信号CSPORT1が出力される。
えられ、他方の入力端子にはインバータ16を介してモー
ド設定信号MSが与えられる。ANDゲート13の出力端子か
らは選択信号CSPORT1が出力される。
読出信号RDおよび書込信号WRはそのまま出力される。
モード設定信号MSが“L"（通常モード）のときには、能
動化信号TRBUFが“L"（非能動化状態）になる。この場
合、選択信号CSROM,CSRAM,CSPORTのうちいずれか１つが
“H"になると、選択信号CSROM1,CSRAM1,CSPORT1のうち
対応する１つが“H"となる。
動化信号TRBUFが“L"（非能動化状態）になる。この場
合、選択信号CSROM,CSRAM,CSPORTのうちいずれか１つが
“H"になると、選択信号CSROM1,CSRAM1,CSPORT1のうち
対応する１つが“H"となる。
モード設定信号MSが“H"（ROM書込モード）になると、
選択信号CSRAM,CSPORTの状態に関係なく選択信号CSRAM
1,CSPORT1が“L"になる。選択信号CSROMが“H"であれ
ば、能動化信号TRBUFが“L"となり、選択信号CSROM1が
“H"となる。選択信号CSROMが“L"であれば、能動化信
号TRBUFが“H"（能動化状態）となり、選択信号CSROM1
が“L"となる。
選択信号CSRAM,CSPORTの状態に関係なく選択信号CSRAM
1,CSPORT1が“L"になる。選択信号CSROMが“H"であれ
ば、能動化信号TRBUFが“L"となり、選択信号CSROM1が
“H"となる。選択信号CSROMが“L"であれば、能動化信
号TRBUFが“H"（能動化状態）となり、選択信号CSROM1
が“L"となる。
第３図は、第１図に示される半導体記憶装置100に含ま
れる入出力バッファ２の構成を示す回路図である。
れる入出力バッファ２の構成を示す回路図である。
入出力バッファ２は、バッファ21,22およびANDゲート2
3,24を含む。第１図に示す入出力バッファ４および入出
力バッファ５の構成も、第３図に示される構成と同様で
ある。
3,24を含む。第１図に示す入出力バッファ４および入出
力バッファ５の構成も、第３図に示される構成と同様で
ある。
ノードN1,N2間にバッファ21,22が逆並列に接続されてい
る。ANDゲート23の一方の入力端子には書込信号WRが与
えられ、他方の入力端子には選択信号CSROM1が与えられ
る。入出力バッファ４の場合は、ANDゲート23の他方の
入力端子に選択信号CSRAM1が与えられ、入出力バッファ
５の場合にはANDゲート23の他方の入力端子に選択信号C
SPORT1が与えられる。ANDゲート23の出力は制御信号C1
としてバッファ21の制御端子に与えられる。
る。ANDゲート23の一方の入力端子には書込信号WRが与
えられ、他方の入力端子には選択信号CSROM1が与えられ
る。入出力バッファ４の場合は、ANDゲート23の他方の
入力端子に選択信号CSRAM1が与えられ、入出力バッファ
５の場合にはANDゲート23の他方の入力端子に選択信号C
SPORT1が与えられる。ANDゲート23の出力は制御信号C1
としてバッファ21の制御端子に与えられる。
ANDゲート24の一方の入力端子には読出信号RDが与えら
れ、他方の入力端子には選択信号CSROM1が与えられる。
入出力バッファ４の場合にはANDゲート24の他方の入力
端子に選択信号CSRAM1が与えられ、入出力バッファ５の
場合にはANDゲート24の他方の入力端子に選択信号CSPOR
T1が与えられる。ANDゲート24の出力は制御信号C2とし
てバッファ22の制御端子に与えられる。
れ、他方の入力端子には選択信号CSROM1が与えられる。
入出力バッファ４の場合にはANDゲート24の他方の入力
端子に選択信号CSRAM1が与えられ、入出力バッファ５の
場合にはANDゲート24の他方の入力端子に選択信号CSPOR
T1が与えられる。ANDゲート24の出力は制御信号C2とし
てバッファ22の制御端子に与えられる。
書込信号WRが“H"（書込状態）でありかつ選択信号CSRO
M1が“H"であるときには、制御信号C1が“H"となる。こ
れにより、バッファ21が能動化され、ノードN2からノー
ドN1にデータＤが伝達される。また、読出信号RDが“H"
（読出状態）でありかつ選択信号CSROM1が“H"であると
きには、制御信号C2が“H"となる。それにより、バッフ
ァ22が能動化され、ノードN1からノードN2へデータＤが
伝達される。なお、書込信号WRと読出信号RDとは同時に
は“H"にならない。
M1が“H"であるときには、制御信号C1が“H"となる。こ
れにより、バッファ21が能動化され、ノードN2からノー
ドN1にデータＤが伝達される。また、読出信号RDが“H"
（読出状態）でありかつ選択信号CSROM1が“H"であると
きには、制御信号C2が“H"となる。それにより、バッフ
ァ22が能動化され、ノードN1からノードN2へデータＤが
伝達される。なお、書込信号WRと読出信号RDとは同時に
は“H"にならない。
第４図は、第３図に示されるバッファ21,22の具体的な
構成を示す回路図である。
構成を示す回路図である。
第４図のバッファは、NANDゲートG1、NORゲートG2、イ
ンバータG3、ＰチャネルMOSトランジスタQ1およびＮチ
ャネルMOSトランジスタQ2を含む。NANDゲートG1の一方
の入力端子には制御信号C1が与えられ、NORゲートG2の
一方の入力端子にはインバータG3を介して制御信号C1が
与えられる。NANDゲートG1の他方の入力端子およびNOR
ゲートG2の他方の入力端子には入力データINが与えられ
る。NANDゲートG1の出力はトランジスタQ1のゲートに与
えられる。NORゲートG2の出力はトランジスタQ2のゲー
トに与えられる。トランジスタQ1とトランジスタQ2との
接続点であるノードN3から出力データOUTが出力され
る。
ンバータG3、ＰチャネルMOSトランジスタQ1およびＮチ
ャネルMOSトランジスタQ2を含む。NANDゲートG1の一方
の入力端子には制御信号C1が与えられ、NORゲートG2の
一方の入力端子にはインバータG3を介して制御信号C1が
与えられる。NANDゲートG1の他方の入力端子およびNOR
ゲートG2の他方の入力端子には入力データINが与えられ
る。NANDゲートG1の出力はトランジスタQ1のゲートに与
えられる。NORゲートG2の出力はトランジスタQ2のゲー
トに与えられる。トランジスタQ1とトランジスタQ2との
接続点であるノードN3から出力データOUTが出力され
る。
第５図は、第４図のバッファの動作を説明するための真
理値表を示す図である。
理値表を示す図である。
第５図に示されるように、制御信号C1が“L"のときに
は、入力データINに関係なく、出力はフローティング状
態となる。制御信号C1が“H"のときには、入力データIN
に従って出力データOUTが変化する。
は、入力データINに関係なく、出力はフローティング状
態となる。制御信号C1が“H"のときには、入力データIN
に従って出力データOUTが変化する。
第６図は、第１図の半導体記憶装置100に含まれる入出
力バッファ９の具体的な構成を示す回路図である。
力バッファ９の具体的な構成を示す回路図である。
第６図において、ノードN4とノードN5との間にバッファ
91,92が逆並列に接続されている。バッファ91の制御端
子にはANDゲート94の出力が与えられる。ANDゲート94の
第１の入力端子にはインバータ95を介して能動化信号TR
BUFが与えられ、第２の入力端子には書込信号WRが与え
られ、第３の入力端子にはORゲート96の出力が与えられ
る。ORゲート96の３つの入力端子には、それぞれ選択信
号CSROM1,CSRAM1,CSPORT1が与えられる。バッファ92の
制御端子にはANDゲート97の出力が与えられる。ANDゲー
ト97の第１の入力端子には読出信号RDが与えられ、第２
の入力端子にはインバータ98を介して能動化信号TRBUF
が与えられ、第３の入力端子にはORゲート99の出力が与
えられる。ORゲート99の３つの入力端子にはそれぞれ選
択信号CSROM1,CSRAM1,CSPORT1が与えられる。
91,92が逆並列に接続されている。バッファ91の制御端
子にはANDゲート94の出力が与えられる。ANDゲート94の
第１の入力端子にはインバータ95を介して能動化信号TR
BUFが与えられ、第２の入力端子には書込信号WRが与え
られ、第３の入力端子にはORゲート96の出力が与えられ
る。ORゲート96の３つの入力端子には、それぞれ選択信
号CSROM1,CSRAM1,CSPORT1が与えられる。バッファ92の
制御端子にはANDゲート97の出力が与えられる。ANDゲー
ト97の第１の入力端子には読出信号RDが与えられ、第２
の入力端子にはインバータ98を介して能動化信号TRBUF
が与えられ、第３の入力端子にはORゲート99の出力が与
えられる。ORゲート99の３つの入力端子にはそれぞれ選
択信号CSROM1,CSRAM1,CSPORT1が与えられる。
ノードN5は、ＰチャネルMOSトランジスタQ3を介して電
源電圧Vccを受ける電源端子に接続される。トランジス
タQ3のゲートにはNANDゲート93の出力が与えられる。NA
NDゲート93の一方の入力端子には読出信号RDが与えら
れ、他方の入力端子には能動化信号TRBUFが与えられ
る。また、ノードN5はデータ入力端子P2に接続される。
源電圧Vccを受ける電源端子に接続される。トランジス
タQ3のゲートにはNANDゲート93の出力が与えられる。NA
NDゲート93の一方の入力端子には読出信号RDが与えら
れ、他方の入力端子には能動化信号TRBUFが与えられ
る。また、ノードN5はデータ入力端子P2に接続される。
能動化信号TRBUFが“L"（非能動化状態）であり、書込
信号WRが“H"（書込状態）でありかつ選択信号CSROM1,C
SRAM1,CSPORT1のいずれかが“H"であるときには、ANDゲ
ート94の出力が“H"となる。それにより、バッファ91が
能動化状態となり、ノードN5からノードN4にデータＤが
伝達される。その他の場合には、ANDゲート94の出力は
“L"となる。そのため、バッファ91は非能動化状態とな
る。このように、バッファ91は、通常モードの書込時の
みに能動化される。
信号WRが“H"（書込状態）でありかつ選択信号CSROM1,C
SRAM1,CSPORT1のいずれかが“H"であるときには、ANDゲ
ート94の出力が“H"となる。それにより、バッファ91が
能動化状態となり、ノードN5からノードN4にデータＤが
伝達される。その他の場合には、ANDゲート94の出力は
“L"となる。そのため、バッファ91は非能動化状態とな
る。このように、バッファ91は、通常モードの書込時の
みに能動化される。
能動化信号TRBUFが“L"（非能動化状態）であり、読出
信号RDが“H"（読出状態）であり、かつ選択信号CSROM
1,CSRAM1,CSPORT1のいずれかが“H"であるときに、AND
ゲート97の出力が“H"となる。それにより、バッファ92
が能動化状態となり、ノードN4からノードN5にデータＤ
が伝達される。その他の場合には、ANDゲート97の出力
は、“L"となる。したがって、バッファ92は能動化され
ない。このように、通常モードの読出時にのみ、バッフ
ァ92は能動化される。
信号RDが“H"（読出状態）であり、かつ選択信号CSROM
1,CSRAM1,CSPORT1のいずれかが“H"であるときに、AND
ゲート97の出力が“H"となる。それにより、バッファ92
が能動化状態となり、ノードN4からノードN5にデータＤ
が伝達される。その他の場合には、ANDゲート97の出力
は、“L"となる。したがって、バッファ92は能動化され
ない。このように、通常モードの読出時にのみ、バッフ
ァ92は能動化される。
一方、読出信号RDが“H"（読出状態）でありかつ能動化
信号TRBUFが“H"（能動化状態）であるときに、NANDゲ
ート93の出力が“L"となる。それにより、トランジスタ
Q3がオンする。したがって、ノードN5の電位が“H"とな
る。その他の場合には、NANDゲート93の出力は“H"とな
る。したがって、トランジスタQ3はオフのままである。
このように、ROM書込みモードの読出時にのみ、トラン
ジスタQ3がオンするような制御ができる。その結果、デ
ータ入出力端子P2からは“H"の擬似データが出力され
る。
信号TRBUFが“H"（能動化状態）であるときに、NANDゲ
ート93の出力が“L"となる。それにより、トランジスタ
Q3がオンする。したがって、ノードN5の電位が“H"とな
る。その他の場合には、NANDゲート93の出力は“H"とな
る。したがって、トランジスタQ3はオフのままである。
このように、ROM書込みモードの読出時にのみ、トラン
ジスタQ3がオンするような制御ができる。その結果、デ
ータ入出力端子P2からは“H"の擬似データが出力され
る。
次に、第７図および第８図のタイミングチャートを参照
しながら第１図の半導体記憶装置100の動作を説明す
る。
しながら第１図の半導体記憶装置100の動作を説明す
る。
第７図は、モード設定信号MSが“L"（通常モード）のと
きの読出動作を示すタイミングチャートである。
きの読出動作を示すタイミングチャートである。
外部からアドレス信号ADが与えられると、アドレスバッ
ファ・デコーダ６がそのアドレス信号ADをデコードす
る。アドレス信号ADがROM1に対応するアドレス領域内の
アドレスARを示している場合には、選択信号CSROMおよ
び選択信号CSROM1が“H"となる。これにより、入出力バ
ッファ２が動作状態となる。一方、能動化信号TRBUF
は、ROM書込モード制御回路10において“L"に固定され
る。読出信号RDが“H"になると、入出力バッファ2,9が
出力可能状態となる。その結果、ROM1からデータが読出
され、そのデータがデータバス８に伝達される。データ
バス８上のデータは、入出力バッファ９を介してデータ
入出力端子P2から外部に出力される。
ファ・デコーダ６がそのアドレス信号ADをデコードす
る。アドレス信号ADがROM1に対応するアドレス領域内の
アドレスARを示している場合には、選択信号CSROMおよ
び選択信号CSROM1が“H"となる。これにより、入出力バ
ッファ２が動作状態となる。一方、能動化信号TRBUF
は、ROM書込モード制御回路10において“L"に固定され
る。読出信号RDが“H"になると、入出力バッファ2,9が
出力可能状態となる。その結果、ROM1からデータが読出
され、そのデータがデータバス８に伝達される。データ
バス８上のデータは、入出力バッファ９を介してデータ
入出力端子P2から外部に出力される。
アドレス信号ADがRAM3または入出力バッファ５に対応す
るアドレス領域のアドレスAOを示している場合には、選
択信号CSRAM1または選択信号CSPORT1が“H"になる。一
方、選択信号CSROM1は“L"になる。それにより、入出力
バッファ４または入出力バッファ５が動作状態となる。
この場合も、能動化信号TRBUFは常に“L"に固定されて
いる。読出信号RDが“H"になると、入出力バッファ４ま
たは入出力バッファ５および入出力バッファ９が出力可
能状態となる。その結果、RAM3または入出力バッファ５
からデータが読出され、データバス８に伝達される。デ
ータバス８上のデータは入出力バッファ９を介してデー
タ入出力端子P2から外部に出力される。
るアドレス領域のアドレスAOを示している場合には、選
択信号CSRAM1または選択信号CSPORT1が“H"になる。一
方、選択信号CSROM1は“L"になる。それにより、入出力
バッファ４または入出力バッファ５が動作状態となる。
この場合も、能動化信号TRBUFは常に“L"に固定されて
いる。読出信号RDが“H"になると、入出力バッファ４ま
たは入出力バッファ５および入出力バッファ９が出力可
能状態となる。その結果、RAM3または入出力バッファ５
からデータが読出され、データバス８に伝達される。デ
ータバス８上のデータは入出力バッファ９を介してデー
タ入出力端子P2から外部に出力される。
アドレス信号ADがROM1、RAM3および入出力バッファ５に
対応するアドレス領域以外のアドレスを示している場合
には、選択信号CSROM1,CSRAM1,CSPORT1のいずれも“H"
にならない。したがって、データ入出力端子P2からは何
も出力されない。
対応するアドレス領域以外のアドレスを示している場合
には、選択信号CSROM1,CSRAM1,CSPORT1のいずれも“H"
にならない。したがって、データ入出力端子P2からは何
も出力されない。
上記の通常モードにおいては、第６図に示される入出力
バッファ９内のトランジスタQ3は常にオフ状態である。
バッファ９内のトランジスタQ3は常にオフ状態である。
第８図は、モード設定信号MSが“H"（ROM書込モード）
であるときの読出動作を示すタイミングチャートであ
る。
であるときの読出動作を示すタイミングチャートであ
る。
外部からアドレス信号ADが与えられると、アドレスバッ
ファ・デコーダ６はそのアドレス信号ADをデコードす
る。アドレス信号ADがROM1に対応するアドレス領域内の
アドレスARを示している場合には、選択信号CSROMおよ
び選択信号CSROM1が“H"となる。それにより、入出力バ
ッファ２が動作状態となる。このとき、能動化信号TRBU
Fが選択信号CSROM1とは逆相の信号となる。すなわち、
能動化信号TRBUFは“L"に変化する。読出信号RDが“H"
になると、入出力バッファ2,9が出力可能状態となる。
その結果、ROM1からデータが読出され、そのデータがデ
ータバス８および入出力バッファ９を介してデータ入出
力端子P2から外部に出力される。
ファ・デコーダ６はそのアドレス信号ADをデコードす
る。アドレス信号ADがROM1に対応するアドレス領域内の
アドレスARを示している場合には、選択信号CSROMおよ
び選択信号CSROM1が“H"となる。それにより、入出力バ
ッファ２が動作状態となる。このとき、能動化信号TRBU
Fが選択信号CSROM1とは逆相の信号となる。すなわち、
能動化信号TRBUFは“L"に変化する。読出信号RDが“H"
になると、入出力バッファ2,9が出力可能状態となる。
その結果、ROM1からデータが読出され、そのデータがデ
ータバス８および入出力バッファ９を介してデータ入出
力端子P2から外部に出力される。
アドレス信号ADがROM1に対応するアドレス領域以外のア
ドレスAOを示している場合には、選択信号CSROM1は“L"
となる。一方、選択信号CSRAM1または選択信号CSPORT1
のいずれか一方が“H"となる可能性もある。しかしなが
ら、能動化信号TRBUFは“TH"（能動化状態）になる。そ
れにより、第６図に示される入出力バッファ回路９内の
バッファ91,92が非能動化状態となる。一方、能動化信
号TRBUFが“H"であるので、読出信号RDが“H"となる
と、トランジスタQ3がオンする。その結果、データ入出
力端子P2から“H"の擬似データが出力される。
ドレスAOを示している場合には、選択信号CSROM1は“L"
となる。一方、選択信号CSRAM1または選択信号CSPORT1
のいずれか一方が“H"となる可能性もある。しかしなが
ら、能動化信号TRBUFは“TH"（能動化状態）になる。そ
れにより、第６図に示される入出力バッファ回路９内の
バッファ91,92が非能動化状態となる。一方、能動化信
号TRBUFが“H"であるので、読出信号RDが“H"となる
と、トランジスタQ3がオンする。その結果、データ入出
力端子P2から“H"の擬似データが出力される。
通常モードの書込時には、入出力バッファ２、入出力バ
ッファ４または入出力バッファ５および入出力バッファ
９が入力可能状態となる。これにより、外部から与えら
れるアドレス信号ADに従って、ROM1、RAM3または入出力
バッファ５に外部から与えられるデータＤが書込まれ
る。
ッファ４または入出力バッファ５および入出力バッファ
９が入力可能状態となる。これにより、外部から与えら
れるアドレス信号ADに従って、ROM1、RAM3または入出力
バッファ５に外部から与えられるデータＤが書込まれ
る。
次に、ROM書込モードにおける書込動作を説明する。
アドレス信号ADがROM1に対応するアドレス領域内のアド
レスを示している場合には、入出力バッファ2,9が動作
状態となる。それにより、アドレス信号ADに従って、外
部から与えられるデータＤがROM1に書込まれる。
レスを示している場合には、入出力バッファ2,9が動作
状態となる。それにより、アドレス信号ADに従って、外
部から与えられるデータＤがROM1に書込まれる。
アドレス信号ADがROM1に対応するアドレス領域以外のア
ドレスを示している場合には、第６図に示される入出力
バッファ９内のバッファ91,92が非能動化状態となる。
そのため、外部から入出力端子P2に与えられるデータ
は、ROM1、RAM3および入出力バッファ５のいずれにも書
込まれない。
ドレスを示している場合には、第６図に示される入出力
バッファ９内のバッファ91,92が非能動化状態となる。
そのため、外部から入出力端子P2に与えられるデータ
は、ROM1、RAM3および入出力バッファ５のいずれにも書
込まれない。
なお、上記実施例において、ROM1がプログラム可能メモ
リ手段に対応し、RAM3および入出力バッファ５が回路手
段に対応する。また、第６図に示される入出力バッファ
９内のトランジスタQ3が擬似データ出力手段に対応す
る。さらに、ROM書込モード制御回路10および入出力バ
ッファ９内のNANDゲート93が、制御手段に対応する。
リ手段に対応し、RAM3および入出力バッファ５が回路手
段に対応する。また、第６図に示される入出力バッファ
９内のトランジスタQ3が擬似データ出力手段に対応す
る。さらに、ROM書込モード制御回路10および入出力バ
ッファ９内のNANDゲート93が、制御手段に対応する。
上記のように、ROM書込モードにおける読出時に、ROM1
に対応するアドレス領域以外のアドレスを示すアドレス
信号が与えられると、入出力端子P2からは“H"の擬似デ
ータが出力される。また、ROM書込モードにおける書込
時に、ROM1に対応するアドレス領域以外のアドレスを示
すアドレス信号が与えられると、入出力バッファ９は非
動作状態となる。
に対応するアドレス領域以外のアドレスを示すアドレス
信号が与えられると、入出力端子P2からは“H"の擬似デ
ータが出力される。また、ROM書込モードにおける書込
時に、ROM1に対応するアドレス領域以外のアドレスを示
すアドレス信号が与えられると、入出力バッファ９は非
動作状態となる。
したがって、ROM書込モード時には、ROMライタにROM1の
アドレス領域以外のアドレス領域に対応する期待値デー
タおよび書込データとして“H"のデータを設定してお
く。それにより、半導体記憶装置100内のROM1以外には
実際にはデータが書込まれないにもかかわらず、読出デ
ータとして“H"の擬似データが得られる。そのため、RO
Mライタから見ると、ROM1以外のアドレス領域において
も一見書込が正常に行なわれているかのように見える。
アドレス領域以外のアドレス領域に対応する期待値デー
タおよび書込データとして“H"のデータを設定してお
く。それにより、半導体記憶装置100内のROM1以外には
実際にはデータが書込まれないにもかかわらず、読出デ
ータとして“H"の擬似データが得られる。そのため、RO
Mライタから見ると、ROM1以外のアドレス領域において
も一見書込が正常に行なわれているかのように見える。
その結果、半導体記憶装置100内のROM1のメモリ容量が
汎用ROMのメモリ容量に一致しない場合でも、第９図に
示されるような市販のROMライタを用いてROM1にプログ
ラミングを行なうことができる。
汎用ROMのメモリ容量に一致しない場合でも、第９図に
示されるような市販のROMライタを用いてROM1にプログ
ラミングを行なうことができる。
このように、上記実施例によれば、半導体記憶装置100
に与えられるアドレス領域が適当な汎用ROMのアドレス
領域と一致しかつROM1のアドレス領域がその汎用ROMの
アドレス領域に含まれている場合には、書込方式および
読出方式をROM1と汎用ROMとの間で相互に一致させてお
けば、半導体記憶装置100においても汎用ROMと同一の書
込制御を実現することができる。
に与えられるアドレス領域が適当な汎用ROMのアドレス
領域と一致しかつROM1のアドレス領域がその汎用ROMの
アドレス領域に含まれている場合には、書込方式および
読出方式をROM1と汎用ROMとの間で相互に一致させてお
けば、半導体記憶装置100においても汎用ROMと同一の書
込制御を実現することができる。
なお、上記実施例では、回路手段の一例としてRAM3およ
び入出力バッファ５が示されているが、回路手段はそれ
以外のメモリ構成および回路構成であってもよい。ま
た、ROM1は、EPROM、EEPROMまたはその他のプログラム
可能なメモリであってもよい。
び入出力バッファ５が示されているが、回路手段はそれ
以外のメモリ構成および回路構成であってもよい。ま
た、ROM1は、EPROM、EEPROMまたはその他のプログラム
可能なメモリであってもよい。
また、ROM書込モード制御回路10および入出力バッファ
９の構成も上記の構成に限らない。たとえば、第６図に
示されるトランジスタQ3の代わりにＮチャネルMOSトラ
ンジスを用いて、そのトランジスタを接地端子に接続し
てもよい。この場合には、“L"の擬似データが出力され
る。
９の構成も上記の構成に限らない。たとえば、第６図に
示されるトランジスタQ3の代わりにＮチャネルMOSトラ
ンジスを用いて、そのトランジスタを接地端子に接続し
てもよい。この場合には、“L"の擬似データが出力され
る。
［発明の効果］ 以上のようにこの発明によれば、半導体記憶装置に含ま
れるプログラム可能メモリ手段の容量が市販のプログラ
ム装置の容量と異なる場合でも、市販のプログラム装置
を用いてプログラム可能メモリ手段にプログラミングを
容易に行なうことができる。
れるプログラム可能メモリ手段の容量が市販のプログラ
ム装置の容量と異なる場合でも、市販のプログラム装置
を用いてプログラム可能メモリ手段にプログラミングを
容易に行なうことができる。
第１図はこの発明の一実施例による半導体記憶装置の構
成を示すブロック図である。第２図は第１図の半導体記
憶装置に含まれるROM書込モード制御回路の構成を示す
回路図である。第３図は第１図の半導体記憶装置に含ま
れる入出力バッファの構成の一例を示す回路図である。
第４図は第３図の入出力バッファに含まれるバッファの
構成を示す回路図である。第５図は第４図のバッファの
動作を説明するための真理値表を示す図である。第６図
は第１図の半導体記憶装置に含まれる入出力バッファの
構成を示す回路図である。第７図および第８図は第１図
に示される半導体記憶装置の動作を説明するためのタイ
ミングチャートである。第９図は市販のROMライタを用
いたプログラミングを説明するための図である。第10図
は従来の半導体記憶装置の構成を示すブロック図であ
る。第11図は第10図の半導体記憶装置の動作を説明する
ための波形図である。 図において、１はROM、２は入出力バッファ、３はRAM、
４は入出力バッファ、５は入出力バッファ、６はアドレ
スバッファ・デコーダ、７は制御回路、９は入出力バッ
ファ、10はROM書込モード制御回路、100は半導体記憶装
置、P1はモード設定信号入力端子、MSはモード設定信号
である。 なお、各図中同一符号は同一または相当部分を示す。
成を示すブロック図である。第２図は第１図の半導体記
憶装置に含まれるROM書込モード制御回路の構成を示す
回路図である。第３図は第１図の半導体記憶装置に含ま
れる入出力バッファの構成の一例を示す回路図である。
第４図は第３図の入出力バッファに含まれるバッファの
構成を示す回路図である。第５図は第４図のバッファの
動作を説明するための真理値表を示す図である。第６図
は第１図の半導体記憶装置に含まれる入出力バッファの
構成を示す回路図である。第７図および第８図は第１図
に示される半導体記憶装置の動作を説明するためのタイ
ミングチャートである。第９図は市販のROMライタを用
いたプログラミングを説明するための図である。第10図
は従来の半導体記憶装置の構成を示すブロック図であ
る。第11図は第10図の半導体記憶装置の動作を説明する
ための波形図である。 図において、１はROM、２は入出力バッファ、３はRAM、
４は入出力バッファ、５は入出力バッファ、６はアドレ
スバッファ・デコーダ、７は制御回路、９は入出力バッ
ファ、10はROM書込モード制御回路、100は半導体記憶装
置、P1はモード設定信号入力端子、MSはモード設定信号
である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１のアドレス領域が割り当てられたプロ
グラム可能メモリ手段、 前記第１のアドレス領域とは異なる第２のアドレス領域
が割り当てられた回路手段、 アドレス信号および制御信号に応答して前記メモリ手段
または前記回路手段に対してデータの書込または読出を
行なう書込／読出手段、 第１の動作モードまたは第２の動作モードを指定するた
めのモード指定信号を受けるモード指定信号受信手段、 予め定められた擬似データを出力するための擬似データ
出力手段、および 前記アドレス信号が前記第１のアドレス領域を指定して
いるときまたは前記モード指定信号が前記第１の動作モ
ードを指定しているときに、前記書込／読出手段を能動
化し、前記アドレス信号が前記第１のアドレス領域以外
のアドレスを指定し、前記モード指定信号が前記第２の
動作モードを指定しかつ前記制御信号が読出状態である
ときに、前記擬似データ出力手段を能動化する制御手段
を備えた、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26070790A JPH0799636B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体記憶装置 |
| US07/764,680 US5233561A (en) | 1990-09-28 | 1991-09-25 | Composite semiconductor storage device and operating method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26070790A JPH0799636B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137299A JPH04137299A (ja) | 1992-05-12 |
| JPH0799636B2 true JPH0799636B2 (ja) | 1995-10-25 |
Family
ID=17351652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26070790A Expired - Fee Related JPH0799636B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5233561A (ja) |
| JP (1) | JPH0799636B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748982A (en) * | 1993-04-05 | 1998-05-05 | Packard Bell Nec | Apparatus for selecting a user programmable address for an I/O device |
| US5440513A (en) * | 1993-05-03 | 1995-08-08 | Motorola Inc. | SRAM with programmable preset data |
| JP3141146B2 (ja) * | 1993-07-27 | 2001-03-05 | 三菱電機株式会社 | ワンチップマイクロコンピュータ |
| JP3441613B2 (ja) * | 1996-04-11 | 2003-09-02 | シャープ株式会社 | 逐次型順序変換装置 |
| JP3337616B2 (ja) * | 1997-03-19 | 2002-10-21 | シャープ株式会社 | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783764A (en) * | 1984-11-26 | 1988-11-08 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memories, and peripheral circuit which may be statically or dynamically operated |
| US4757474A (en) * | 1986-01-28 | 1988-07-12 | Fujitsu Limited | Semiconductor memory device having redundancy circuit portion |
| JPS63157341A (ja) * | 1986-12-22 | 1988-06-30 | Nec Corp | 光磁気記録再生ヘツド |
| JPS63175300A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| US5001670A (en) * | 1987-02-06 | 1991-03-19 | Tektronix, Inc. | Nonvolatile memory protection |
-
1990
- 1990-09-28 JP JP26070790A patent/JPH0799636B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-25 US US07/764,680 patent/US5233561A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5233561A (en) | 1993-08-03 |
| JPH04137299A (ja) | 1992-05-12 |
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