JPH0823080A - メモリ装置の製造方法およびメモリセル - Google Patents

メモリ装置の製造方法およびメモリセル

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JPH0823080A
JPH0823080A JP447295A JP447295A JPH0823080A JP H0823080 A JPH0823080 A JP H0823080A JP 447295 A JP447295 A JP 447295A JP 447295 A JP447295 A JP 447295A JP H0823080 A JPH0823080 A JP H0823080A
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memory
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JP447295A
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ジー．ハーワード マーク
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links

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  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
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Abstract

(57)【要約】 （修正有） 【目的】 設計段階では、揮発性メモリとして作動し、
設計完了時には、不揮発性メモリとして作動させるこ
と。 【構成】 第１アンチフューズＡ１をメモリセルに設
け、このメモリセル１０を不揮発性状態に設定できるよ
うに、この第１アンチフューズＡ１を動作させる。メモ
リセル１０に、一対の交差接続したインバータＩ１，Ｉ
２を設ける。第１アンチフューズＡ１をこれら交差接続
したインバータの一方のインバータの出力Ｂと接地との
間に接続し、第１アンチフューズＡ１を作動させて、メ
モリセルを第１の不揮発性状態に設定する。第２アンチ
フューズＡ２を出力Ｂと電源電圧ＶCCとの間に接続する
と共に、これを作動させて、メモリセルを第２の不揮発
性状態に設定できる。これらアンチフューズＡ１，Ａ２
のいずれか一方のみを、メモリセル中でプログラムす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、概して、不揮発性メモ
リに関し、特に、プログラマブルアンチフューズ技術を
駆使したメモリセルに関するものである。
【０００２】
【従来技術及び発明が解決しようとする課題】一般に、
半導体メモリは、二種類に分類できる。即ち、揮発性メ
モリと不揮発性メモリである。これら揮発性メモリで
は、電力供給を停止すると、記憶したデータは失われて
しまう。他方、不揮発性メモリでは、電力供給を停止す
ると、記憶したデータは失われないようになる。スタテ
ック不揮発性メモリを、計算器、時計、ゲーム機器およ
び他の商品において必要とするので、このようなタイプ
のメモリに対する要求が増大してきている。これら不揮
発性メモリの代表的なものとしては、ＲＯＭ（読出し専
用メモリ）、ＥＰＲＯＭ、フラッシュＥＰＲＯＭおよび
ＥＥＰＲＯＭ（電気的消去可能ＰＲＯＭ）が含まれてい
る。ＲＯＭにおいて、これのメモリ内容は、１つまたは
それ以上の製造された層の選択パターンによって、製造
時に決められてしまう。しかし、このＲＯＭにストア
（記憶）されたデータをユーザが変更したい場合に、こ
のＲＯＭを書替えることは出来ない。このため、ユーザ
は、所望のメモリ内容を再特定する必要があると共に、
この変更したチップをストアした新しい情報で製造する
必要がある。ＥＰＲＯＭ（消去可能なＰＲＯＭ）は、こ
のメモリアレイを紫外線に露光して消去する。これによ
って、ＦＡＭＯＳ（フローティングゲートアバランシュ
インジェクションＭＯＳ）のフローティングゲートにス
トアされた電荷を周辺の導電材料へ放電することがで
き、この結果として、このセルの状態を消去できる。こ
のメモリを書替えるためには、昇圧した電圧源を用い
て、電荷を所望のＦＡＭＯＳフローティングゲートへ通
過させる必要がある。このＥＰＲＯＭの欠点としては、
高いプログラミング電圧が必要なために、消去時間が長
くなり（約２０分間）、高価なウインドウパッケージが
必要となり、且つ製造が複雑となる。また、このＥＰＲ
ＯＭを再構成するために、システムから切離す必要があ
る。
【０００３】一方、ＥＥＰＲＯＭ（電気的消去可能なＰ
ＲＯＭ）は、昇圧した電圧を印加することによって、電
気的に消去できる。この昇圧電圧によって、電荷を、Ｆ
ＡＭＯＳデバイスのフローティングゲートに上書きす
る。このことによって、ＥＥＰＲＯＭには以下のような
利点が存在する。即ち、これらＥＥＰＲＯＭデバイスを
システムに存在させている間に、急速に消去できる点、
および、これらＥＥＰＲＯＭデバイスを、安価なプラス
チックパッケージで得ることが可能となる。しかし乍
ら、これらＥＥＰＲＯＭには、以下のような欠点が存在
する。即ち、システム設計者によって、この昇圧させた
プログラミング電圧ならびに正規の電源電圧を、設計の
ためにルート付けする必要がある。一般に、この消去は
大きなブロックで行われるので、プロトタイプでは、ユ
ーザは、何れかの変更を行なう場合には、これらメモリ
内容を完全に再度ロードする必要が生じてしまう。
【０００４】他方、フラッシュテクノロジーは、不揮発
性メモリビジネスにおける最新の成功した手法である。
このフラッシュメモリは、ＥＥＰＲＯＭに類似している
が、消去電圧が、正規の電源電圧と同一である点が異な
る。同様に、消去が大きなブロックで行われるため、プ
ロトタイプでは、ユーザは、何れかの変更を行なう場合
には、これらメモリ内容を再度ロードする必要がある。
【０００５】
【課題を解決するための手段】メモリセルを不揮発性状
態に設定するように動作可能な第１のプログラマブルア
ンチフューズ（ａｎｔｉｆｕｓｅ）を具備したメモリセ
ルが開示されている。本発明の一実施例によれば、この
メモリセルには、一対の交差接続（ｃｒｏｓｓ−ｃｏｕ
ｐｌｅｄ）されたインバータが設けられている。第１の
プログラマブルアンチフューズを、これら交差接続され
たインバータの一方の出力と、接地ノードとの間に接続
する。この第１のプログラマブルアンチフューズは、こ
のメモリセルを例えば論理“１”のような第１の不揮発
状態に設定できるように動作できる。第２のプログラマ
ブルアンチフューズを、これら交差接続したインバータ
の他方の出力と接地ノードとの間に接続する。この第２
プログラマブルアンチフューズは、メモリセルを、例え
ば論理“０”のような第２の不揮発状態に設定するよう
に動作できる。
【０００６】本発明によれば、プログラマブルアンチフ
ューズテクノロジーを利用したメモリセルを提供でき、
このメモリセルは、初期には、極めて容易に書替え可能
な揮発性メモリであり、その後、不揮発性メモリにする
ことができる利点がある。一般に、揮発性メモリは、こ
のメモリが存在するシステムの開発段階においては有用
なものである。このようなシステムを一旦、デバッグ処
理すると共に、システムのスペックを最終決定すると、
このメモリを不揮発性にすると共に、適当なアンチフュ
ーズをプログラミング（書込む）ことによって読出専用
とすることが可能となる。本発明の有効な利用法として
は、マイクロプロセッサマイクロコードおよびＢＩＯＳ
インストラクションチップのような回路が包含されてい
る。
【０００７】
【実施例】以下、本発明の好適実施例を、数種類のＣＭ
ＯＳメモリセルの構成に基いて詳述する。また、当業者
によって明らかなように、本発明は、例えば、ＳＲＡＭ
（スタテックＲＡＭ）、シフトレジスタ、逐次アクセス
可能なメモリ、ならびに他のランダムアクセスメモリの
ようなデバイスに適用できるものであり、これによって
種々の利益をもたらすものである。
【０００８】また、本発明の好適実施例によれば、シス
テム設計者がシステムの開発中に、正確に、標準のリー
ド／ライトＲＡＭのように取扱うことができるようなメ
モリシステムを利用できるようになる。これらのチップ
は、ユーザによってストアしたデータを永久的に固定す
ると共に、このチップを不揮発性ＲＯＭに変更する決定
を行なうまで、通常のＳＲＡＭとして動作する。この後
で、リード（読出）動作を、依然標準のＳＲＡＭとして
実行できるが、新規なデータや異なったデータを書込む
ことができないようになる。
【０００９】これによって、従来の不揮発性メモリテク
ノロジーでは必要であった消去ステップを回避できる。
また、一旦、ＳＲＡＭのデータ内容を最終決定すると、
不揮発性ＲＯＭにこれら最終のＳＲＡＭデータ内容を実
現するのに極めて便利なものとなる。また、本発明は、
一旦、ＳＲＡＭの内容を不揮発性で作ってしまうと、１
回のプログラム可能なものであるが、このことは、不揮
発性メモリの多くを使用するシステムの要件の主要素と
一致するものである。ここで、ＥＰＲＯＭ市場の大半
は、低価格なウインドウレスプラスチックパッケージに
よって満足な結果が得られており、これらによって、Ｅ
ＰＲＯＭを１回のプログラミング動作を可能としてい
る。このことは、システムのスペック（仕様）を一旦、
完成した後では受入れ可能となる。
【００１０】図１には、本発明の第１好適実施例が図示
されている。この図１のメモリセル１０は、従来のＳＲ
ＡＭメモリセルに以下の点で類似している。即ち、２つ
の交差接続されたインバータＩ１とＩ２および２つのパ
ス（通過）トランジスタ２０と３０とが設けられてい
る。これらインバータＩ１およびＩ２の各々には、ＶCC
と出力ノードＢ，Ａとの間に接続されたｐチャネルトラ
ンジスタ２２，２６、ならびにこの出力ノードＢ，Ａと
接地との間に接続されたｎチャネルトランジスタ２４，
２８が設けられている。パストランジスタ２０を、ビッ
トラインＢＬと上記インバータＩ１への入力との間に接
続する。パストランジスタ３０を、ビットラインＢＬ−
と上記インバータＩ２への入力との間に接続する。これ
らパストランジスタ２０，３０のゲートをワードライン
信号ＷＬに接続する。ここで、図１の本実施例のメモリ
セル１０が、従来のＳＲＡＭと異なる点は、以下の通り
である。即ち、このメモリセルには、インバータＩ１の
出力と接地との間に接続されたアンチフューズＡ１およ
びこのインバータＩ１の出力とＶCCとの間に接続された
アンチフューズＡ２が設けられていることである。通
常、これらアンチフューズはオープン（開路）デバイス
であり、これによって、以下の点を除いて、通常のメモ
リセル動作に影響を与えるものではない。即ち、少容量
の追加のキャパシタンスならびに、採用したアンチフュ
ーズテクノロジーに依存して生じるこれらアンチフュー
ズを通過する小量の洩れ電流である。トランジスタのサ
イズは洩れ電流を供給することを考慮して決められる。
アンチフューズの製造方法は、周知な技術である。
【００１１】図２には、図１に示したメモリセル１０を
多数組合わせて、例えばＳＲＡＭ３４におけるようなメ
モリアレイを構成したものが図示されている。従って、
このＳＲＡＭ３４を、開発中のシステムに配置すること
ができる。開発段階の動作中、図１のメモリセル１０
は、代表的なＳＲＡＭセルのように動作する。このセル
１０にストアした値を、何時でも変更できると共に、パ
ワーダウン（電源ＯＦＦ）状態の下では、このストアし
た値は消去される。次に、システム設計が完了すると、
アンチフューズＡ１またはＡ２を飛ばすことによって、
このセル１０を不揮発性、即ち固定とすることができ
る。アンチフューズＡ１を飛ばした場合には、セル１０
によって、ロジック（論理値）“１”を永久にストアす
るようになる。他方のアンチフューズＡ２を飛ばした場
合には、このセル１０によって、ロジック“０”を永久
にストアするようになる。このアンチフューズＡは、ラ
インＢＬ−とＷＬの両者に高電圧を印加することによっ
て、飛ばすことができる。更に電流が、ノードＡからト
ランジスタ２８を介して接地に分流しないように低い電
圧をラインＢＬに印加する。ラインＢＬ−に印加された
電圧（これから、パストランジスタ３０間のスレッシュ
ホールド電圧降下分を差引いた電圧）をノードＢに印加
すると共に、アンチフューズＡ１の両端子に印加する。
この電圧が十分に高いものであれば、このアンチフュー
ズは飛ぶようになる。従って、ノードＢはＧＮＤに接続
され、トランジスタ２８がオフとなると共にトランジス
タ２６がオンとなる。従って、ノードＡはハイとなり、
このセルは、ストアしたロジック１を有するようにな
る。この代りに、アンチフューズＡ２の両端子間の電圧
が、このアンチフューズをプログラムするのに十分に大
きくなるまで、高電圧をラインＷＬに印加し、低電圧を
ラインＢＬ−に印加し、更に、ＶCCを上昇させることに
よってこのアンチフューズＡ２をプログラムできる。こ
のアンチフューズＡ２が、一旦、プログラムされると、
ノードＢはＶCCに接続され、これによって、トランジス
タ２８はオンとなると共に、トランジスタ２６はオフと
なる。従って、ノードＡは低電圧状態となると共に、
“０”がセル１０にストアされる。これらアンチフュー
ズＡ１，Ａ２の内、一方のみがプログラムされるもので
ある。これらアンチフューズをプログラムするために必
要な電圧は、アンチフューズの設計およびテクノロジー
ならびに、トランジスタの特性に依存するものである。
使用するアンチフューズテクノロジーに依存して、これ
ら電圧の代表値は、１０〜２０Ｖの範囲である。新しい
アンチフューズテクノロジーによっては、これより低い
プログラミング電圧によって実現している。例えば、Ａ
ｃｔｅｌ社へ譲渡された米国特許第４，８９９，２０５
号に開示されたアンチフューズプログラミングテクノロ
ジーでは、ミリ秒程度の期間中、この電圧を高電圧に保
持することが要求されている。アモルファスシリコンの
ような他のアンチフューズでは、この期間に、マイクロ
秒程度プラスしたものが採用されている。
【００１２】図３には、第２の好適実施例が開示されて
いる。ここで、メモリセル５０は、５−トランジスタメ
モリ記憶セルの代表的なセルと以下の点で類似してい
る。即ち、交差接続されたインバータＩ３とＩ４ならび
にパス（通過）トランジスタ４０を具備している点であ
る。上述のケースのように、これらインバータＩ３とＩ
４の各々には、各インバータＩ３，Ｉ４の出力ノード
Ｄ，ＣとＶCCとの間に接続されたｐチャネルトランジス
タ４２，４６が設けられている。上記パストランジスタ
４０を、ノードＣとメモリセルの入力ＩＮとの間に接続
する。このノードＣは、また、メモリセル５０の出力ノ
ードＯＵＴでもある。このメモリセル５０は、以下の構
成が従来のものと異なる。即ち、ノードＤと接地との間
に接続されたアンチフューズＡ３および、ノードＣと接
地との間に接続されたアンチフューズＡ４が設けられて
いることである。
【００１３】動作において、多数のセル５０を組合わせ
て、図２に示したようなＳＲＡＭ３４の如きメモリデバ
イスを構成することができる。第１実施例のように、こ
のメモリセル５０は、システムの開発段階では、代表的
なメモリセルとして作動するようになる。一旦、設計が
完成すると、これらアンチフューズＡ３，Ａ４のいずれ
か一方をプログラムして、所望の値を永久的にストアす
る。ハイ出力を望む場合には、アンチフューズＡ３をプ
ログラムし、反対に、ロー出力を望む場合には、アンチ
フューズＡ４をプログラムする。また、図３を参照し乍
ら、アンチフューズＡ３を以下のようにプログラムする
ことを説明する。即ち、このアンチフューズＡ３の両端
間に、広範な電位差を与えるために、低電圧を入力ＩＮ
に、高電圧をラインＷＬに印加することによって、ｐチ
ャネルトランジスタ４２をオンすると共に、ＶCCを昇圧
することによってアンチフューズＡ３をプログラムす
る。従って、ノードＤと接地との間に接続状態を形成す
ることによって、アンチフューズＡ３をプログラムでき
る。この結果として、ｐチャネルトランジスタ４６をオ
ン状態に保持し、ノードＯＵＴをＶCCまで昇圧させるの
で、出力ＯＵＴが永久的にハイとなる。また、アンチフ
ューズＡ４は、入力ＩＮとラインＷＬとに高電圧を与え
ることによってプログラムできる。また、ノードＣと接
地との間の電位差、即ち、アンチフューズＡ４の両端間
の電位差は、このアンチフューズＡ４をプログラムする
のに十分高いものであり、これによって、ノードＣ（Ｏ
ＵＴ）と接地との間に接続が形成されるようになる。
【００１４】図４には、第３の好適実施例が図示されて
いる。セル７２は、従来の４−トランジスタ／２−抵抗
ＳＲＡＭの構成と類似しているが、以下の点で異なる。
即ち、アンチフューズＡ５およびＡ６が追加された点で
ある。このメモリセル７２には、ノードＦおよびＥのそ
れぞれと、ＶCCとの間に接続された抵抗６２および６６
が設けられている。Ｎチャネルトランジスタ６４と６８
とを、ＧＮＤとノードＦおよびＥのそれぞれとの間に接
続する。パストランジスタ６０をノードＥとラインＢＬ
との間に接続すると共に、パストランジスタ７０をノー
ドＦとラインＢＬ−との間に接続する。これらパストラ
ンジスタ６０と７０とのゲートをラインＷＬに接続す
る。アンチフューズＡ５をノードＦとＧＮＤとの間に接
続すると共に、これを用いて、セル７２中にロジック
“１”をストアできる。このアンチフューズＡ５は、ラ
インＢＬ−とＷＬとに高電圧を印加すると共に、ライン
ＢＬに低電圧を印加することによってプログラムするこ
とができる。他方、アンチフューズＡ６をノードＥとＧ
ＮＤとの間に接続し、これを用いてセル７２にロジック
“０”をストアできる。このアンチフューズＡ６は、ラ
インＢＬとＷＬとに高電圧を印加すると共に、ラインＢ
Ｌ−に低電圧を印加することによってプログラムするこ
とができる。
【００１５】以上、本発明を種々の実施例を参照し乍ら
説明したが、これらに限定されるものではない。これら
図示した種々の実施例の組合せ／変形例は元より、他実
施例も、本発明の要旨である。従って、添付の請求の範
囲によってこれら変形例等を規定できる。
【００１６】以上の説明に関して、更に、以下の項を開
示する。
【００１７】（１） 第１プログラマブルアンチフュー
ズを具備したメモリセルにおいて、このメモリセルを不
揮発性状態に設定できるように前記第１プログラマブル
アンチフューズを作動させたことを特徴とするメモリセ
ル。
【００１８】（２） 更に、 ａ） 一対の交差接続したインバータを設け、前記第１
プログラマブルアンチフューズを、前記交差接続したイ
ンバータの第１インバータの出力と、接地ノードとの間
に接続した第１項記載のメモリセル。
【００１９】（３） 更に、 ａ） 前記交差接続したインバータの第２インバータの
出力と、前記接地ノードとの間に接続された第２プログ
ラマブルアンチフューズを設けた第２項記載のメモリセ
ル。
【００２０】（４） 更に、 ａ） 前記交差接続したインバータの第１インバータの
出力と、電源電圧との間に接続された第２プログラマブ
ルアンチフューズを設けた第２項記載のメモリセル。
【００２１】（５） 前記交差接続したインバータの各
々に、電源電圧と、前記接地ノードとの間に直列接続さ
れたｐチャネルトランジスタとｎチャネルトランジスタ
とを設けた第２項記載のメモリセル。
【００２２】（６） 前記交差接続したインバータの各
々に、電源電圧と、前記接地ノードとの間に直列接続さ
れた抵抗とｎチャネルトランジスタとを設けた第２項記
載のメモリセル。
【００２３】（７） 複数個のメモリセルを具備し、こ
れらメモリセルの各々には： ａ） 一対の交差接続したインバータと； ｂ） これら交差接続したインバータの一方と、ビット
ラインとの間に接続された少なくとも１つのパス（通
過）トランジスタと； ｃ） これら交差接続したインバータの第１ノードと接
地との間に接続された第１プログラマブルアンチフュー
ズとが設けられたことを特徴とするメモリデバイス。
【００２４】（８） 更に、前記メモリセルの各々に対
して、前記交差接続したインバータの第２ノードと接地
との間に接続された第２プログラマブルアンチフューズ
を設けた第７項記載のメモリデバイス。
【００２５】（９） 前記第１および第２ノードが、前
記交差接続したインバータの出力ノードである第８項記
載のメモリデバイス。
【００２６】（１０） 更に、前記メモリセルの各々に
対して、前記第１ノードと電源電圧との間に接続された
第２プログラマブルアンチフューズを設けた第７項記載
のメモリデバイス。
【００２７】（１１） 前記交差接続したインバータの
各々に、電源電圧と前記接地との間に直列接続されたｐ
チャネルトランジスタおよびｎチャネルトランジスタを
設けた第７項記載のメモリデバイス。
【００２８】（１２） 前記交差接続したインバータの
各々に、電源電圧と前記接地との間に直列接続された抵
抗およびｎチャネルトランジスタを設けた第１１項記載
のメモリデバイス。
【００２９】（１３） メモリ装置を製造するに当り、 ａ） 複数のメモリセルを設けるステップと、これらメ
モリセルの各々には、第１および第２出力ノードを有す
る一対の交差接続したインバータが設けられ、 ｂ） これら複数のメモリセルの各々に対して、これら
メモリセルの各々の前記第１出力ノードと接地との間に
接続した第１アンチフューズを設けるステップと； ｃ） 前記複数のメモリセルの少なくとも１つのメモリ
セル中の前記第１アンチフューズをプログラミングする
ステップとを具備したことを特徴とするメモリ装置製造
方法。
【００３０】（１４） 前記第１アンチフューズをプロ
グラミングするステップに、前記メモリセルの内の少な
くとも１つの第１メモリセルの第１出力ノードに対し
て、第１ビットラインを介して、プログラミング電圧を
供給するステップを設けた第１３項記載の製造方法。
【００３１】（１５） 更に、少なくとも前記第１メモ
リセルの前記第２出力ノードを、第２のビットラインを
介して、接地するステップを設けた第１４項記載の製造
方法。
【００３２】（１６） 更に、 ａ） 前記メモリセルの各々に対して、これらメモリセ
ルの各々の前記第２出力ノードと、接地との間に接続さ
れた第２アンチフューズを設けるステップと； ｂ） 少なくとも、前記第２のメモリセルの前記第２出
力ノードにプログラミング電圧を供給することによっ
て、少なくともこの第２メモリセル中の前記第２アンチ
フューズをプログラミングするステップとを設けた第１
３項記載の製造方法。
【００３３】（１７） 前記アンチフューズをプログラ
ミングするステップには、 ａ） 第１のパストランジスタおよび第１ビットライン
を介して、少なくとも前記第２メモリセルの前記第２出
力ノードに前記プログラミング電圧を印加するステップ
と； ｂ） 第２のパストランジスタおよび第２バスラインを
介して、少なくとも第２メモリセルの前記第１出力ノー
ドを接地するステップとを設けた第１６項記載の製造方
法。
【００３４】（１８） 前記第２アンチフューズをプロ
グラミングするステップには、 ａ） 第１ビットラインを介して、少なくとも１つのト
ランジスタの前記第１出力ノードを接地するステップ
と； ｂ） 電圧供給ラインを介して、少なくとも前記第２メ
モリセルの前記出力ノードに前記プログラミング電圧を
供給するステップとを設けた第１６項記載の製造方法。
【００３５】（１９） 更に、 ａ） 前記複数のメモリセルの各々に対して第２アンチ
フューズを設けるステップと、この第２アンチフューズ
を、前記複数のメモリセルの各々の前記第１ノードと電
源電圧との間に接続し、 ｂ） この第１出力ノードを接地すると共にこの電源電
圧を昇圧することによって、少なくとも前記第２メモリ
セル中の前記第２アンチフューズをプログラミングする
ステップとを設けた第１３項記載の製造方法。
【００３６】（２０） 第１アンチフューズＡ１をメモ
リセル１０に設け、このメモリセル１０を不揮発性状態
に設定できるように、この第１アンチフューズＡ１を動
作させる。一実施例では、このメモリセル１０に、一対
の交差接続したインバータＩ１，Ｉ２を設ける。この第
１アンチフューズＡ１をこれら交差接続したインバータ
の一方のインバータの出力Ｂと接地との間に接続し、こ
の第１アンチフューズＡ１を作動させて、このメモリセ
ルを第１の不揮発性状態に設定する。第２アンチフュー
ズＡ２を出力Ｂと電源電圧ＶCCとの間に接続すること共
に、これを作動させて、上記メモリセル１０を第２の不
揮発性状態に設定できる。これらアンチフューズのいず
れか一方（Ａ１又はＡ２）のみを、メモリセル１０中で
プログラムする。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施例による、プログラ
マブルアンチフューズテクノロジーを用いて６−トラン
ジスタメモリセルを表わす図。
【図２】図２は、本発明の実施例のメモリアレイデバイ
スを表わすブロック図。
【図３】図３は、本発明の第２実施例による、プログラ
マブルアンチフューズテクノロジーを用いて、５−トラ
ンジスタメモリセルを表わす図。
【図４】図４は、本発明の第３実施例による、プログラ
マブルアンチフューズテクノロジーを用いた、４−トラ
ンジスタ／２−抵抗メモリセルを示す図。
【符号の説明】
１０，５０，７２ メモリセル Ｉ１〜Ｉ６ インバータ ２２，２４，２６，２８，４２，４４，４６，４８，６
２，６４，６６，６８ｐチャネル／ｎチャネルトランジ
スタ ３４ メモリアレイデバイス ２０，３０，４０，６０，７０ パストランジスタ Ａ１〜Ａ６ アンチフューズ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11 Ｈ０１Ｌ 27/10 ３８１

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１プログラマブルアンチフューズを具
    備したメモリセルにおいて、このメモリセルを不揮発性
    状態に設定できるように前記第１プログラマブルアンチ
    フューズを作動させたことを特徴とするメモリセル。
  2. 【請求項２】 メモリ装置を製造するに当り、 ａ） 複数のメモリセルを設けるステップと、これらメ
    モリセルの各々には、第１および第２出力ノードを有す
    る一対の交差接続したインバータが設けられ、 ｂ） これら複数のメモリセルの各々に対して、これら
    メモリセルの各々の前記第１出力ノードと接地との間に
    接続した第１アンチフューズを設けるステップと； ｃ） 前記複数のメモリセルの少なくとも１つのメモリ
    セル中の前記第１アンチフューズをプログラミングする
    ステップとを具備したことを特徴とするメモリ装置製造
    方法。
JP447295A 1994-01-13 1995-01-13 メモリ装置の製造方法およびメモリセル Pending JPH0823080A (ja)

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