JPH079991B2 - 電界効果トレンチ・トランジスタ・アレイの製造方法 - Google Patents

電界効果トレンチ・トランジスタ・アレイの製造方法

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JPH079991B2
JPH079991B2 JP13041690A JP13041690A JPH079991B2 JP H079991 B2 JPH079991 B2 JP H079991B2 JP 13041690 A JP13041690 A JP 13041690A JP 13041690 A JP13041690 A JP 13041690A JP H079991 B2 JPH079991 B2 JP H079991B2
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ウエイ・ホワング
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、ROMセル及びDRAMセル用の垂直形軽ドープト
・ドレイン・トレンチ・トランジスタ・アレイの製造法
に関する。
B.従来の技術 1984年８月21日付けでソクロフ（Soclof）に授与され
た、「深いトレンチの傾斜注入に続きこれを誘電体で再
充てんすることにより極めて小区域のPNP横向きトラン
ジスタを製作する方法（METHOD OF MAKING EXTREMELY S
MALL AREA PNP LATERAL TRANSISTOR BY ANGLED IMPLANT
OF DEEP TRENCHES FOLLOWED BY REFILLING THE SAME W
ITH DIELECTRICS）」と題する米国特許第4466178号明細
書には、電界酸化物充てんモートすなわちスロット域に
取り囲まれた各トランジスタに対し、小さなアクティブ
域を確立し、チップ上で、数百ものデバイスのアレイを
サブミクロン寸法に同時に処理することができ、アクテ
ィブ域内の基板をドープするのにスロットを利用する。
Ｐ型基板は、１表面にわたって２倍エネルギーで砒素を
打ち込まれ、所定の深さまでＮ域を確立する。この表面
を酸化し、通常フォトレジストでマスクして、所定の深
さまでイオン・ミリングするかODEエッチングするスロ
ット用の領域を開く。スロットの全長をドープするので
なく、ドーピングが２倍エネルギーＮ打込み深さ内の領
域に限定されるような角度でのイオン打込みで、スロッ
トによりＰ＋域を確立する。たたき込み拡散により、エ
ミッタ及びコレクタ用のＰ＋域を拡大し、酸化により、
アクティブ領域のまわりのモート絶縁域が充てんされ
る。
酸化物を剥ぎ取り、Ｎ領域を表面でＮ＋に高めて、ベー
スへのＮ＋領域とエミッタ、コレクタ領域への金属接点
用にシロクスが付着され開かれている。エミッタ電子が
ベース領域の高濃度ドープ（単に重ドープと略称する）
がより少ない部分を介してコレクタへチャネルされるの
で、ベース領域のドープ・プロファイルは、ポテンシャ
ル障壁となり、表面に向かう電子の流れを最少にする。
1985年９月10日付けでシュッテン（Schutten）等に授与
された、「基板基準シールド付２方向性パワーFET（BID
IRECTIONAL POWER FET WITH SUBSTRATE-REFERENCED SHI
ELD）」と題する、米国特許第4541001号明細書には、高
いオフ状態の電圧をブロックする機能を備えた２方向性
パワーFET構造が開示されている。しゃへい電極は、横
方向に隔置されたソース領域とノッチ底部の周囲の共通
ドリフト領域により連結されたチャネル領域の間のノッ
チにある、第１ゲート電極と第２ゲート電極の間で絶縁
されている。しゃへい電極は、それと同じ電位にあり、
かつ当該チャネルを含む領域とドリフト領域の間の接合
部を横ぎる当該主電極の単一接合部降下内にある共通ド
リフト領域を含む基板にオーム接続されている。しゃへ
い電極を参照するステアリング・ダイオード機能が、集
積構造に既に存在する接合部により実行され、離散的な
専用ステアリング・ダイオードを不要とする。しゃへい
電極は、ノッチの一方の側にあるゲート電極に向かう電
場こう配がノッチの反対側に沿ったドリフト領域での空
乏化を誘起しないようにする。こうして、FETのオフ状
態中にドリフト領域における伝導チャネルの望ましくな
い誘引が防止される。
1987年３月17日付けでルー（Lu）に授与された、「トレ
ンチ・コンデンサ構造上に単結晶トランジスタを有する
動的記憶装置及びその製造法（DYNAMIC MEMORY DEVICE
HAVING A SINGLE- CRYSTAL TRANSISTOR ON A TRENCH CA
PACITOR STRUCTURE AND A FABRICATION METHOD THEREFO
R）」と題する、米国特許第4649625号明細書には、アク
セス・トランジスタ及び記憶コンデンサを含む個々のセ
ルを単結晶半導体チップ上に形成する、ダイナミック・
ランダム・アクセス・メモリ（DRAM）デバイスが教示さ
れている。より詳しくは、単結晶アクセス・トランジス
タをトレンチ・コンデンサの上部にスタックした３次元
ダイナミック・ランダム・アクセス・メモリ（DRAM）デ
バイス、ならびに、セルを取り囲む単結晶半導体域で、
またはトレンチの垂直側壁から、あるいは両方によって
結晶化種がもたらされ、アクセス・トランジスタが絶縁
体により分離されている前記メモリの製造法も記載され
ている。この構造では、トレンチが、重ドープＮ＋ポリ
シリコンを含むＰ＋型基板中に位置している。コンデン
サ記憶絶縁体用に、SiO2／Si3N4／SiO2の合成フィルム
が設けられている。薄いSiO2層が、ポリシリコンの上に
配設されている。軽ドープＰ型エピタキシャル・シリコ
ン層が基板とSiO2の上に位置している。メモリ・セル用
のアクセス・トランジスタはトレンチ・コンデンサの頂
部に位置している。Ｎ＋ドープ材料が、トランジスタの
ソース領域をトレンチ内のポリシリコンに接続する。ト
レンチ表面頂部の中ドープＰ領域を、トレンチ表面に沿
ってかなりの量の漏洩電流がある場合、設けることがあ
る。
1987年３月17日付けでマルヒ（Malhi）に授与された、
「DRAMセル及びアレイ（DRAM CELL AND ARRAY」と題す
る、米国特許第4651184号明細書には、DRAMセルが１個
のFETと１個のコンデンサを含み、両方とも基板のトレ
ンチ中に形成されたDRAMセル及びセルのアレイが、製造
法と共に開示されている。１枚のコンデンサ・プレート
及びトランジスタ・ソースが共通していて、トレンチ側
壁の下方部分に形成されている。基板表面上のビット線
に接続しているトランジスタのドレインが、トレンチ壁
面の上方部分に形成され、チャネルはソースとドレイン
の間のトレンチ側壁の垂直部分である。接地線は、トレ
ンチ上部のトランジスタ・ゲートを通過して、もう一方
のコンデンサ・プレートとなっているトレンチの下部中
まで降下している。
1987年６月２日付けでスナミ（Sunami）等に授与され
た、「垂直チャネルFETを有する相補形MOS集積回路（CO
MPLEMENTARY MOS INTEGRATED CIRCUITS HAVING VERTICA
L CHANNEL FETS）」と題する、米国特許第4670768号明
細書には、半導体基板または絶縁体基板上に形成された
半導体層上に設けられ、互いに向き合い両者の間に絶縁
領域を挟んでいて、第１半導体領域にＰチャネルFETを
設け、第２半導体領域にｎチャネルFETを設けてある第
１及び第２突出極の形での半導体領域を含む半導体集積
回路が開示されている。これらのFETは、半導体領域の
上方部分及び底部分にソース領域及びドレイン領域を有
し、ゲート電極を半導体領域の両側面に有する。さらに
突出極状の両半導体領域間の絶縁領域は、ゲート電極及
びゲート絶縁膜として用いられている。
1987年６月９日付けのミウラ（Miura）等に授与され
た、「各メモリ・セルを囲むトレンチを有する半導体メ
モリ・デバイス（SEMICONDUCTOR MEMORY DEVICE WITH T
RENCH SURROUNDING EACH MEMORY CELL）」と題する、米
国特許第4672410号明細書は、それぞれが１個の絶縁ゲ
ート・トランジスタと１個のコンデンサより構成された
メモリ・セルを、行列形式に配列されたビットとワード
線の当該交点に位置させてある、半導体デバイスを開示
している。行列形式に配列された各トレンチにより画定
されている素子形成領域ごとに、１個のメモリ・セルが
形成されている。コンデンサは、半導体基板の少なくと
も厚さの方向形成されたトレンチの側壁面の一部に沿っ
て形成された絶縁膜と、絶縁膜に沿って形成された導電
層を有する。トランジスタは、コンデンサに隣接し、ト
レンチ側面の残りの部分に沿って形成されたゲート絶縁
膜、ゲート絶縁膜に沿って形成されたゲート電極、ゲー
ト絶縁膜に隣接する半導体基板の主要面中に形成された
拡散領域を有する。さらに、半導体メモリ・デバイス
は、ビット線またはワード線の隣接する２線に沿って隣
接する両メモリ・セル間に絶縁領域を有する。この半導
体デバイスの製造法も提案されている。
1987年６月16日付けでチャッタジー（Chatterjee）等に
授与された、「垂直なDRAMセル及び方法（VERTICAL DRA
M CELL AND METHOD）」と題する米国特許第4673962号明
細書には、製造中にセル素子を貫く１個または２個のト
レンチを切り開いて、もとのセルを２個または４個のセ
ルに分割することにより、セルが対または４つ組で形成
される製造法と共に、半導体上のDRAMセル及びそのセル
のアレイが開示されている。このセルは、ワード線及び
ビット線がセル上を横断しているトレンチ側壁に沿って
垂直電界効果トランジスタ及びコンデンサを含む。
1987年７月28日付けでチャッタジー（Chatterjee）に授
与された「DRAMセルと配列（DRAM CELL AND ARRAY）」
と題する、米国特許第4683486号には、セルが１つの電
界効果トランジスタと１つの記憶コンデンサを含み、こ
の両方は基板中のトレンチに形成されたトランジスタ及
びコンデンサである、DRAMセルとセル・アレイをその製
造法と共に開示している。トランジスタのソース、チャ
ネル、ドレイン、及び１枚のコンデンサ・プレートが、
トレンチ中に挿入され基板から絶縁されている材料層
に、形成される。ゲートと他のコンデンサ・プレート
は、基板のトレンチ側壁に形成される。好ましい実施例
では、基板表面上のビット線が挿入層に接続され、基板
表面上のワード線はゲートも形成する基板における拡散
として形成される。トレンチ及びセルはビット線とワー
ド線の交差部に形成される。ビット線及びワード線は直
交する平行線の組を形成している。
1987年８月４日付けでナカジマ（Nakajima）等に授与さ
れた、「一面電極を設けた縦形MOSFETを製造する方法
（METHOD OF MANUFACTURING A VERTICAL MOSFET WITH S
INGLE SURFACE ELECTRODES）」と題する、米国特許第46
83643号明細書には、縦形金属酸化膜半導体FETが、トレ
ンチを半導体基板の主面にほぼ垂直に形成させ、第１導
電層を、ゲート絶縁膜上のトレンチ側壁面を含む、あら
かじめ決定された領域に形成させ、上方及び下方の拡散
層をトレンチの底部及び半導体基板の表面層に形成さ
せ、好ましくは、チャネル・ドープ領域を上方拡散層と
下方拡散層の間の半導体基板に形成させ、第２導電層を
トレンチ底部に下部拡散層と接触して形成させ、トレン
チを充たすように第１導電層から分離させてある。第１
導電層はゲート電極として、拡散層はソース／ドレイン
領域として、それぞれ働く。縦形MOSFETを製造する方法
も提案されている。
1988年３月１日付けでルー（Lu）等に授与された、「エ
ピタキシャル層中に自己整合形接触ウィンドウ及び接続
を形成する方法、ならびにこの方法を用いるデバイス構
造（A FABRICATION METHOD FOR FORMING A SELF-ALIGNE
D CONTACT WINDOW AND CONNECTION IN AN EPITAXIAL LA
YER AND DEVICE STRUCTURES EMPLOYING THE METHOD）」
と題する、米国特許第4728623号明細書には、エピタキ
シャル層をシリコン基板上に設け、エピタキシャル層中
に自己整合形接触ウィンドウを形成するあらかじめ画定
された絶縁キャップ付きアイランドに関する製造法が開
示されている。
アクセス・トランジスタがトレンチ・コンデンサ頂部に
スタックした単結晶シリコン中に形成された、３次元ダ
イナミック・ランダム・アクセス・メモリ（DRAM）デバ
イスに当方法を適用した例を示す。自己整合形横方向エ
ピタキシャル成長、後続の第２エピタキシャル成長ある
いは化学的気相成長法再充てん及びストラッピング工程
を用いる接点接続形成段階により、ソースとトレンチの
接続用の接点ウィンドウを形成する製造法を示す。本発
明は、さらに、前記原理を用いるその他のデバイス構
造、より詳しくは、論理回路及びスタティックRAMセル
用の基本構成回路単位として使用できる別の例として、
負荷抵抗上方にドライバ・デバイスをスタックさせたイ
ンバータ構造に応用することができる。
1983年10月１日付けでユウジ・フルムラ（Yuuji Furumu
ra）に授与された、「縦円筒形MOS FET（VERTICAL CYLI
NDRICAL MOS FIELD EFFECT TRANSISTOR）」と題する、
日本特許第58−3287号明細書、ならびにIBMテクニカル
・ディスクロージャ・ブルテン第23巻第９号（1981年２
月）p.4052所載の、「縦形MOSデバイスにおける減数ビ
ット線コンデンサ（Reduced Bit Line Capacitance in
VMOS Devices）」と題する、D.M.ケニー（Kenney）の発
表論文、及び同誌第29巻第５号（1986年10月）p.2335所
載の、「高密度縦形ドラムセル（High Density Vertica
l Dram Cell）」と題する、同氏の発表論文に、注目さ
れたい。
C.発明が解決しようとする課題 本発明の目的は、ワード線及びビット線間の結合容量を
減少させた低濃度ドープ（軽ドープと略称する）のドレ
イン／ソーズ領域を含むトレンチ・FETトランジスタ・
アレイの製造方法を提供することである。
本発明の目的には、斜角イオン注入法または電子サイク
ロトロン共鳴（ECR）表面ドーピング技法により、トレ
ンチ・トランジスタのしきい値電圧を調節（または制
御）する方法を可能とする、製造行程の改良を提供する
ことも含まれる。
本発明の目的には、軽ドープのドレイン／ソース領域を
設けてあるトレンチ・トランジスタがワード線とビット
線の交点に配設されている、ROMセル及びDRAMセルの性
能改善を提供することも含まれる。
D.課題を解決するための手段 本発明のトレンチ・トランジス・アレイの製造方法によ
れば、半導体ウエハの或る導電型のエピタキシヤル層の
表面領域に反対導電型のドーパントを注入してその導電
型が変換されたウエル領域を形成し、このウエル領域の
表面部分に離隔して埋設型の酸化物分離領域を形成す
る。これらの分離領域相互間におけるウエル領域の表面
部分に高濃度のイオン注入拡散領域を形成する。この拡
散領域はドレイン領域の一部分をなすと同時に、列（又
は行）方向に延びてビット線を構成する。この拡散領域
を貫通してトレンチを形成し、次に、前記高濃度ドレイ
ン部分に結合した低濃度ドレイン部分を、ウエル領域の
表面に位置したトレンチの垂直側壁に、窒化ケイ素マス
ク層を介して自己整合して形成する。これと同時に、こ
のトレンチの底壁に大接して低濃度のソース領域も自己
整合して形成される。窒化ケイ素マスク層を除去した
後、トレンチの垂直側壁に沿ってゲート酸化膜が形成さ
れる。トレンチをポリシリコン層で充填し平坦化し、さ
らに、この充填層の上面を含むウエル領域露出表面上の
行（又は列）方向に延びたポリシリコン配線層を付着し
て転送ゲート兼ワード線を形成する。トレンチ垂直側壁
に対向するチャネル領域に高濃度ドープ層を形成するこ
とにより、ワード線及び拡散層のビット線の交点に配置
されているFETトランジスタ・デバイスのシキイ値電圧
レベルを調節することができる。
本発明の構成は次の通りである。
ケイ素半導体基板上のエピタキシヤル層中に反対の導電
型のドーパントを注入してＰ（又はＮ）型のウエル領域
を形成する段階と、 前記ウエル領域の表面に間隔を置いて複数個の浅い酸化
物分離領域を形成し、これらの隣り合う分離領域相互間
において前記ウエル表面にこれと反対の導電型で高濃度
のドーパントを注入して列（又は行）方向に延びるN
+（又はP+）型の拡散領域を形成して高濃度ドレイン領
域及びビット線領域を同時に確定する段階と、 前記各高濃度拡散領域を貫通して前記ウエル領域の下部
に延びる垂直トレンチをエッチングにより形成する段階
と、 低斜角方向イオン注入法により、前記トレンチの垂直側
壁にP+（又はN+）ドーパントを注入してＮ（又はＰ）チ
ャネルのシキイ値電圧を調整する段階と、 前記トレンチ垂直側壁のうち前記高濃度拡散領域よりも
下方に位置する部分に窒化ケイ素のマスク層を付着する
段階と、 低斜角方向イオン注入法により、前記高濃度拡散領域よ
りも低い濃度で、かつ、同じ導電型のドーパントを注入
して、前記トレンチ垂直側壁のうち窒化ケイ素マスク層
よりも上方位置に前記高濃度拡散領域に結合した低濃度
ドレイン領域を形成すると同時に前記トレンチの底壁の
周りに埋込み型の低濃度ソース領域を形成する段階と、 半導体基板を酸化雰囲気に曝らして、前記トレンチの内
面を含む前記ウエル領域の露出表面に比較的厚い酸化ケ
イ素膜を成長させる段階と、 選択的エッチング雰囲気の下に前記窒化ケイ素マスク層
を前記垂直トレンチ側壁から除去し、薄いゲート酸化物
層を前記垂直トレンチ側壁上に成長させる段階と、 前記トレンチをポリシリコンで充填して平坦化し、この
充填平坦化面を含む前記ウエル領域の露出表面上に行
（又は列）方向に延びたポリシリコン配線層を付着して
転送ゲート兼ワード線を形成する段階と、 より成り、拡散層のビット線及び金属製のワード線の交
点に位置したトレンチの内壁に形成される低濃度ドレイ
ン領域を有する自己整合形の電界効果トレンチ・トラン
ジスタ・アレイの製造方法。
E.実施例 新型の交点軽ドープ・ドレイン／ソース（LDD）トレン
チ・トランジスタの新しい製造行程を記載する。この新
しい縦形トランジスタを第１図に示し、概略配置図の平
面図を第２図に示す。Ｕ形溝の表面に、トレンチ・トラ
ンジスタを取り付ける。Ｕ形溝の浅いトレンチ・トラン
ジスタが、ワード線とメモリのビット線の交差する交点
に配設されるように設計する。このトランジスタの配置
計画は、超小型サイズ、高い詰込み密度、より高速の性
能という利点をもたらす。本発明のROMセル及びDRAMセ
ルへの応用例も、記載する。
自己整合形軽ドープのドレイン／ソース（LDD）ｎチャ
ネルFETの新式製造工程を、次の段階によって記載す
る。
段階（１）n+基板10上にn-エピタキシャル層12を設けて
あるウエハに着手し、パターン作りしてパッド酸化物層
及び窒化シリコン層を形成し、第３図に示すように、画
定してほう素をイオン注入し、退行（retrograde）ｐウ
エル領域15を形成する。
段階（２）パッド酸化物を形成し、浅い酸化物分離トレ
ンチ領域16を画定する。次いで、燐をイオン注入してn
++拡散領域18を形成する。この領域18は、結果として得
られるアクセス・トランジスタのドレイン接合部として
形成され、また、第２図に示すように、拡散ビット線19
として働くように延びている。
段階（３）パッド酸化物を形成し、第５図に示すよう
に、浅いトレンチ20を画定し反応性イオン・エッチング
によりエッチングする。この浅いトレンチの深さは、応
用例に応じて、ｐウエル領域15の内側あるいは外側に位
置するように設計される。
段階（４）第６図に示すように、傾斜イオン注入法また
は電子サイクロトロン共鳴（ECR）表面ドーピング法を
使用して、トレンチ側壁にp+ドーピングを行ない、ｎチ
ャネルしきい電圧を制御する。イオン入射角は、グルー
プの縦横比に従って調節される。
段階（５）パッド酸化物及び窒化けい素層を形成する。
次いで、適切な選択性の高いエッチング（わずかに過度
のエッチング）を用いて、第７図に示すように、浅いト
レンチの側壁に窒化けい素の側壁スペーサ22を形成す
る。
段階（６）第８図に示すように、低角度傾斜イオン注入
法により、自己整合形のn+のような軽ドープ（LDD）接
合部24と埋込みn+ソース接合部26を同時に形成する。
段階（７）第９図に示すように、厚さがゲート酸化物の
よりも大きい、やや厚い酸化物領域16Aを成長させる。
段階（８）選択性エッチングにより、窒化シリコン側壁
スペーサ22を除去する。次いで、第10図に示すように、
薄いゲート酸化物層30を浅いトレンチの垂直壁面上及び
その他の区域に成長させる。
段階（９）浅いトレンチを化学的気相成長法n+ポリシリ
コンで充てんし、パターン作りして転送ゲート32及びワ
ード線33を形成する。金属を付着させ、反応させてけい
化物を形成する。残りの製造工程は標準CMOS技術と同じ
に保ち、第11図のトランジスタ構造を完成する。トレン
チ・セルの最終断面を、第１図に示す。
LDDトレンチ・トランジスタを交点ROMセルのセル・アレ
イへの応用第１例を、第12図に示す。たとえば、14ビッ
ト入力アドレス・コードは、出力アドレス・コード１個
当り４ビットとして、214＝16384ワード線をもたらす。
第13図に概略を示すように、このシステムのためのメモ
リ・アレイは、16384x4（64K）交点から構成されてい
る。ROMにより実施しようとするこのアドレス・コード
変換は、注文設計のBEOLマスクを用いて各アレイ交点で
トレンチを作成したり省いたりして、製造中に永久プロ
グラム化される。このようなアレイを第13図に示すが、
この図はメモリFETがどのようにワード線とビット線の
間に接続されているかを示す。この配置は、各ビット線
でプログラムされた従来のROMアレイと相違する。ま
た、n+拡散ビット線を相互接続として用いると、ドレイ
ン接点面積が減少するという利点が得られる。さらに、
セル・アレイ中に分離領域を必要としないように、ソー
スとドレインは垂直方向に分離されている。0.7ミクロ
ンの技術を使って、3.6平方ミクロン・セルが達成可能
である。これは、16MbのROMのセル・サイズに対応す
る。
本発明のLDDトレンチ・トランジスタは、また、DRAMセ
ル・アレイと共に用いて、DRAMセルの性能を改善する。
前記のように、窒化物側壁スペーサ及び斜角イオン注入
工程段階を加えることにより、新しいLDDアクセス・ト
レンチ・トランジスタは、本発明のｎチャネルLDDトレ
ンチ・トランジスタを従来のｐチャネル・トレンチ・ト
ランジスタの代りに用いる。第14図及び第15図に示す従
来技術の交点DRAMセルに組み込まれることが可能であ
る。
F.発明の効果 以上に記載したのは、独特なLDDトレンチ・トランジス
タを製造する新しい製造工程である。
窒化物側壁スペーサ技法を使用して、より厚い酸化物
を、トレンチ上部に位置したドレイン側部及び上部にわ
たって並びにトレンチ底面に位置したソース上面にわた
って同時に成長させる。このため、ゲート及びドレイン
間、すなわち、ワード線及びビット線間、の結合容量と
か、ゲート（すなわちWL及び埋設形コンデンサの記憶ノ
ード間の結合容量とかが最小化される。したがって、交
点ROMセル及びDRAMセルのアクセス性能が改善されるこ
とになる。
スペーサで画定された軽ドープ・ドレイン（LDD）構造
は、縦形トランジスタを最適化する。トランジスタは、
自己整合したソース接合部及びドレイン接合部、短チャ
ネル効果の改善、改善されたつき抜け特性、可動性劣化
の減少、重合静電容量の減少、ソース及びドレインの増
分抵抗の最小化をもたらす。
この新しい構造の形状は、ゲート段以後平坦であり、数
段の相互接続金属を加えることで容易に強化される。ま
た、斜角イオン注入法や電子サイクロトロン共鳴（EC
R）表面ドーピング法を使用して、縦形トランジスタの
しきい値電圧を調節できる。
【図面の簡単な説明】
第１図は、本発明によるトレンチ・トランジスタの実施
例の側方断面図である。 第２図は、第１図のトレンチ・トランジスタを概略表示
した平面図である。 第３図ないし第12図は、本発明の製造工程の種々の段階
における第１図のトレンチ・トランジスタの側方断面図
である。 第13図は、メモリ・アレイにおけるワード線とビット線
の間で接続されたROMセルとして用いた、第１図及び第1
2図のトレンチ・トランジスタ・デバイスの概略配線図
である。 第14図及び第15図は、DRAMセルとして用いた、本発明に
よるトレンチ・トランジスタ・デバイスの概略断面図で
ある。 10……n+基板、12……n-エピタキシャル層、15……ｐウ
エル領域、16……酸化物分離トレンチ領域、18……n++
拡散領域、19……拡散ビット線、20……トレンチ、22…
…窒化けい素側壁スペーサ、24……軽ドープ・ドレイン
接合部領域、26……n+ソース領域、30……ゲート酸化物
層、32……転送ゲート、33……ワード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 27/112 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３３ (72)発明者 ニツキイ・チヤウ‐チユン・ル アメリカ合衆国ニユーヨーク州ヨークタウ ン・ハイツ、トロート・ブロツク・ストリ ート1424番地 (56)参考文献 特開 昭60−136369（ＪＰ，Ａ) 特開 昭58−3287（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ケイ素半導体基板上のエピタキシヤル層中
    に反対の導電型のドーパントを注入してＰ（又はＮ）型
    のウエル領域を形成する段階と、 前記ウエル領域の表面に間隔を置いて複数個の浅い酸化
    物分離領域を形成し、これらの隣り合う分離領域相互間
    において前記ウエル表面にこれと反対の導電型で高濃度
    のドーパントを注入して列（又は行）方向に延びるN
    +（又はP+）型の拡散領域を形成して高濃度ドレイン領
    域及びビット線領域を同時に確定する段階と 前記各高濃度拡散領域を貫通して前記ウエル領域の下部
    に延びる垂直トレンチをエッチングにより形成する段階
    と、 低斜角方向イオン注入法により、前記トレンチの垂直側
    壁にP+（又はN+）ドーパントを注入してＮ（又はＰ）チ
    ャネルのシキイ値電圧を調整する段階と、 前記トレンチ垂直側壁のうち前記高濃度拡散領域よりも
    下方に位置する部分に窒化ケイ素のマスク層を付着する
    段階と、 低斜角方向イオン注入法により、前記高濃度拡散領域よ
    りも低い濃度で、かつ、同じ導電型のドーパントを注入
    して、前記トレンチ垂直側壁のうち窒化ケイ素マスク層
    よりも上方位置に前記高濃度拡散領域に結合した低濃度
    ドレイン領域を形成すると同時に前記トレンチの底壁の
    周りに埋込み型の低濃度ソース領域を形成する段階と、 半導体基板を酸化雰囲気に曝らして、前記トレンチの内
    面を含む前記ウエル領域の露出表面に比較的厚い酸化ケ
    イ素膜を成長させる段階と、 選択的エッチング雰囲気の下に前記窒化ケイ素マスク層
    を前記垂直トレンチ側壁から除去し、薄いゲート酸化物
    層を前記垂直トレンチ側壁上に成長させる段階と、 前記トレンチをポリシリコンで充填して平坦化し、この
    充填平坦化面を含む前記ウエル領域の露出表面上に行
    （又は列）方向に延びたポリシリコン配線層を付着して
    転送ゲート兼ワード線を形成する段階と、 より成り、拡散層のビット線及び金属製のワード線の交
    点に位置したトレンチの内壁に形成される低濃度ドレイ
    ン領域を有する自己整合形の電界効果トレンチ・トラン
    ジスタ・アレイの製造方法。
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