JPH034560A - 電界効果トレンチ・トランジスタ・アレイの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ＲＯＭセル及びＤＲＡＭセル用の垂直形軽ド
ープト・ドレイン・トレンチ・トランジスタと、その製
造法に関する。

Ｂ、従来の技術 １９８４年８月２１日付けでソクロフ（Ｓｏｃｌｏｆ　
）に授与された、「深いトレンチの傾斜注入に続きこれ
を誘電体で再充てんすることにより極めて小区域のＰＮ
Ｐ横向きトランジスタを製作する方法（ＭＥＴＨＯＤ　
ＯＦ　ＭＡＫＩＮＧ　ＥＸＴＲＥＭＥＬＹ　ＳＭＡＬＬ
　ＡＲＥＡ　　ＰＩＩＰＬＡＴＥＲＡＬ　ＴＲＡＮＳＩ
ＳＴＯＲＢＹ　ＡＮＧＬＥＤ　ＩＭＰＬＡＮＴ　ＯＦ　
ＤＥＥＰＴＲＥＮＣＨＥＳ　ＦＯＬＬＯＷＥＤ　ＢＹ　
ＲＥＦＩＬＬＩＨＧ　ＴＨＥ　ＳＡＭＥ　ＶＩＴＨＤＩ
ＥＬＥＣＴＲＩＣＳ）　Ｊと題する米国特許第４４６６
１７８号明細書には、電界酸化物売てんモートすなわち
スロット域に取り囲まれた各トランジスタに対し、小さ
なアクティブ域を確立し、チップ上で、数百ものデバイ
スのアレイをサブミクロン寸法に同時に処理することが
でき、アクティブ域内の基板をドープするのにスロット
を利用する。Ｐ型基板は、１表面にわたって２倍エネル
ギーで砒素を打ち込まれ、所定の深さまでＮ域を確立す
る。この表面を酸化し、通常フォトレジストでマスクし
て、所定の深さまでイオン・ミリングするかＯＤＥエツ
チングするスロット用の領域を開く。スロットの全長を
ドープするのでなく、ドーピングが２倍エネルギーＮ打
込み深さ内の領域に限定されるような角度でのイオン打
込みで、スロットによりＰ千載を確立する。たたき込み
拡散により、エミッタ及びコレクタ用のＰ千載を拡大し
、酸化により、アクティブ領域のまわりのモート絶縁域
が充てんされる。

酸化物を剥ぎ取り、Ｎ領域を表面でＮ＋に高めて、ベー
スへのＮ十領域とエミッタ、コレクタ領域への金属接点
用にシロクスが付着され開かれている。エミッタ電子が
ベース領域の重ドープがより少ない部分を介してコレク
タヘチャネルされるので、ベース領域のドープ・プロフ
ァイルは、ポテンシャル障壁となり、表面に向かう電子
の流れを最少にする。

１９８５年９月１０日付けでシュラテン（Ｓｃｈｕｔｔ
ｅｎ　）等に授与された、「基板基準シールド付２方向
性ハフ　−Ｆ　Ｅ　Ｔ　（ＢＩＤＩＲＥＣＴＩＯＮＡＬ
　ＰＯＷＥＲＦＥＴ　ＷＩＴＨ５ＵＢＳＴＲＡＴＥ−Ｒ
ＥＦＥＲＥＨＣＥＤ　５ＨＩＥＬＤ）Ｊ　ト題する、米
国特許第４５４１００１号明細書には、高いオフ状態の
電圧をブロックする機能を備えた２方向性パワーＦＥＴ
構造が開示されている。しゃへい電極は、横方向に隔置
されたソース領域とノツチ底部の周囲の共通ドリフト領
域により連結されたチャネル領域の間のノツチにある、
第１ゲート電極と第２ゲート電極の間で絶縁されている
。しゃへい電極は、それと同じ電位にあり、かつ当該チ
ャネルを含む領域とドリフト領域の間の接合部を横ぎる
当該主電極の単一接合部降下内にある共通ドリフト領域
を含む基板にオーム接続されている。

しゃへい電極を参照するステアリング・ダイオード機能
が、集積構造に既に存在する接合部により実行され、離
散的な専用ステアリング・ダイオードを不要とする。し
やへい電極は、ノツチの一方の側にあるゲート電極に向
かう電場こう配がノツチの反対側に沿ったドリフト領域
での空乏化を誘起しないようにする。こうして、ＦＥＴ
のオフ状態中にドリフト領域における伝導チャネルの望
ましくない誘引が防止される。

１９８７年３月１７日付けでルー（Ｌｕ）に授与された
、「トレンチ・コンデンサ構造上に単結晶トランジスタ
を有する動的記憶装置及びその製造法（ＤＹＨＡＭＩＣ
ＭＥＭＯＲＹ　ＤＥＶＩＣＥ　ＨＡＶＩＨＧ　Ａ　５Ｉ
ＮＧＬＥ−ＣＲＹＳＴＡＬ　ＴＲＡＮＳＩＳＴＯＲＯＮ
　Ａ　ＴＲＥＮＣＨＣＡＰＡＣＩＴＯＲＳＴＲＵＣＴＵ
ＲＥ　ＡＮＤ　Ａ　ＦＡＢＲＩＣＡＴＩＯＮ　ＭＥＴＨ
ＯＤ　ＴＨＥＲＥＦＯＲ）　Ｊと題する、米国特許第４
８４９８２５号明細書には、アクセス・トランジスタ及
び記憶コンデンサを含む個々のセルを単結晶半導体チッ
プ上に形成する、ダイナミック・ランダム・アクセス・
メモ１）、（ＤＲＡＭ）デバイスが教示されている。よ
り詳しくは、単結晶アクセス・トランジスタをトレンチ
・コンデンサの上部にスタックした３次元ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイス、
ならびに、セルを取り囲む単結晶半導体域で、またはト
レンチの垂直側壁から、あるいは両方によって結晶化種
がもたらされ、アクセス・トランジスタが絶縁体により
分離されている前記メモリの製造法も記載されている。

この構造では、トレンチが、重ドープＮ＋ポリシリコン
を含むＰ生型基板中に位置している。コンデンサ記憶絶
縁体用に、Ｓ　ｉ　０２／Ｓ　ｉ３Ｎ４／Ｓ　ｉ　０２
の合成フィルムが設けられている。薄いＳｉＯ２層が、
ポリシリコンの上に配設されている。軽ドープＰ型エピ
タキシャル・シリコン層が基板と５ｉＣｈの上に位置し
ている。メモリ・セル用のアクセス・トランジスタはト
レンチφコンデンサの頂部に位置している。Ｎ＋ドープ
材料が、トランジスタのソース領域をトレンチ内のポリ
シリコンに接続する。トレンチ表面頂部の中ドープＰ領
域を、トレンチ表面に沿ってかなりの量の漏洩電流があ
る場合、設けることがある。

１９８７年３月１７日付けでマルヒ（Ｍａｌｈｉ）に授
与された、ｒＤＲＡＭＤＲＡＭセルイ（ＤＲＡＭＣＥＬ
Ｌ　ＡＮＤ　ＡＲＲＡＹ）　Ｊと題する、米国特許第４
８５１１８４号明細書には、ＤＲＡＭセルが１個のＦＥ
Ｔと１個のコンデンサを含み、両方とも基板のトレンチ
中に形成されたＤＲＡＭセル及びセルのアレイが、製造
法と共に開示されている。１枚のコンデンサ・プレート
及びトランジスタ・ソースが共通していて、トレンチ側
壁の下方部分に形成されている。基板表面上のビット線
に接続しているトランジスタのドレインが、トレンチ壁
面の上方部分に形成され、チャネルはソースとドレイン
の間のトレンチ側壁の垂直部分である。接地線は、トレ
ンチ上部のトランジスタ・ゲートを通過して、もう一方
のコンデンサ・プレートとなっているトレンチの下部中
まで降下している。

１９８７年６月２日付けでスナミ（Ｓｕｎａｍｉ　）等
に授与された、「垂直チャネルＦＥＴを有する相補形Ｍ
Ｏ８集積回路（ＣＯＭＰＬＥＭＥＮＴＡＲＹ　ＭＯＳＩ
）ＩＴＥＧＲＡＴＥＤ　ＣＩＲＣｔｌＩＴＳ　ＨＡＶＩ
）ＩＧ　ＶＥＲＴＩＣＡＬ　ＣＨＡＮＮＥＬＦＥＴＳ）
　Ｊと題する、米国特許第４８７０７８８号明細書には
、半導体基板または絶縁体基板上に形成された半導体層
上に設けられ、互いに向き合い両者の間に絶縁領域を挟
んでいて、第１半導体領域にＰチャネルＦＥＴを設け、
第２半導体領域にｎチャネルＦＥＴを設けである第１及
び第２突出極の形での半導体領域を含む半導体集積回路
が開示されている。これらのＦＥＴは、半導体領域の上
方部分及び底部分にソース領域及びドレイン領域を有し
、ゲート電極を半導体領域の両側面に有する。さらに突
出極状の両生導体領域間の絶縁領域は、ゲート電極及び
ゲート絶縁膜として用いられている。

１９８７年６月θ日付けのミウラ（旧ｕｒａ　）等に授
与された、「各メモリ・セルを囲むトレンチを有する半
導体メモリ・デバイス（ＳＥＭＩＣＯＨＤＵＣＴＯＲＭ
ＥＭＯＲＹ　ＤＥＶＩＣＥ　ＷＩＴＨＴＲＥＮＣＨ５Ｕ
ＲＲＯＵＮＤＩＮＧ　ＥＡＣＨＭＥＭＯＲＹ　ＣＥＬＬ
）　Ｊと題する、米国特許第４６７２４１０号明細書は
、それぞれが１個の絶縁ゲート・トランジスタと１個の
コンデンサより構成されたメモリ・セルを、行列形式に
配列されたビットとワード線の当該交点に位置させであ
る、半導体デバイスを開示している。行列形式に配列さ
れた゛・各トレンチにより画定されている素子形成領域
ごとに、１個のメモリ・セルが形成されている。コンデ
ンサは、半導体基板の少なくとも厚さの方向形成された
トレンチの側壁面の一部に沿って形成された絶縁膜と、
絶縁膜に沿って形成された導電層を有する。トランジス
タは、コンデンサに隣接し、トレンチ側面の残りの部分
に沿って形成されたゲート絶縁膜、ゲート絶縁膜に沿っ
て形成されたゲート電極、ゲート絶縁膜に隣接する半導
体基板の主要面中に形成された拡散領域を有する。さら
に、半導体メモリ・デバイスは、ビット線またはワード
線の隣接する２線に沿って隣接する両メモリ・セル間に
絶縁領域を有する。この半導体デバイスの製造法も提案
されている。

１９８７年６月１６日付けでチャツタジー（Ｃｈａｔｔ
ｅｒｊｅｅ　）等に授与された、「垂直なりＲＡＭ　七
ｋ及び方法（ＶＥＲＴＴＣＡＬ　ＤＲＡＷ　ＣＥＬＬ　
ＡＮＤＮＥＴ）ＩＯＤ）　ｊと題する米国特許第４Ｅ３
７３９６ｔ２号明細書には、製造中にセル素子を貫く１
個または２個のトレンチを切り開いて、もとのセルを２
個または４個のセルに分割することにより、セルが対ま
たは４つ組で形成される製造法と共に、半導体上のＤＲ
ＡＭセル及びそのセルのアレイが開示されている。この
セルは、ワード線及びビット線がセル上を横断している
トレン千側壁に沿って垂直電界効果トランジスタ及びコ
ンデンサを含む。

１９８７年７月２８日付けでチャツタジー（Ｃｈａｔｔ
ｅｒｊｅｅ　）に授与されたｒＤＲＡＭＤＲＡＭセルＤ
ＲＡＭ　ＣＥＬＬ　ＡＮＤ　ＡＲＲＡＹ）　Ｊと題する
、米国特許第４８８３４８６号には、セルが１つの電界
効果トランジスタと１つの記憶コンデンサを含み、この
両方は基板中のトレンチに形成されたトランジスタ及ヒ
コンデンサである、ＤＲＡＭセルとセル・アレイをその
製造法と共に開示している。トランジスタのソース、チ
ャネル、ドレイン、及び１枚のコンデンサ・プレートが
、トレンチ中に挿入され基板から絶縁されている材料層
に、形成される。

ゲートと他のコンデンサ・プレートは、基板のトレン千
側壁に形成される。好ましい実施例では、基板表面上の
ビット線が挿入層に接続され、基板表面上のワード線は
ゲートも形成する基板における拡散として形成される。

トレンチ及びセルはビット線とワード線の交差部に形成
される。ビット線及びワード線は直交する平行線の組を
形成している。

１９８７年８月４日付けでナカジマ（Ｎａｋａｊｉｉｅ
ａ）等に授与された、「−面電極を設けた縦形ＭＯ８Ｆ
ＥＴを製造する方法（ＭＥＴＨＯＤ　ＯＦ　ＭＡＮＵＦ
ＡＣＴＵＲＩＨＧＡ　ＶＥＲＴＩＣＡＬ　ＭＯＳＦＥＴ
　ＷＩＴ）ｉ　５ＩＮＧＬＥ　５ＵＲＦＡＣＥＥＬＥＣ
ＴＲＯＤＥＳ）　Ｊと題する、米国特許第４６８３８４
３号明細書には、縦形金属酸化膜半導体ＦＥＴが、トレ
ンチを半導体基板の主面にほぼ垂直に形成させ、第１導
電層を、ゲート絶縁膜上のトレンチ側壁面を含む、あら
かじめ決定された領域に形成させ、上方及び下方の拡散
層をトレンチ、の底部及び半導体基板の表面層に形成さ
せ、好ましくは、チャネル・ドープ領域を上方拡散層と
下方拡散層の間の半導体基板に形成させ、第２導電層を
トレンチ底部に下部拡散層と接触して形成させ、トレン
チを充たすように第１導電層から分離させである。第１
導電層はゲート電極として、・拡散層はソース／ドレイ
ン領域として、それぞれ働く。縦形ＭＯ３ＦＥＴを製造
する方法も提案されている。

１９８８年３月１日付けでルー（Ｌｕ）等に授与された
、「エピタキシャル層中に自己整合形接触ウィンドウ及
び接続を形成する方法、ならびにこの方法を用いるデバ
イス構造（Ａ　ＦＡＢＲＩＣＡＴＩＯＮＭＥＴ４１０Ｄ
　ＦＯＲＦＯＲＭＩＮＧ　Ａ　５ＥＬＦ−ＡＬＩＧＮＥ
Ｄ　Ｃ０ＨＴＡＣＴ［ＮＤＯＩＪ　ＡＮＤ　Ｃ０ＮＮＥ
ＣＴｌ０Ｎ　ＩＮ　ＡＨＥＰＩＴＡＸＩＡＬ　ＬＡＹＥ
ＲＡＮＤ　ＤＥＶｉＣＥ　５ＴＲＵＣＴＵＲＥＳ　ＥＭ
ＰＬＯＹＩＮＧ　ＴＨＥ　ＭＥＴＨＯＤ）　Ｊと題する
、米国特許第４７２８８２３号明細書には、エピタキシ
ャル層をシリコン基板上に設け、エピタキシャル層中に
自己整合形接触ウィンドウを形成するあらかじめ画定さ
れた絶縁キ１ツブ付きアイランドに関する製造法が開示
されている。

アクセス・トランジスタがトレンチ・コンデンサ頂部に
スタックした単結晶シリコン中に形成された、３次元ダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
デバイスに当方法を適用した例を示す。自己整合形横方
向エピタキシャル成長、後続の第２エピタキシヤル成長
あるいは化学的気相成長法再充てん及びストラッピング
工程を用いる接点接続形成段階により、ソースとトレン
チの接続用の接点ウィンドウを形成する製造法を示す。

本発明は、さらに、前記原理を用いるその他のデバイス
構造、より詳しくは、論理回路及びスタティックＲＡＭ
セル用の基本構成回路単位として使用できる別の例とし
て、負荷抵抗上方にドライバ・デバイスをスタックさせ
たインバータ構造に応用することができる。

１９８３年１０月１日付けでユウジ・フルムラ（Ｙｕｕ
ｊｉ　Ｆｕｒｕｍｕｒａ）に授与された、「縦円筒形Ｍ
ＯＳ　　Ｆ　Ｅ　Ｔ　（ＶＥＲＴＩＣＡＬ　ＣＹＬＩＮ
ＤＲＩＣＡＬ　ＭＯＳ　ＦＩＥＬＤＥＦＦＥＣＴ　ＴＲ
ＡＮＳＩＳＴＯＲ）　Ｊと題する、日本特許束５８−３
２８７号明細書、ならびにＩＢＭテクニカル・ディスク
ロージャ・プルテン第２３巻第９号（１９８１年２月）
、ｐ、４０６２所載の、「縦形ＭＯＳデバイスにおける
減数ビッ−ト線コンデンサ（Ｒｅｄｕｃｅｄ　Ｂｉｔ　
Ｌｉｎｅ　Ｃａｐａｃｉｔａｎｃｅ　ｉｎ　ＶＭＯＳＤ
ｅｖｉｃｅｓ）　Ｊと題する、Ｄ、Ｍ、ケニ−（Ｋｅｎ
ｎｅｙ　）の発表論文、及び同誌第２９巻第５号（１９
８６年１０月）ｐ、２３３５所載の、「高密度縦形ドラ
ムセル（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｖｅｒｔｉｃａｌ
　Ｄｒａｍ　Ｃｅ１ｌ）　Ｊと題する、同氏の発表論文
に、注目されたい。

Ｃ０発明が解決しようとする課題 本発明の目的は、軽ドープのドレイン／ソース（ＬＤＤ
）領域を含む改良されたトレンチ・トランジスタを提供
することにある。

本発明の目的には、改良トレンチ・トランジスタを提供
して、電気的故障、短チヤネル効果、信頼性を改善する
ことも含まれる。

本発明の目的には、斜角イオン注入法または電子サイク
ロトロン共鳴（ＥＣＲ）表面ドーピング技法により、ト
レンチ・トランジスタのしきい値電圧を調節（または制
御）する方法を可能とする、製造工程の改良を提供する
ことも含まれる。

本発明の目的には、軽ドープのドレイン／ソース領域を
設けであるトレンチ・トランジスタがワード線とビット
線の交点に配設されている、ＲＯＭセル及びＤＲＡＭセ
ルの性能改善を提供することも含まれる。

０１課題を解決するための手段 基板上のエピタキシャル層を包含するウェハのウェル領
域にトレンチが形成されている、自己整合形、軽ドープ
のドレイン／ソースを含むＦＥＴに関する構造及び製造
法が提供される。第１重ドープ・ドレイン領域及びビッ
ト線素子をウェル表面上のトレンチの周りに形成し、第
２軽ドープ・ドレイン領域を第ニドレイン領域の近くに
、またトレンチ側壁に自己整合して形成する。ソース領
域は、上方にゲートがあり、転送ロー・ド線を形成する
ポリシリコンを充てんしたトレンチの下部に、位置する
。トレンチ側壁にあるウェル領域にドープしてデバイス
のしきい値レベルを制御し、そのため、デバイスもワー
ド線／ビット線の交点に位置している。

Ｅ、実施例 新型の交点軽ドー・プ・ドレイン／ソース（ＬＤＤ）ト
レンチ・トランジスタの新しい製造工程を記載する。こ
の新しい縦形トランジスタを第１図に示し、概略配置図
の平面図を第２図に示す。Ｕ形溝の表面に、トレンチ・
トランジスタを取り付ける。「形溝の浅いトレンチ・ト
ランジスタが、ワード線とメモリのビット線の交差する
交点に配設されるように設計する。このトランジスタの
配置計画は、超小型サイズ、高い詰込み密度、より高速
の性能という利点をもたらす。本発明のＲＯＭセル及び
ＤＲＡＭセルへの応用例も、記載する。

自己整合形軽ドープのドレイン／ソース（ＬＤＤ）ｎチ
ャネルＦＥＴの新式製造工程を、次の段階によって記載
する。

段階（１）ｎ＋基板１０上にｎ−エピタキシャル層１２
を設けであるウェハに着手し、パターン作りしてパッド
酸化物層及び窒化シリコン層を形成し、第３図に示すよ
うに、画定してほう素をイオン注入し、退行（ｒｅｔｒ
ｏｇｒａｄｅ）　　ｐウェル領域１５を形成する。

段階（２）パッド酸化物を形成し、浅い酸化物分離トレ
ンチ領域１８を画定する。次いで、燐をイオン注入して
ｎ＋＋拡散領域１８を形成する。この領域１８は、結果
として得られるアクセス・トランジスタのドレイン接合
部として形成され、また、第２図に示すように、拡散ビ
ット線１９として働くように延びている。

段階（３）パッド酸化物を形成し、第５図に示すように
、浅いトレンチ２０を画定し反応性イオン・エツチング
によりエツチングする。この浅いトレンチの深さは、応
用例に応じて、ｐウェル領域１５の内側あるいは外側に
位置するように設計される。

段階（４）第８図に示すように、傾斜イオン注入法また
は電子サイクロトロン共鳴（ＥＣＲ）表面ドーピング法
を使用して、トレンチ側壁にｐ＋ドーピングを行ない、
ｎチャネルしきい電圧を制御する。イオン入射角は、グ
ループの縦横比に従って調節される。この段階６は強制
的なものでない。

段階（６）パッド酸化物及び窒化けい素層を形成する。

次いで、適切な選択性の高いエツチング（わずかに過度
のエツチング）を用いて、第７図に示すように、浅いト
レンチの側壁に窒化けい素の側壁スペーサ２２を形成す
る。

段階（６）第８図に示すように、低角度傾斜イオン注入
法により、自己整合形のｎ＋のような軽ドープ（ＬＤＤ
）接合部２４と埋込みｎ４−ソース接合部２６を同時に
形成する。

段階（７）第９図に示すように、厚さがゲート酸化物の
よりも大きい、やや厚い酸化物領域１６Ａを成長させる
。

段階（８）選択性エツチングにより、窒化シリコン側壁
スペーサ２２を除去する。次いで、第１０図に示すよう
に、薄いゲート酸化物層３０を浅いトレンチの垂直壁面
上及びその他の区域に成長させる。

段階（９）浅いトレンチを化学的気相成長法ｎ＋ポリシ
リコンで充てんし、パターン作りして転送ゲート３２及
びワード線３３を形成する。金属を付着させ、反応させ
てけい化物を形成する。

残りの製造工程は標準０ＭＯ８技術と同じに保ち、第１
１図のトランジスタ構造を完成する。トレンチ・セルの
最終断面を、第１図に示す。

ＬＤＤ　）レンチ・トランジスタを交点ＲＯＭセルのセ
ル・アレイへの応用第１例を、第１２図に示す。たとえ
ば、１４ビット人カアドレス・コードは、出力アドレス
・コード１個当り４ビツトとして、２１４＝１８３８４
ワード線をもたらす。第１３図に概略を示すように、こ
のシステムのためのメモリ・アレイは、ＩＥ３３８４ｘ
４　（６４Ｋ）交点から構成されている。ＲＯＭにより
実施しようとするこのアドレス・コード変換は、注文設
計のＢＥＯＬマスクを用いて各アレイ交点でトレンチを
作成したり省いたりして、製造中に永久プログラム化さ
れる。このようなアレイを第１３図に示すが、この図は
メモリＦＥＴがどのようにワード線とビット線の間に接
続されているかを示す。

この配置は、各ビット線でプログラムされた従来のＲＯ
Ｍアレイと相違する。また、ｎ＋拡散ピット線を相互接
続として用いると、ドレイン接点面積が減少するという
利点が得られる。さらに、セル・アレイ中に分離領域を
必要としないように、ソースとドレインは垂直方向に分
離されている。

０．７ミクロンの技術を使って、３．６平方ミクロン・
セルが達成可能である。これは、１６ＭｂのＲＯＭ′の
セル・サイズに対応する。

本発明のＬＤＤ　）レンチ・トランジスタは、また、Ｄ
ＲＡＭセル・アレイと共に用いて、ＤＲＡＭセルの性能
を改善する。前記のように、窒化物側壁スペーサ及び斜
角イオン注入工程段階を加えることにより、新しいＬＤ
Ｄアクセス・トレンチ・トランジスタは、本発明のｎチ
ャネルＬＤＤ　）レンチ・トランジスタを従来のｐチャ
ネル・トレンチ・トランジスタの代りに用いる。第１４
図及び第１５図に示す従来技術の交点ＤＲＡＭセルに組
み込まれることが可能である。

Ｆ０発明の効果 以上に記載したのは、独特なＬＤＤ）レンチ・トランジ
スタを製造する新しい製造工程である。

窒化物側壁スペーサ技法を使用して、より厚い酸化物を
ドレイン接合部及びソース接合部上方にわたって同時に
成長させる。ゲート接合部とドレイン接合部（またはワ
ード線とビット線）の間、及びゲー）　（ＷＬ）及び記
憶ノードの間での結合コンデンサが最小限までに削減さ
れる。よって、交点ＲＯＭセル及びＤＲＡＭセルのアク
セス性能が改善されることになる。

スペーサで画定された軽ドープ・ドレイン（ＬＤＤ）構
造は、縦形トランジスタを最適化する。

トランジスタは、自己整合したソース接合部及びドレイ
ン接合部、短チヤネル効果の改善、改善されたつき抜は
特性、可動性劣化の減少、重合静電容量の減少、ソース
及びドレインの増分抵抗の最小化をもたらす。

この新しい構造の形状は、ゲート段以後平坦であり、数
段の相互接続金属を加えることで容易に強化される。ま
た、斜角イオン注入法や電子サイクロトロン共鳴（ＥＣ
Ｒ）表面ドーピング法を使用して、縦形トランジスタの
しきい値電圧を調節できる。

【図面の簡単な説明】

第１図は、本発明によるトレンチ・トランジスタの実施
例の側方断面図である。 第２図は、第１図のトレンチ・トランジスタを概略表示
した平面図である。 第３図ないし第１２図は、本発明の製造工程の種々の段
階における第１図のトレンチ・トランジスタの側方断面
図である。 第１３図は、メモリ・アレイにおけるワード線とビット
線の間で接続されたＲＯＭセルとして用いた、第１図及
び第１２図のトレンチ・トランジスタ・デバイスの概略
配線図である。 第１４図及び第１５図は、ＤＲＡＭセルとして用いた、
本発明によるトレンチ・トランジスタ・デバイスの概略
断面図である。 １０・・・・ｎ＋基板、１２・・・・ｎ−エピタキシャ
ル層、１５・・・・ｐウェル領域、１６・・・・酸化物
分離トレンチ領域、１８・・・・ｎ”拡散領域、１θ・
・・・拡散ビット線、２０・・・・トレンチ、２２・・
・・窒化けい素側壁スペーサ、２４・・・・軽ドープ・
ドレイン接合部領域、２６・・・・ｎ＋ソース領域、３
０・・・・ゲート酸化物層、３２・・・・転送ゲート、
３３・・・・ワード線。

Claims (2)

【特許請求の範囲】
1. （１）エピタキシャル材料の層を上に設けた半導体基板
   上に、ドーパントを注入して、エピタキシャル材料中に
   ウェル領域を形成する段階と、 前記ウェル領域の表面中に酸化物分離領域を形成し、前
   記分離領域相互の間にドーパントを注入して第１ドレイ
   ン接合部領域となる拡散領域を形成する段階と、 前記拡散領域を貫いて前記ウェル領域中まで垂直トレン
   チをエッチングする段階と、 低斜角方向イオン注入法により、前記トレンチの垂直側
   面中にドーパントを注入する段階と、形成された前記拡
   散領域の下部に延びる前記トレンチの垂直側壁上の材料
   をマスクする窒化けい素層を形成する段階と、 前記低斜角方向イオン注入法を使用して、自己整合形軽
   ドープ第２ドレイン接合部領域を前記窒化けい素マスク
   層上部の前記垂直トレンチの側壁上に形成し、埋込みソ
   ース接合部を前記トレンチの底部に形成する段階と、 酸化物を前記埋設酸化物領域上、さらに前記ソース接合
   部領域上方で前記トレンチの底部上に成長させる段階と
   、 前記窒化けい素マスク層を前記垂直トレンチ側壁から除
   去し、薄いゲート酸化物を前記垂直トレンチ側壁上に成
   長させる段階と、 前記トレンチにポリシリコンを充てんし、ポリシリコン
   を前記充てんトレンチ上方、さらに前記埋設酸化物及び
   ウェル面上方に付着させて、転送ゲート及びワード線素
   子を形成する段階と、を含む、自己整合形軽ドープ・ド
   レイン／ソース電界効果トレンチ・トランジスタ・デバ
   イスを製造する方法。
2. （２）上部を軽ドープし、下部を重ドープし、軽ドープ
   の上部は重ドープの下部よりも導電性の低い、第１導電
   型の基板と、 前記基板上部に配設され、前記基板と反対の導電型を有
   するウェル領域と、 前記ウェル領域の表面から前記ウェル領域中に延びる少
   なくとも１つのポリシリコン充てんトレンチであって、
   ウェル領域と前記トレンチ中の前記ポリシリコンとの間
   で前記トレンチの底部及び側壁のゲート酸化物絶縁層に
   より前記ウェル領域から絶縁されている前記トレンチと
   、 第１導電型不純物で重ドープされた、前記トレンチの底
   面下部のウェル域に位置するソース接合部領域、及び、
   前記ウェル領域中に配設され、第１導電型不純物で重ド
   ープされ、前記トレンチを取り囲むウェル領域の表面上
   に位置する第１ドレイン接合部領域を形成する拡散領域
   と、 前記第１ドレイン接合部領域に近く、前記トレンチの側
   壁面上部と自己整合している、前記ウェル領域中の第２
   軽ドープ・ドレイン接合部領域と、前記ポリシリコン充
   てんトレンチ上にわたって配設されたポリシリコン・ワ
   ード線素子と、を含む自己整合形軽ドープ・ドレイン／
   ソース電界効果トレンチ・トランジスタ・デバイス。