JPH08101254A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH08101254A JPH08101254A JP6235225A JP23522594A JPH08101254A JP H08101254 A JPH08101254 A JP H08101254A JP 6235225 A JP6235225 A JP 6235225A JP 23522594 A JP23522594 A JP 23522594A JP H08101254 A JPH08101254 A JP H08101254A
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Abstract
(57)【要約】
【目的】 被試験半導体に付与する電圧が設定電圧値に
達した時点を正確に検出可能とする。 【構成】 レジスタ２に設定した電圧の設定値Ｖ0 に基
づいてプログラマブル電源３から被試験半導体の電源端
子４へ与える出力電圧値が０Ｖから設定値Ｖ0へ向けて
昇圧される過程で、プログラマブル電源３の出力電圧値
をA/D 変換器５に通し、ディジタル値としてレジスタ６
に格納し、比較器10にてレジスタ２からの設定値とレジ
スタ６からのディジタル値とを比較し、一致するとフラ
グ11を立てる。CPU １はフラグ11が立ったのを認識する
と試験開始に向けて次の命令を実行する。
達した時点を正確に検出可能とする。 【構成】 レジスタ２に設定した電圧の設定値Ｖ0 に基
づいてプログラマブル電源３から被試験半導体の電源端
子４へ与える出力電圧値が０Ｖから設定値Ｖ0へ向けて
昇圧される過程で、プログラマブル電源３の出力電圧値
をA/D 変換器５に通し、ディジタル値としてレジスタ６
に格納し、比較器10にてレジスタ２からの設定値とレジ
スタ６からのディジタル値とを比較し、一致するとフラ
グ11を立てる。CPU １はフラグ11が立ったのを認識する
と試験開始に向けて次の命令を実行する。
Description
【０００１】
【産業上の利用分野】本発明は、電源のスイッチがオン
した時点からその出力電圧が設定値に確定するまでの待
ち時間を検出して、自動的に半導体の試験を開始し得る
ようにした半導体試験装置に関する。
した時点からその出力電圧が設定値に確定するまでの待
ち時間を検出して、自動的に半導体の試験を開始し得る
ようにした半導体試験装置に関する。
【０００２】
【従来の技術】図５は従来の半導体試験装置における電
源電圧の設定部の構成を示すブロック図であり（特開平
４−２５０３７３号公報、特開昭５８−３２１７８号公
報、特開昭５９−１４７２７６号公報）、図中２は設定
電圧値を格納するレジスタ、３はプログラマブル電源、
４は被試験半導体の電源端子を夫々示している。レジス
タ２には電圧の設定値Ｖ0 が格納されており、この設定
値Ｖ0 がプログラマブル電源３の差動増幅器3aに入力さ
れると、プログラマブル電源３の出力電圧値と比較さ
れ、その差を解消するようプログラマブル電源３の出力
電圧値が設定値Ｖ0に一致するように昇圧せしめられ、
被試験半導体の電源端子４へ付与される。出力電圧値が
設定値Ｖ0 に一致したと予測される所定時間が経過する
と、半導体試験装置による、例えば機能検証、交流特
性、直流特性等を測定する試験が開始される。
源電圧の設定部の構成を示すブロック図であり（特開平
４−２５０３７３号公報、特開昭５８−３２１７８号公
報、特開昭５９−１４７２７６号公報）、図中２は設定
電圧値を格納するレジスタ、３はプログラマブル電源、
４は被試験半導体の電源端子を夫々示している。レジス
タ２には電圧の設定値Ｖ0 が格納されており、この設定
値Ｖ0 がプログラマブル電源３の差動増幅器3aに入力さ
れると、プログラマブル電源３の出力電圧値と比較さ
れ、その差を解消するようプログラマブル電源３の出力
電圧値が設定値Ｖ0に一致するように昇圧せしめられ、
被試験半導体の電源端子４へ付与される。出力電圧値が
設定値Ｖ0 に一致したと予測される所定時間が経過する
と、半導体試験装置による、例えば機能検証、交流特
性、直流特性等を測定する試験が開始される。
【０００３】図６はプログラマブル電源３からの出力電
圧値が０Ｖから設定値Ｖ0 に昇圧されるまでの過程を示
す出力電圧波形図であり、横軸に時間を、また縦軸に出
力電圧値をとって示してある。図中Ｔはプログラマブル
電源３のスイッチがオンした時点から電圧が設定値Ｖ0
に昇圧され、確定される時点までの待ち時間である。出
力電圧値は０Ｖから略一定の勾配で上昇し、設定値に達
すると若干オーバシュートした後、下降し、以降設定値
を中心にオーバシュート, アンダーシュートを反復して
設定値Ｖ0 に収束する。
圧値が０Ｖから設定値Ｖ0 に昇圧されるまでの過程を示
す出力電圧波形図であり、横軸に時間を、また縦軸に出
力電圧値をとって示してある。図中Ｔはプログラマブル
電源３のスイッチがオンした時点から電圧が設定値Ｖ0
に昇圧され、確定される時点までの待ち時間である。出
力電圧値は０Ｖから略一定の勾配で上昇し、設定値に達
すると若干オーバシュートした後、下降し、以降設定値
を中心にオーバシュート, アンダーシュートを反復して
設定値Ｖ0 に収束する。
【０００４】
【発明が解決しようとする課題】ところでこの待ち時間
Ｔは、従来ソフトウェアによって予め定まった値となっ
ているが、出力電圧がノイズ等に起因して変動している
場合等には実際の出力電圧値が正確に設定値に達したか
否かの判断が難しく、設定値に達していないにもかかわ
らず試験が開始され、また既に設定値に達しているのに
試験開始タイミングが遅れる等の問題があった。本発明
はかかる事情に鑑みなされたものであって、その目的と
するところは、電源からの出力電圧値が設定値に達した
のを正確に検出して遅滞なく試験の開始を可能とした半
導体試験装置を提供するにある。
Ｔは、従来ソフトウェアによって予め定まった値となっ
ているが、出力電圧がノイズ等に起因して変動している
場合等には実際の出力電圧値が正確に設定値に達したか
否かの判断が難しく、設定値に達していないにもかかわ
らず試験が開始され、また既に設定値に達しているのに
試験開始タイミングが遅れる等の問題があった。本発明
はかかる事情に鑑みなされたものであって、その目的と
するところは、電源からの出力電圧値が設定値に達した
のを正確に検出して遅滞なく試験の開始を可能とした半
導体試験装置を提供するにある。
【０００５】
【課題を解決するための手段】第１の発明に係る半導体
試験装置は、被試験半導体に与える電圧の設定値を格納
する記憶手段と、該記憶手段に格納させた設定値に近づ
けるべく出力電圧値を変化させる電源とを備え、前記電
源からの出力電圧値が設定値に達すると、半導体試験を
開始するようにした半導体試験装置において、前記電源
の出力電圧値をアナログ・ディジタル変換する変換手段
と、該変換手段で変換されたディジタル値と、前記記憶
手段に格納させた設定値とを比較し、両者が一致した場
合に所定の信号を発する比較手段と、前記記憶手段に設
定値を格納し、また前記比較手段から所定の信号が出力
された場合に、半導体試験を開始する制御部とを備えた
ことを特徴とする。
試験装置は、被試験半導体に与える電圧の設定値を格納
する記憶手段と、該記憶手段に格納させた設定値に近づ
けるべく出力電圧値を変化させる電源とを備え、前記電
源からの出力電圧値が設定値に達すると、半導体試験を
開始するようにした半導体試験装置において、前記電源
の出力電圧値をアナログ・ディジタル変換する変換手段
と、該変換手段で変換されたディジタル値と、前記記憶
手段に格納させた設定値とを比較し、両者が一致した場
合に所定の信号を発する比較手段と、前記記憶手段に設
定値を格納し、また前記比較手段から所定の信号が出力
された場合に、半導体試験を開始する制御部とを備えた
ことを特徴とする。
【０００６】第２の発明に係る半導体試験装置は、被試
験半導体に与える電圧の設定値を格納する第１の記憶手
段と、該第１の記憶手段に格納させた設定値に出力電圧
値を近づけるべく出力電圧を変化させる電源とを備え、
該電源からの出力電圧値が設定値に達すると半導体試験
を開始するようにした半導体試験装置において、前記電
源の出力電圧をアナログ・ディジタル変換する変換手段
と、該変換手段で変換されたディジタル値のうちの所定
時間毎のディジタル値を夫々格納する第２，第３の記憶
手段と、前記第２，第３の両記憶手段に格納させたディ
ジタル値のうち所定時間を隔てたディジタル値を読み出
して比較し、両者が一致した場合にそのディジタル値を
出力する第１の比較手段と、該第１の比較手段からの出
力されたディジタル値と前記第１の記憶手段に格納して
ある設定値とを比較し、一致した場合に所定の信号を出
力する第２の比較手段と、前記第１の記憶手段に設定値
を格納し、また前記第２の比較手段から所定の信号が出
力されると半導体試験を開始する制御部とを備えたこと
を特徴とする。
験半導体に与える電圧の設定値を格納する第１の記憶手
段と、該第１の記憶手段に格納させた設定値に出力電圧
値を近づけるべく出力電圧を変化させる電源とを備え、
該電源からの出力電圧値が設定値に達すると半導体試験
を開始するようにした半導体試験装置において、前記電
源の出力電圧をアナログ・ディジタル変換する変換手段
と、該変換手段で変換されたディジタル値のうちの所定
時間毎のディジタル値を夫々格納する第２，第３の記憶
手段と、前記第２，第３の両記憶手段に格納させたディ
ジタル値のうち所定時間を隔てたディジタル値を読み出
して比較し、両者が一致した場合にそのディジタル値を
出力する第１の比較手段と、該第１の比較手段からの出
力されたディジタル値と前記第１の記憶手段に格納して
ある設定値とを比較し、一致した場合に所定の信号を出
力する第２の比較手段と、前記第１の記憶手段に設定値
を格納し、また前記第２の比較手段から所定の信号が出
力されると半導体試験を開始する制御部とを備えたこと
を特徴とする。
【０００７】
【作用】第１の発明にあっては、電源からの出力電圧値
をディジタル変換した値であるディジタル値と設定値と
を比較器で比較し、両者が一致すると所定信号を出力さ
せ、この信号に基づいて制御部を動作させ、自動的に試
験を開始させ得る。第２の発明にあっては、電源からの
出力電圧値の立下り又は立下りの過程で時間をずらした
２時点の出力電圧値夫々のディジタル値を比較器で比較
し、一致するとこれを更に設定値と比較することで、出
力電圧値の変動が大きい場合も電源からの出力電圧値が
設定値に達して安定状態となった時点を正確に捉えるこ
とが可能となる。
をディジタル変換した値であるディジタル値と設定値と
を比較器で比較し、両者が一致すると所定信号を出力さ
せ、この信号に基づいて制御部を動作させ、自動的に試
験を開始させ得る。第２の発明にあっては、電源からの
出力電圧値の立下り又は立下りの過程で時間をずらした
２時点の出力電圧値夫々のディジタル値を比較器で比較
し、一致するとこれを更に設定値と比較することで、出
力電圧値の変動が大きい場合も電源からの出力電圧値が
設定値に達して安定状態となった時点を正確に捉えるこ
とが可能となる。
【０００８】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。 (実施例１)図１は本発明の実施例１の構成を示すブロッ
ク図であり、図中１は半導体試験装置における制御部た
るCPU 、２はレジスタ、３はプログラマブル電源、４は
被試験半導体の電源端子を示している。CPU １はレジス
タ２に対し、電圧の設定値Ｖ0 を格納し、またプログラ
マブル電源３のスイッチをオンし、更にプログラマブル
電源３からの出力電圧値が設定値Ｖ0 に達すると、これ
を確認して被試験半導体に対する試験を開始するように
なっている。CPU １にてレジスタ２に設定値Ｖ0 が格納
され、またプログラマブル電源３のスイッチがオンされ
ると、レジスタ２から設定値Ｖ0 がプログラマブル電源
３及び比較器10へ出力される。
具体的に説明する。 (実施例１)図１は本発明の実施例１の構成を示すブロッ
ク図であり、図中１は半導体試験装置における制御部た
るCPU 、２はレジスタ、３はプログラマブル電源、４は
被試験半導体の電源端子を示している。CPU １はレジス
タ２に対し、電圧の設定値Ｖ0 を格納し、またプログラ
マブル電源３のスイッチをオンし、更にプログラマブル
電源３からの出力電圧値が設定値Ｖ0 に達すると、これ
を確認して被試験半導体に対する試験を開始するように
なっている。CPU １にてレジスタ２に設定値Ｖ0 が格納
され、またプログラマブル電源３のスイッチがオンされ
ると、レジスタ２から設定値Ｖ0 がプログラマブル電源
３及び比較器10へ出力される。
【０００９】プログラマブル電源３は差動増幅器3aを備
えており、その一方の入力端に前記レジスタ２から設定
値Ｖ0 が入力され、また他方の入力端にはプログラマブ
ル電源３からの出力電圧値がフィードバックされて入力
される。差動増幅器3aからは設定値Ｖ0 とフィードバッ
クされた出力電圧値との差を解消するよう信号が出力さ
れ、プログラマブル電源３からは設定値Ｖ0 に向けて昇
圧された出力電圧値が被試験半導体の電源端子４及びA/
D （アナログ・ディジタル）変換器５へ出力される。被
試験半導体の電源端子４へ与えられる出力電圧値が設定
値Ｖ0 に達しない間はCPU １は次の命令を実行せず、試
験は開始されない。
えており、その一方の入力端に前記レジスタ２から設定
値Ｖ0 が入力され、また他方の入力端にはプログラマブ
ル電源３からの出力電圧値がフィードバックされて入力
される。差動増幅器3aからは設定値Ｖ0 とフィードバッ
クされた出力電圧値との差を解消するよう信号が出力さ
れ、プログラマブル電源３からは設定値Ｖ0 に向けて昇
圧された出力電圧値が被試験半導体の電源端子４及びA/
D （アナログ・ディジタル）変換器５へ出力される。被
試験半導体の電源端子４へ与えられる出力電圧値が設定
値Ｖ0 に達しない間はCPU １は次の命令を実行せず、試
験は開始されない。
【００１０】一方、A/D 変換器５はプログラマブル電源
３から入力されたアナログ値である出力電圧値をディジ
タル値に変換してレジスタ６へ出力し、ここに格納する
と共に、比較器10の他方の入力端へ入力する。比較器10
は前記レジスタ２からの設定値Ｖ0 とレジスタ６からの
ディジタル値とを比較し、その差が等しくなるとフラグ
11を立てる。フラグ11が立つとCPU １は試験の開始に向
けて次の命令を実行する。
３から入力されたアナログ値である出力電圧値をディジ
タル値に変換してレジスタ６へ出力し、ここに格納する
と共に、比較器10の他方の入力端へ入力する。比較器10
は前記レジスタ２からの設定値Ｖ0 とレジスタ６からの
ディジタル値とを比較し、その差が等しくなるとフラグ
11を立てる。フラグ11が立つとCPU １は試験の開始に向
けて次の命令を実行する。
【００１１】次に実施例１の動作を図２に示すフローチ
ャートと共に説明する。図２は実施例１の半導体試験装
置の処理過程を示すフローチャートである。先ずCPU １
はレジスタ２へ設定値Ｖ0 を格納し (ステップＳ1 ）、
プログラマブル電源３のスイッチをオンする（ステップ
Ｓ2 ）。これによってプログラマブル電源３から被試験
半導体の電源端子４へ付与する出力電圧値が変化し始め
る（ステップＳ3 ）。この過程で出力電圧をA/D 変換し
（ステップＳ4 ）、変換したディジタル値をレジスタ６
へ格納する（ステップＳ5 ）。比較器10はレジスタ２，
６から入力される値が等しいか否かを判断し（ステップ
Ｓ6 ）、等しくない場合にはステップＳ3 へ戻り、また
等しい場合には出力電圧値の変化が終了し（ステップＳ
7 ）、フラグ11を掲げる（ステップＳ8 ）。
ャートと共に説明する。図２は実施例１の半導体試験装
置の処理過程を示すフローチャートである。先ずCPU １
はレジスタ２へ設定値Ｖ0 を格納し (ステップＳ1 ）、
プログラマブル電源３のスイッチをオンする（ステップ
Ｓ2 ）。これによってプログラマブル電源３から被試験
半導体の電源端子４へ付与する出力電圧値が変化し始め
る（ステップＳ3 ）。この過程で出力電圧をA/D 変換し
（ステップＳ4 ）、変換したディジタル値をレジスタ６
へ格納する（ステップＳ5 ）。比較器10はレジスタ２，
６から入力される値が等しいか否かを判断し（ステップ
Ｓ6 ）、等しくない場合にはステップＳ3 へ戻り、また
等しい場合には出力電圧値の変化が終了し（ステップＳ
7 ）、フラグ11を掲げる（ステップＳ8 ）。
【００１２】このような実施例１にあっては、プログラ
マブル電源３から被試験半導体の電源端子４に付与する
出力電圧値をハードウェアによって正確に検出すること
が出来、しかも出力電圧値が設定値Ｖ0 に達するのと同
時的にCPU １が次の命令を実行することになって、時間
的な無駄がなく正確な試験が可能となる。
マブル電源３から被試験半導体の電源端子４に付与する
出力電圧値をハードウェアによって正確に検出すること
が出来、しかも出力電圧値が設定値Ｖ0 に達するのと同
時的にCPU １が次の命令を実行することになって、時間
的な無駄がなく正確な試験が可能となる。
【００１３】(実施例２)図３は実施例２の構成を示すブ
ロック図であり、図中１は半導体試験装置のCPU 、２は
第１レジスタ、３はプログラマブル電源、４は被試験半
導体の電源端子を示している。CPU １は第１レジスタ２
へ電圧の設定値Ｖ0 を格納し、またプログラマブル電源
３のスイッチをオンする。第１レジスタ２に格納された
設定値Ｖ0 がプログラマブル電源３の差動増幅器3aの一
方の入力端へ入力され、またその他方の入力端にはプロ
グラマブル電源３の出力電圧値がフィードバックされて
入力される。
ロック図であり、図中１は半導体試験装置のCPU 、２は
第１レジスタ、３はプログラマブル電源、４は被試験半
導体の電源端子を示している。CPU １は第１レジスタ２
へ電圧の設定値Ｖ0 を格納し、またプログラマブル電源
３のスイッチをオンする。第１レジスタ２に格納された
設定値Ｖ0 がプログラマブル電源３の差動増幅器3aの一
方の入力端へ入力され、またその他方の入力端にはプロ
グラマブル電源３の出力電圧値がフィードバックされて
入力される。
【００１４】差動増幅器3aからは設定値Ｖ0 とフィード
バックされた出力電圧値との差を解消すべく信号が出力
され、プログラマブル電源３はその差を解消するよう出
力電圧値を昇圧させてゆくが、この出力は前述の如く差
動増幅器3aへフィードバックされる外、被試験半導体の
電源端子４，A/D 変換器５及び７へ入力される。A/D 変
換器５及び７は入力された出力電圧値であるアナログ値
をディジタル値に変換して夫々第２，第３レジスタ６,
８へ出力する。第２，第３レジスタ６,８にはCPU １の
制御によってこのディジタル値が一定時間ｔ毎に格納さ
れ、またこれら第２，第３レジスタ６，８からは一定時
間ｔだけ時間をずらした時点のディジタル値を比較器９
の各入力端子へ出力する。
バックされた出力電圧値との差を解消すべく信号が出力
され、プログラマブル電源３はその差を解消するよう出
力電圧値を昇圧させてゆくが、この出力は前述の如く差
動増幅器3aへフィードバックされる外、被試験半導体の
電源端子４，A/D 変換器５及び７へ入力される。A/D 変
換器５及び７は入力された出力電圧値であるアナログ値
をディジタル値に変換して夫々第２，第３レジスタ６,
８へ出力する。第２，第３レジスタ６,８にはCPU １の
制御によってこのディジタル値が一定時間ｔ毎に格納さ
れ、またこれら第２，第３レジスタ６，８からは一定時
間ｔだけ時間をずらした時点のディジタル値を比較器９
の各入力端子へ出力する。
【００１５】即ち、第２レジスタ６からはｎｔ (ｎ＝
１, ２…) 毎のディジタル値が、また第３レジスタ８か
らは (ｎ＋１) ｔ毎のディジタル値が夫々比較器９へ同
時的に入力するようになっている。
１, ２…) 毎のディジタル値が、また第３レジスタ８か
らは (ｎ＋１) ｔ毎のディジタル値が夫々比較器９へ同
時的に入力するようになっている。
【００１６】図４は、第２，第３レジスタ６，８から比
較器９へ出力されるディジタル値を示す説明図であり、
横軸に時間を、また縦軸にプログラマブル電源３からの
出力電圧のディジタル値をとって示している。プログラ
マブル電源３のスイッチがオンされ、レジスタ２から設
定値Ｖ0 がプログラマブル電源３の差動増幅器3aに入力
され、プログラマブル電源３の出力電圧が上昇を開始し
た時点ｔ0 からｔ時間経過する都度、その時点の出力電
圧値のディジタル値Ｖ1 ，Ｖ2 …が順次第２レジスタ６
へ、またｔ時間経過する都度、その時点の出力電圧値の
ディジタル値Ｖ2 ，Ｖ3 …が順次第３レジスタ８へ夫々
格納され、第２レジスタ６からはディジタル値Ｖ1 が、
また第３レジスタ８からはディジタル値Ｖ2 が比較器９
へ同時的に出力される。
較器９へ出力されるディジタル値を示す説明図であり、
横軸に時間を、また縦軸にプログラマブル電源３からの
出力電圧のディジタル値をとって示している。プログラ
マブル電源３のスイッチがオンされ、レジスタ２から設
定値Ｖ0 がプログラマブル電源３の差動増幅器3aに入力
され、プログラマブル電源３の出力電圧が上昇を開始し
た時点ｔ0 からｔ時間経過する都度、その時点の出力電
圧値のディジタル値Ｖ1 ，Ｖ2 …が順次第２レジスタ６
へ、またｔ時間経過する都度、その時点の出力電圧値の
ディジタル値Ｖ2 ，Ｖ3 …が順次第３レジスタ８へ夫々
格納され、第２レジスタ６からはディジタル値Ｖ1 が、
また第３レジスタ８からはディジタル値Ｖ2 が比較器９
へ同時的に出力される。
【００１７】次に第２レジスタ６からは、ディジタル値
Ｖ2 が、また第３レジスタ８からはディジタル値Ｖ3 が
夫々比較器９へ出力され、以後第３レジスタ８からは第
２レジスタ６よりもｔ時間だけ遅れた時点のディジタル
値が比較器９へ出力される。
Ｖ2 が、また第３レジスタ８からはディジタル値Ｖ3 が
夫々比較器９へ出力され、以後第３レジスタ８からは第
２レジスタ６よりもｔ時間だけ遅れた時点のディジタル
値が比較器９へ出力される。
【００１８】即ち、これを一般化して示すとｎｔ（ｎ＝
１，２，３…）時点のディジタル値をＶn 、また（ｎ＋
１）ｔ時点のディジタル値をＶn+1 とすると比較器９は
両ディジタル値Ｖn とＶn+1 とを比較し、Ｖn ≠Ｖn+1
の場合は次のディジタル値Ｖn+1 とＶn+2 との比較を行
い、またＶn ＝Ｖn+1 の場合にはＶn 又はＶn+1 を比較
器10へ出力する。比較器10にはその一方の入力端に第１
レジスタ２から設定値Ｖ0 が入力されており、両者を比
較してＶ0 ≠Ｖn （又はＶn+1 ）の場合は次に比較器９
から入力されたディジタル値と設定値Ｖ0 との比較を行
い、またＶ0 ＝Ｖn （又はＶn+1 ）の場合にはフラグ11
を立てるべく信号を出力する。CPU １はフラグ11が立っ
たのを検知すると次の命令を実行する。
１，２，３…）時点のディジタル値をＶn 、また（ｎ＋
１）ｔ時点のディジタル値をＶn+1 とすると比較器９は
両ディジタル値Ｖn とＶn+1 とを比較し、Ｖn ≠Ｖn+1
の場合は次のディジタル値Ｖn+1 とＶn+2 との比較を行
い、またＶn ＝Ｖn+1 の場合にはＶn 又はＶn+1 を比較
器10へ出力する。比較器10にはその一方の入力端に第１
レジスタ２から設定値Ｖ0 が入力されており、両者を比
較してＶ0 ≠Ｖn （又はＶn+1 ）の場合は次に比較器９
から入力されたディジタル値と設定値Ｖ0 との比較を行
い、またＶ0 ＝Ｖn （又はＶn+1 ）の場合にはフラグ11
を立てるべく信号を出力する。CPU １はフラグ11が立っ
たのを検知すると次の命令を実行する。
【００１９】なお、上述の実施例ではプログラマブル電
源３の出力電圧を０Ｖから設定値Ｖ0 に昇圧する場合に
ついて説明したが、特にこれにのみ限らず、例えば設定
値Ｖ0 に近づけるべく降圧する場合にも適用可能である
ことは勿論である。
源３の出力電圧を０Ｖから設定値Ｖ0 に昇圧する場合に
ついて説明したが、特にこれにのみ限らず、例えば設定
値Ｖ0 に近づけるべく降圧する場合にも適用可能である
ことは勿論である。
【００２０】
【発明の効果】第１の発明にあっては、電源から被試験
半導体に与える出力電圧値が設定値に達して確定すると
同時に自動的に制御部を動作させ、半導体試験を開始さ
せることが出来る。第２の発明にあっては電源からの出
力電圧の立上り又は立下りの過程で時間をずらした２つ
の時点での出力電圧値を比較し、両者が一致するとこれ
を更に設定値と比較することで出力電圧値が上，下変動
している場合にもこれが設定値に達して安定したか否か
を正確に検出し得て、正確な試験を実施出来る。
半導体に与える出力電圧値が設定値に達して確定すると
同時に自動的に制御部を動作させ、半導体試験を開始さ
せることが出来る。第２の発明にあっては電源からの出
力電圧の立上り又は立下りの過程で時間をずらした２つ
の時点での出力電圧値を比較し、両者が一致するとこれ
を更に設定値と比較することで出力電圧値が上，下変動
している場合にもこれが設定値に達して安定したか否か
を正確に検出し得て、正確な試験を実施出来る。
【図１】 本発明の実施例１の構成を示すブロック図で
ある。
ある。
【図２】 実施例１の処理過程を示すフローチャートで
ある。
ある。
【図３】 本発明の実施例２の構成を示すブロック図で
ある。
ある。
【図４】 実施例２における第２，第３レジスタから比
較器へのディジタル値を示す説明図である。
較器へのディジタル値を示す説明図である。
【図５】 従来装置の構成を示すブロック図である。
【図６】 プログラマブル電源からの出力電圧値のディ
ジタル値の推移を示す説明図である。
ジタル値の推移を示す説明図である。
１ CPU 、２ 第１レジスタ、３ プログラマブル電
源、４ 被試験半導体の電源端子、５ A/D 変換器、６
第２レジスタ、７ A/D 変換器、８ 第３レジスタ、
９ 比較器、10 比較器、11 フラグ。
源、４ 被試験半導体の電源端子、５ A/D 変換器、６
第２レジスタ、７ A/D 変換器、８ 第３レジスタ、
９ 比較器、10 比較器、11 フラグ。
Claims (2)
- 【請求項１】 被試験半導体に与える電圧の設定値を格
納する記憶手段と、該記憶手段に格納させた設定値に近
づけるべく出力電圧値を変化させる電源とを備え、前記
電源からの出力電圧値が設定値に達すると、半導体試験
を開始するようにした半導体試験装置において、 前記電源の出力電圧値をアナログ・ディジタル変換する
変換手段と、 該変換手段で変換されたディジタル値と、前記記憶手段
に格納した設定値とを比較し、両者が一致した場合に所
定の信号を発する比較手段と、 前記記憶手段に設定値を格納し、また前記比較手段から
所定の信号が出力された場合に半導体試験を開始する制
御部とを備えたことを特徴とする半導体試験装置。 - 【請求項２】 被試験半導体に与える電圧の設定値を格
納する第１の記憶手段と、該第１の記憶手段に格納させ
た設定値に出力電圧値を近づけるべく出力電圧を変化さ
せる電源とを備え、該電源からの出力電圧値が設定値に
達すると半導体試験を開始するようにした半導体試験装
置において、 前記電源の出力電圧をアナログ・ディジタル変換する変
換手段と、 該変換手段で変換されたディジタル値のうちの所定時間
毎のディジタル値を夫々格納する第２，第３の記憶手段
と、 前記第２，第３の両記憶手段に格納させたディジタル値
のうち所定時間を隔てたディジタル値を読み出して比較
し、両者が一致した場合にそのディジタル値を出力する
第１の比較手段と、 該第１の比較手段から出力されたディジタル値と前記第
１の記憶手段に格納してある設定値とを比較し、一致し
た場合に所定の信号を出力する第２の比較手段と、 前記第１の記憶手段に設定値を格納し、また前記第２の
比較手段から所定の信号が出力されると半導体試験を開
始する制御部とを備えたことを特徴とする半導体試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235225A JPH08101254A (ja) | 1994-09-29 | 1994-09-29 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235225A JPH08101254A (ja) | 1994-09-29 | 1994-09-29 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08101254A true JPH08101254A (ja) | 1996-04-16 |
Family
ID=16982941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6235225A Pending JPH08101254A (ja) | 1994-09-29 | 1994-09-29 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08101254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2620356A (en) * | 1943-07-17 | 1952-12-02 | Standard Oil Dev Co | Production of aromatic amines |
| JP2009075046A (ja) * | 2007-09-25 | 2009-04-09 | Yokogawa Electric Corp | 半導体試験装置 |
-
1994
- 1994-09-29 JP JP6235225A patent/JPH08101254A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2620356A (en) * | 1943-07-17 | 1952-12-02 | Standard Oil Dev Co | Production of aromatic amines |
| JP2009075046A (ja) * | 2007-09-25 | 2009-04-09 | Yokogawa Electric Corp | 半導体試験装置 |
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