JPH08102497A - Ｍｏｓインバータ形成方法 - Google Patents
Ｍｏｓインバータ形成方法Info
- Publication number
- JPH08102497A JPH08102497A JP6261627A JP26162794A JPH08102497A JP H08102497 A JPH08102497 A JP H08102497A JP 6261627 A JP6261627 A JP 6261627A JP 26162794 A JP26162794 A JP 26162794A JP H08102497 A JPH08102497 A JP H08102497A
- Authority
- JP
- Japan
- Prior art keywords
- inverters
- mos inverter
- series
- mos
- inverter
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＭＯＳインバータのオフセット電圧の影響を
最小限に抑え得るＭＯＳインバータ形成方法を提供す
る。 【構成】 １段目のＭＯＳインバータＩＮＶ１，ＩＮＶ
２を入力側が対向するように近接配置する。複数の回路
において１段目のＭＯＳインバータの特性が略同一とな
り、オフセットの影響を最小限に抑え得ることができ
る。
最小限に抑え得るＭＯＳインバータ形成方法を提供す
る。 【構成】 １段目のＭＯＳインバータＩＮＶ１，ＩＮＶ
２を入力側が対向するように近接配置する。複数の回路
において１段目のＭＯＳインバータの特性が略同一とな
り、オフセットの影響を最小限に抑え得ることができ
る。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳインバータ形成方
法に係り、特に、複数段のＭＯＳインバータを直列接続
した同一特性の回路、例えば反転増幅器をＬＳＩ内に複
数形成する際の、ＭＯＳインバータ形成方法に関する。
法に係り、特に、複数段のＭＯＳインバータを直列接続
した同一特性の回路、例えば反転増幅器をＬＳＩ内に複
数形成する際の、ＭＯＳインバータ形成方法に関する。
【０００２】
【従来の技術】本発明の発明者等は特願平０５−０２０
６７６号において、容量結合の重みによりアナログ入力
電圧に対してデジタル乗数を乗じたアナログ電圧を出力
し、この出力を２段階の反転増幅器ＩＮＶ１、ＩＮＶ２
あるいはＩＮＶ３、ＩＮＶ２に入力し、その出力の安定
性と精度を確保している。これら反転増幅器は３段のＭ
ＯＳインバータよりなり、その出力をフィードバックキ
ャパシタンスを介して入力に接続してなる。反転増幅器
は、ＭＯＳインバータのゲインを３重に掛けた大きなオ
ープンゲインにより出力の線形性と安定性を確保してい
るが、各ＭＯＳインバータのオフセット電圧にはバラツ
キがあり、特にＬＳＩ内で離間した位置に形成されたＭ
ＯＳインバータのオフセット電圧は大きく相違する可能
性がある。オフセット電圧の差が大きい場合それはその
まま出力電圧の精度に影響し、特に１段目のＭＯＳイン
バータのオフセット電圧は影響が大きい。
６７６号において、容量結合の重みによりアナログ入力
電圧に対してデジタル乗数を乗じたアナログ電圧を出力
し、この出力を２段階の反転増幅器ＩＮＶ１、ＩＮＶ２
あるいはＩＮＶ３、ＩＮＶ２に入力し、その出力の安定
性と精度を確保している。これら反転増幅器は３段のＭ
ＯＳインバータよりなり、その出力をフィードバックキ
ャパシタンスを介して入力に接続してなる。反転増幅器
は、ＭＯＳインバータのゲインを３重に掛けた大きなオ
ープンゲインにより出力の線形性と安定性を確保してい
るが、各ＭＯＳインバータのオフセット電圧にはバラツ
キがあり、特にＬＳＩ内で離間した位置に形成されたＭ
ＯＳインバータのオフセット電圧は大きく相違する可能
性がある。オフセット電圧の差が大きい場合それはその
まま出力電圧の精度に影響し、特に１段目のＭＯＳイン
バータのオフセット電圧は影響が大きい。
【０００３】以上の例では略均等な容量のキャパシタン
スは良好な相対精度で形成されるが、２進数の各桁の重
みに対応した容量を形成するとき、すなわち容量の差が
大きいキャパシタンスを形成する場合には、隣接した単
位キャパシタンスを採用せざるを得なくなる。
スは良好な相対精度で形成されるが、２進数の各桁の重
みに対応した容量を形成するとき、すなわち容量の差が
大きいキャパシタンスを形成する場合には、隣接した単
位キャパシタンスを採用せざるを得なくなる。
【０００４】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、ＭＯＳイン
バータのオフセット電圧の影響を最小限に抑え得るＭＯ
Ｓインバータ形成方法を提供することを目的とする。
来の問題点を解消すべく創案されたもので、ＭＯＳイン
バータのオフセット電圧の影響を最小限に抑え得るＭＯ
Ｓインバータ形成方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るＭＯＳイン
バータ形成方法は、１段目のＭＯＳインバータを入力側
が対向するように近接配置するものである。
バータ形成方法は、１段目のＭＯＳインバータを入力側
が対向するように近接配置するものである。
【０００６】
【作用】本発明によれば、複数の回路において１段目の
ＭＯＳインバータの特性が略同一となり、オフセットの
影響を最小限に抑え得る。
ＭＯＳインバータの特性が略同一となり、オフセットの
影響を最小限に抑え得る。
【０００７】
【実施例】次に本発明に係るＭＯＳインバータ形成方法
の１実施例を図面に基づいて説明する。
の１実施例を図面に基づいて説明する。
【０００８】図１は、反転増幅器を２個直列接続した回
路のＬＳＩパターンを示すものであり、第１段反転増幅
器ＩＮＶ１はインバータＩ１、Ｉ２、Ｉ３を直列接続し
てなり、第２段反転増幅器ＩＮＶ２はインバータＩ４、
Ｉ５、Ｉ６を直列接続してなる。
路のＬＳＩパターンを示すものであり、第１段反転増幅
器ＩＮＶ１はインバータＩ１、Ｉ２、Ｉ３を直列接続し
てなり、第２段反転増幅器ＩＮＶ２はインバータＩ４、
Ｉ５、Ｉ６を直列接続してなる。
【０００９】各インバータＩ１〜Ｉ６はＰ層、Ｎ層の領
域ＰＬおよびＮＬにポリシリコンのラインＰＳ１で入力
を与え、ＰＬ、ＮＬからポリシリコンのラインＰＳ２を
介して出力が生成されている。またＰＬ、ＮＬには金属
ラインＭ１、Ｍ２からドレイン電圧Ｖｄｄ、ソース電圧
Ｖｓｓがそれぞれ給電されている。
域ＰＬおよびＮＬにポリシリコンのラインＰＳ１で入力
を与え、ＰＬ、ＮＬからポリシリコンのラインＰＳ２を
介して出力が生成されている。またＰＬ、ＮＬには金属
ラインＭ１、Ｍ２からドレイン電圧Ｖｄｄ、ソース電圧
Ｖｓｓがそれぞれ給電されている。
【００１０】図中Ｉ１〜Ｉ３は右から左に順次配列さ
れ、Ｉ４〜Ｉ６は左から右に順次配列されており、Ｉ１
とＩ４は近接して配置されている。これによってＩＮＶ
１、ＩＮＶ２の第１段インバータのが近接配置されるこ
とになり、両者のオフセット電圧は略等しくなる。
れ、Ｉ４〜Ｉ６は左から右に順次配列されており、Ｉ１
とＩ４は近接して配置されている。これによってＩＮＶ
１、ＩＮＶ２の第１段インバータのが近接配置されるこ
とになり、両者のオフセット電圧は略等しくなる。
【００１１】このような第１段インバータを近接した構
成にするために、Ｉ３の出力は、金属ラインＭ３を介し
て、Ｉ１の右側にまで引き出され、ここでＩ４に接続さ
れている。
成にするために、Ｉ３の出力は、金属ラインＭ３を介し
て、Ｉ１の右側にまで引き出され、ここでＩ４に接続さ
れている。
【００１２】以上の構成により反転増幅器の特性バラツ
キが最小限に抑えられ、好ましい回路構成が実現され
る。
キが最小限に抑えられ、好ましい回路構成が実現され
る。
【００１３】なお本発明は反転増幅器に限定されること
なく、複数段のＭＯＳインバータを直列接続した同一特
性の回路を複数設ける際には適用可能である。
なく、複数段のＭＯＳインバータを直列接続した同一特
性の回路を複数設ける際には適用可能である。
【００１４】
【発明の効果】前述のとおり、本発明に係るＭＯＳイン
バータ形成方法は、１段目のＭＯＳインバータを入力側
が対向するように近接配置するので、複数の回路におい
て１段目のＭＯＳインバータの特性が略同一となり、オ
フセットの影響を最小限に抑え得るという優れた効果を
有する。
バータ形成方法は、１段目のＭＯＳインバータを入力側
が対向するように近接配置するので、複数の回路におい
て１段目のＭＯＳインバータの特性が略同一となり、オ
フセットの影響を最小限に抑え得るという優れた効果を
有する。
【図１】本発明に係るＭＯＳインバータ形成方法の１実
施例を示す平面図である。
施例を示す平面図である。
【図２】本発明を適用し得る回路例示す回路図である。
ＩＮＶ１、ＩＮＶ２．．．反転増幅器 Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６．．．ＭＯＳイン
バータ ＰＬ．．．Ｐ層 ＮＬ．．．Ｎ層 ＰＳ１、ＰＳ２．．．ポロシリコン Ｍ１、Ｍ２、Ｍ３．．．金属線 Ｖｄｄ．．．ドレイン電圧 Ｖｓｓ．．．ソース電圧。
バータ ＰＬ．．．Ｐ層 ＮＬ．．．Ｎ層 ＰＳ１、ＰＳ２．．．ポロシリコン Ｍ１、Ｍ２、Ｍ３．．．金属線 Ｖｄｄ．．．ドレイン電圧 Ｖｓｓ．．．ソース電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (2)
- 【請求項１】 複数段のＭＯＳインバータを直列接続
した同一特性の回路をＬＳＩ内に複数設ける際に、各回
路における第１段のＭＯＳインバータを、入力側が対抗
するように近接配置することを特徴とするＭＯＳインバ
ータ形成方法。 - 【請求項２】 回路は、入出力をフィードバックキャ
パシタンスを介して接続した反転増幅器であることを特
徴とする請求項１記載のＭＯＳインバータ形成方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6261627A JPH08102497A (ja) | 1994-09-30 | 1994-09-30 | Ｍｏｓインバータ形成方法 |
| DE69525707T DE69525707T2 (de) | 1994-09-30 | 1995-09-29 | MOS-Inverter-Schaltung |
| EP00112801A EP1045446A3 (en) | 1994-09-30 | 1995-09-29 | MOS invertor having a constricted channel width |
| EP95115447A EP0709892B1 (en) | 1994-09-30 | 1995-09-29 | MOS inverter circuit |
| US08/743,161 US5811859A (en) | 1994-09-30 | 1996-11-04 | MOS inverter forming method |
| US08/922,680 US5917343A (en) | 1994-09-30 | 1997-09-03 | MOS inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6261627A JPH08102497A (ja) | 1994-09-30 | 1994-09-30 | Ｍｏｓインバータ形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102497A true JPH08102497A (ja) | 1996-04-16 |
Family
ID=17364527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6261627A Pending JPH08102497A (ja) | 1994-09-30 | 1994-09-30 | Ｍｏｓインバータ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101264A (ja) * | 2003-09-25 | 2005-04-14 | Casio Comput Co Ltd | Ｃｍｏｓトランジスタ及びｃｍｏｓトランジスタの製造方法 |
-
1994
- 1994-09-30 JP JP6261627A patent/JPH08102497A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101264A (ja) * | 2003-09-25 | 2005-04-14 | Casio Comput Co Ltd | Ｃｍｏｓトランジスタ及びｃｍｏｓトランジスタの製造方法 |
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