JPH08102531A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH08102531A JPH08102531A JP6238084A JP23808494A JPH08102531A JP H08102531 A JPH08102531 A JP H08102531A JP 6238084 A JP6238084 A JP 6238084A JP 23808494 A JP23808494 A JP 23808494A JP H08102531 A JPH08102531 A JP H08102531A
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- Japan
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- diffusion layer
- source diffusion
- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 絶縁膜エッチングに起因したセル特性の劣化
を防ぎ得る半導体装置及びその製造方法を提供する。 【構成】 ２層ゲート構造のメモリセルを有する半導体
記憶装置は、素子分離のための絶縁膜８を挟んで隣り合
うメモリセルのそれぞれのソース拡散層１３を相互に接
続する配線層としての拡散層７が、ソース拡散層１３と
同一の導電型の不純物拡散層であって、絶縁膜８の下方
に形成されている。また、上述の半導体記憶装置の製造
方法においては、絶縁膜８を形成する前に配線層として
の拡散層７を形成し、この拡散層７の上に絶縁膜８を形
成する。この後、制御ゲート１２を形成し、これをマス
クとしてイオン注入してソース拡散層１３を形成する。
を防ぎ得る半導体装置及びその製造方法を提供する。 【構成】 ２層ゲート構造のメモリセルを有する半導体
記憶装置は、素子分離のための絶縁膜８を挟んで隣り合
うメモリセルのそれぞれのソース拡散層１３を相互に接
続する配線層としての拡散層７が、ソース拡散層１３と
同一の導電型の不純物拡散層であって、絶縁膜８の下方
に形成されている。また、上述の半導体記憶装置の製造
方法においては、絶縁膜８を形成する前に配線層として
の拡散層７を形成し、この拡散層７の上に絶縁膜８を形
成する。この後、制御ゲート１２を形成し、これをマス
クとしてイオン注入してソース拡散層１３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に関するもので、特に、フラッシュＥＥＰＲ
ＯＭに好適なものである。
の製造方法に関するもので、特に、フラッシュＥＥＰＲ
ＯＭに好適なものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置のうち２層ゲー
ト構造の一括消去型ＥＥＰＲＯＭ（フラッシュＥＥＰＲ
ＯＭ）では、図３に示すようにメモリセル２０が構成さ
れている。即ち、半導体基板２１の表面部に形成された
ソース拡散層２２とドレイン拡散層２３との間にチャネ
ル２４が形成されている。このチャネル２４の上方に第
１のゲート酸化膜２５を介してフローティングゲート２
６が形成されている。このフローティングゲート２６の
上方には第２のゲート酸化膜２７を介してコントロール
ゲート２８が積層形成されている。これらの積層体の上
面及び側面は、熱酸化膜２９で覆われ、全面に層間絶縁
膜３０が形成されている。ソース拡散層２２及びドレイ
ン拡散層２３に対応して層間絶縁膜３０にコンタクトホ
ールが開孔され、この中に配線材料が堆積され、配線層
３１が形成されている。この配線層３１の上方にパッシ
ベーション膜３２が堆積形成されている。
ト構造の一括消去型ＥＥＰＲＯＭ（フラッシュＥＥＰＲ
ＯＭ）では、図３に示すようにメモリセル２０が構成さ
れている。即ち、半導体基板２１の表面部に形成された
ソース拡散層２２とドレイン拡散層２３との間にチャネ
ル２４が形成されている。このチャネル２４の上方に第
１のゲート酸化膜２５を介してフローティングゲート２
６が形成されている。このフローティングゲート２６の
上方には第２のゲート酸化膜２７を介してコントロール
ゲート２８が積層形成されている。これらの積層体の上
面及び側面は、熱酸化膜２９で覆われ、全面に層間絶縁
膜３０が形成されている。ソース拡散層２２及びドレイ
ン拡散層２３に対応して層間絶縁膜３０にコンタクトホ
ールが開孔され、この中に配線材料が堆積され、配線層
３１が形成されている。この配線層３１の上方にパッシ
ベーション膜３２が堆積形成されている。
【０００３】図４に上述のメモリセル２０が複数形成さ
れたフラッシュＥＥＰＲＯＭの一部の概略的な平面図を
示す。メモリセル２０のドレイン拡散層領域２３はフィ
ールド酸化膜３３によって分離されている。このフィー
ルド酸化膜３３の形状は本来矩形状であるが、実際には
このような形状にならず、瓢箪状となっている。ソース
拡散層領域２２はコントロールゲート２８と平行にスト
ライプ状に形成されている。このような構造であると、
ゲートが図中上下方向に変位して形成された場合には、
ゲート幅Ｗが変化することになる。また、フィールド酸
化膜３３のエッジ部３３ａがソース拡散層領域側に出て
いるため、微細化を進めることが困難である。
れたフラッシュＥＥＰＲＯＭの一部の概略的な平面図を
示す。メモリセル２０のドレイン拡散層領域２３はフィ
ールド酸化膜３３によって分離されている。このフィー
ルド酸化膜３３の形状は本来矩形状であるが、実際には
このような形状にならず、瓢箪状となっている。ソース
拡散層領域２２はコントロールゲート２８と平行にスト
ライプ状に形成されている。このような構造であると、
ゲートが図中上下方向に変位して形成された場合には、
ゲート幅Ｗが変化することになる。また、フィールド酸
化膜３３のエッジ部３３ａがソース拡散層領域側に出て
いるため、微細化を進めることが困難である。
【０００４】このようなことから、素子の微細化を行う
ために自己整合によって、ソース拡散層を形成する（Ｓ
ＡＳ：Self Aligned Source ）ことが行われている。図
５に示すように、半導体基板上にフィールド酸化膜３３
が図中縦方向にストライプ状に形成され、横方向にはコ
ントロールゲート２８がストライプ状に形成されてい
る。ソース拡散層は、ソース拡散層領域２２に挟まれる
ように形成されているフィールド酸化膜３３をエッチン
グによって除去した後、コントロールゲート２８をマス
クとして不純物イオンを図中梨地部に注入することによ
り自己整合的に形成される。このため、ソース拡散層
（ＳＤＧ部）とコントロールゲート２８との合わせずれ
が生じることはなく、微細化を図ることができる。
ために自己整合によって、ソース拡散層を形成する（Ｓ
ＡＳ：Self Aligned Source ）ことが行われている。図
５に示すように、半導体基板上にフィールド酸化膜３３
が図中縦方向にストライプ状に形成され、横方向にはコ
ントロールゲート２８がストライプ状に形成されてい
る。ソース拡散層は、ソース拡散層領域２２に挟まれる
ように形成されているフィールド酸化膜３３をエッチン
グによって除去した後、コントロールゲート２８をマス
クとして不純物イオンを図中梨地部に注入することによ
り自己整合的に形成される。このため、ソース拡散層
（ＳＤＧ部）とコントロールゲート２８との合わせずれ
が生じることはなく、微細化を図ることができる。
【０００５】このような自己整合工程の詳細を説明す
る。図６に示すように、半導体基板２１上にソース拡散
層領域２２、２２、…、フィールド酸化膜３３、３３、
…、コントロールゲート２８、２８、…が形成されてい
る。その全面にレジスト３４を塗布し、ＰＥＰ工程によ
ってパターニングする。パターニングによってライン状
にレジストが除去される。このため、ソース拡散層領域
２２及びソース拡散層領域２２に挟まれたフィールド酸
化膜３３が露出される。この後、反応性イオンエッチン
グ（ＲＩＥ）を行って、フィールド酸化膜３３を除去す
る。
る。図６に示すように、半導体基板２１上にソース拡散
層領域２２、２２、…、フィールド酸化膜３３、３３、
…、コントロールゲート２８、２８、…が形成されてい
る。その全面にレジスト３４を塗布し、ＰＥＰ工程によ
ってパターニングする。パターニングによってライン状
にレジストが除去される。このため、ソース拡散層領域
２２及びソース拡散層領域２２に挟まれたフィールド酸
化膜３３が露出される。この後、反応性イオンエッチン
グ（ＲＩＥ）を行って、フィールド酸化膜３３を除去す
る。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな自己整合工程では、フィールド酸化膜３３、３３、
…をエッチングによって除去したときに、図７に示すよ
うに、ソース拡散層領域２２、２２、…も図中斜線部分
がエッチングされダメージを受ける。図８にこのような
状態のセルの断面図が示される。ダメージを受けたソー
ス拡散層領域２２にイオン注入を行った後、熱酸化工程
等を経るとソース拡散層領域２２のダメージがチャネル
領域２４にまで拡大し、セル特性に悪影響を及ぼすこと
がある。
うな自己整合工程では、フィールド酸化膜３３、３３、
…をエッチングによって除去したときに、図７に示すよ
うに、ソース拡散層領域２２、２２、…も図中斜線部分
がエッチングされダメージを受ける。図８にこのような
状態のセルの断面図が示される。ダメージを受けたソー
ス拡散層領域２２にイオン注入を行った後、熱酸化工程
等を経るとソース拡散層領域２２のダメージがチャネル
領域２４にまで拡大し、セル特性に悪影響を及ぼすこと
がある。
【０００７】本発明は、上記に鑑みてなされたもので、
その目的は、上述の問題点を解決しうる半導体装置及び
その製造方法を提供することである。
その目的は、上述の問題点を解決しうる半導体装置及び
その製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、制御ゲートを有するトランジスタからなるメモリセ
ルがマトリックス状に複数形成された半導体装置におい
て、素子分離のための絶縁膜を挟んで隣り合うメモリセ
ルのそれぞれのソース拡散層を相互に接続する配線層と
しての拡散層が、前記ソース拡散層と同一導電型の不純
物拡散層であって、前記絶縁膜の下方に形成されてい
る。
は、制御ゲートを有するトランジスタからなるメモリセ
ルがマトリックス状に複数形成された半導体装置におい
て、素子分離のための絶縁膜を挟んで隣り合うメモリセ
ルのそれぞれのソース拡散層を相互に接続する配線層と
しての拡散層が、前記ソース拡散層と同一導電型の不純
物拡散層であって、前記絶縁膜の下方に形成されてい
る。
【０００９】本発明の半導体記憶装置の製造方法は、制
御ゲートを有するトランジスタからなるメモリセルがマ
トリックス状に複数形成された半導体記憶装置の製造方
法において、半導体基板上にストライプ状に素子分離の
ための絶縁膜形成予定領域をパターニングする工程と、
前記絶縁膜形成予定領域に対して直交するようにメモリ
セルのソース拡散層形成予定領域をストライプ状にパタ
ーニングする工程と、前記ソース拡散層形成予定領域内
の前記絶縁膜形成予定領域に、ソース拡散層と同一導電
型の不純物をイオン注入する工程と、前記絶縁膜形成予
定領域に絶縁膜を形成する工程と、前記絶縁膜によって
分離された素子領域に制御ゲートを形成する工程と、前
記制御ゲートをマスクとして、前記ソース拡散層形成予
定領域に自己整合的にイオン注入してソース拡散層を形
成する工程と、を備える。
御ゲートを有するトランジスタからなるメモリセルがマ
トリックス状に複数形成された半導体記憶装置の製造方
法において、半導体基板上にストライプ状に素子分離の
ための絶縁膜形成予定領域をパターニングする工程と、
前記絶縁膜形成予定領域に対して直交するようにメモリ
セルのソース拡散層形成予定領域をストライプ状にパタ
ーニングする工程と、前記ソース拡散層形成予定領域内
の前記絶縁膜形成予定領域に、ソース拡散層と同一導電
型の不純物をイオン注入する工程と、前記絶縁膜形成予
定領域に絶縁膜を形成する工程と、前記絶縁膜によって
分離された素子領域に制御ゲートを形成する工程と、前
記制御ゲートをマスクとして、前記ソース拡散層形成予
定領域に自己整合的にイオン注入してソース拡散層を形
成する工程と、を備える。
【００１０】
【作用】本発明の半導体記憶装置では、配線層としての
拡散層が絶縁膜の下方に形成され、隣り合うメモリセル
のソース拡散層が相互に接続されて一体化されている。
従って、絶縁膜をエッチングすることなく、一体化した
ソース拡散層が形成される。
拡散層が絶縁膜の下方に形成され、隣り合うメモリセル
のソース拡散層が相互に接続されて一体化されている。
従って、絶縁膜をエッチングすることなく、一体化した
ソース拡散層が形成される。
【００１１】本発明の半導体記憶装置の製造方法では、
ソース拡散層を接続するための拡散層を絶縁膜形成前に
形成し、この拡散層の上に絶縁膜を形成する。この後、
ゲートを形成し、これをマスクとしてイオン注入してソ
ース拡散層を形成する。このため、絶縁膜をエッチング
することなく、ソース拡散層を相互接続して一体化する
ことができ、特性の良好な半導体記憶装置を得ることが
可能となる。
ソース拡散層を接続するための拡散層を絶縁膜形成前に
形成し、この拡散層の上に絶縁膜を形成する。この後、
ゲートを形成し、これをマスクとしてイオン注入してソ
ース拡散層を形成する。このため、絶縁膜をエッチング
することなく、ソース拡散層を相互接続して一体化する
ことができ、特性の良好な半導体記憶装置を得ることが
可能となる。
【００１２】
【実施例】以下、図面を参照しながら本発明に係る半導
体記憶装置及びその製造方法の一実施例について説明す
る。
体記憶装置及びその製造方法の一実施例について説明す
る。
【００１３】この半導体記憶装置は、図１（Ｆ）に示さ
れる。この図には、３つのメモリセルのソース拡散層の
横断面が示されている。即ち、ソース拡散層１３、１
３、１３の上方には順に第１ゲート酸化膜９、フローテ
ィングゲート１０、第２ゲート酸化膜１１、コントロー
ルゲート１２が形成されている。これらソース拡散層１
３、１３、…はフィールド酸化膜８、８、…の下に形成
された配線層としての拡散層７、７、…によって結合さ
れ、一体化したソース拡散層として構成されている。
れる。この図には、３つのメモリセルのソース拡散層の
横断面が示されている。即ち、ソース拡散層１３、１
３、１３の上方には順に第１ゲート酸化膜９、フローテ
ィングゲート１０、第２ゲート酸化膜１１、コントロー
ルゲート１２が形成されている。これらソース拡散層１
３、１３、…はフィールド酸化膜８、８、…の下に形成
された配線層としての拡散層７、７、…によって結合さ
れ、一体化したソース拡散層として構成されている。
【００１４】次に、このような半導体記憶装置の製造方
法を以下に説明する。図１に工程別断面図を示す。ま
ず、図１（Ａ）に示すように、ＬＯＣＯＳ構造形成のた
めに、半導体基板１の表面に酸化膜２を熱酸化により形
成し、さらにポリシリコン層３、窒化シリコン層（Ｓｉ
Ｎ層）４をＣＶＤ法により形成する。
法を以下に説明する。図１に工程別断面図を示す。ま
ず、図１（Ａ）に示すように、ＬＯＣＯＳ構造形成のた
めに、半導体基板１の表面に酸化膜２を熱酸化により形
成し、さらにポリシリコン層３、窒化シリコン層（Ｓｉ
Ｎ層）４をＣＶＤ法により形成する。
【００１５】次に、図１（Ｂ）に示すように、フィール
ド酸化膜を形成しようとする領域のポリシリコン層３及
び窒化シリコン層４を除去して、酸化膜２を露出させ
る。この後、図２に示すように、酸化膜２及び窒化シリ
コン層４の表面に塗布されたレジスト５をパターニング
して、ライン状にレジストを除去する。レジストが除去
された領域は、ソース拡散層形成予定領域６となる。残
されたレジスト５はイオン注入の際のマスクとして機能
する。ソース拡散層形成予定領域６は、後述する配線と
して機能する拡散層７、７、…の形成予定領域６ａ、６
ａ、…とセルのソース拡散層１３、１３、…の形成予定
領域６ｂ、６ｂ、…とに分けられる。それぞれの拡散層
７、７、７…の形成予定領域６ａ、６ａ、…には、将
来、フィールド酸化膜が形成される。このようなソース
拡散層形成予定領域６のＡ−Ａ´線による断面を図１
（Ｃ）に示す。
ド酸化膜を形成しようとする領域のポリシリコン層３及
び窒化シリコン層４を除去して、酸化膜２を露出させ
る。この後、図２に示すように、酸化膜２及び窒化シリ
コン層４の表面に塗布されたレジスト５をパターニング
して、ライン状にレジストを除去する。レジストが除去
された領域は、ソース拡散層形成予定領域６となる。残
されたレジスト５はイオン注入の際のマスクとして機能
する。ソース拡散層形成予定領域６は、後述する配線と
して機能する拡散層７、７、…の形成予定領域６ａ、６
ａ、…とセルのソース拡散層１３、１３、…の形成予定
領域６ｂ、６ｂ、…とに分けられる。それぞれの拡散層
７、７、７…の形成予定領域６ａ、６ａ、…には、将
来、フィールド酸化膜が形成される。このようなソース
拡散層形成予定領域６のＡ−Ａ´線による断面を図１
（Ｃ）に示す。
【００１６】図１（Ｃ）に示すように、半導体基板１に
酸化膜２を介してＡｓ等の不純物のイオン注入を行い、
拡散層７、７、…を形成する。これら拡散層７、７、…
はｎ＋拡散層となり、先に述べた配線として機能する拡
散層となる。このときのＡｓのドーズ量は１×１０15cm
-2〜３×１０15cm-2程であり、注入エネルギーは５０〜
６０ｋｅＶである。
酸化膜２を介してＡｓ等の不純物のイオン注入を行い、
拡散層７、７、…を形成する。これら拡散層７、７、…
はｎ＋拡散層となり、先に述べた配線として機能する拡
散層となる。このときのＡｓのドーズ量は１×１０15cm
-2〜３×１０15cm-2程であり、注入エネルギーは５０〜
６０ｋｅＶである。
【００１７】この後、図１（Ｄ）に示すように、酸素雰
囲気中で加熱を行うことにより、拡散層７、７、…の上
にフィールド酸化膜８、８、…を厚く形成する。
囲気中で加熱を行うことにより、拡散層７、７、…の上
にフィールド酸化膜８、８、…を厚く形成する。
【００１８】図１（Ｅ）に示すように、フィールド酸化
膜８、８、…を形成した後、窒化シリコン層４、４、…
ポリシリコン層３、３、…及び酸化膜２、２、…をエッ
チングによって除去し、セル形成領域を露出させる。
膜８、８、…を形成した後、窒化シリコン層４、４、…
ポリシリコン層３、３、…及び酸化膜２、２、…をエッ
チングによって除去し、セル形成領域を露出させる。
【００１９】図１（Ｆ）に示すように、所定の工程によ
って、第１ゲート酸化膜９、フローティングゲート１
０、第２ゲート酸化膜１１、コントロールゲート１２を
形成した後パターニングする。この後、ソース拡散層１
３を形成するため、コントロールゲート１２をマスクと
して自己整合的に不純物Ａｓ等をイオン注入する。この
ようにして形成されたソース拡散層１３、１３、…は先
に形成されていた拡散層７、７、…と結合して一体化す
る。
って、第１ゲート酸化膜９、フローティングゲート１
０、第２ゲート酸化膜１１、コントロールゲート１２を
形成した後パターニングする。この後、ソース拡散層１
３を形成するため、コントロールゲート１２をマスクと
して自己整合的に不純物Ａｓ等をイオン注入する。この
ようにして形成されたソース拡散層１３、１３、…は先
に形成されていた拡散層７、７、…と結合して一体化す
る。
【００２０】以下は周知の電極形成、配線、保護膜形成
等が行われ半導体記憶装置が完成する。
等が行われ半導体記憶装置が完成する。
【００２１】本発明の実施例によれば、フィールド酸化
膜を形成する前にソース拡散層間を配線するための拡散
層を形成するようにしたので、従来例のようにフィール
ド酸化膜をエッチングすることなく、一体化したソース
拡散層を形成することができる。このため、エッチング
を行うことによって生じるメモリセルの特性劣化を防止
することができる。
膜を形成する前にソース拡散層間を配線するための拡散
層を形成するようにしたので、従来例のようにフィール
ド酸化膜をエッチングすることなく、一体化したソース
拡散層を形成することができる。このため、エッチング
を行うことによって生じるメモリセルの特性劣化を防止
することができる。
【００２２】
【発明の効果】本発明の半導体装置によれば、絶縁膜の
下方に拡散層が形成されているので、一体化したソース
拡散層を形成するのに絶縁膜エッチングを行う必要はな
い。このため、エッチングに起因したメモリセルの特性
に与える悪影響を抑えることができる。
下方に拡散層が形成されているので、一体化したソース
拡散層を形成するのに絶縁膜エッチングを行う必要はな
い。このため、エッチングに起因したメモリセルの特性
に与える悪影響を抑えることができる。
【００２３】また、本発明の半導体装置の製造方法によ
れば、ソース拡散層を接続するための拡散層を絶縁膜形
成前に形成するようにしたので、一体化したソース拡散
層を形成するのに、ソース拡散層にダメージを与える絶
縁膜エッチングを行う必要はなく、良好な特性を有する
半導体記憶装置を得ることができる。
れば、ソース拡散層を接続するための拡散層を絶縁膜形
成前に形成するようにしたので、一体化したソース拡散
層を形成するのに、ソース拡散層にダメージを与える絶
縁膜エッチングを行う必要はなく、良好な特性を有する
半導体記憶装置を得ることができる。
【図１】本発明の一実施例の工程別断面図。
【図２】フィールド酸化前のイオン注入時に使用するレ
ジストをパターニングした状態を示す図。
ジストをパターニングした状態を示す図。
【図３】フラッシュＥＥＰＲＯＭのメモリセルの断面
図。
図。
【図４】従来のフラッシュＥＥＰＲＯＭのセル構造の概
略を示す平面図。
略を示す平面図。
【図５】自己整合拡散領域を有するセル構造の概略を示
す平面図。
す平面図。
【図６】ソース拡散層領域を形成するためにフィールド
酸化膜をＲＩＥによって除去する時のセル平面図。
酸化膜をＲＩＥによって除去する時のセル平面図。
【図７】図６に示されたＢ−Ｂ´線に沿った断面図。
【図８】図６に示されたＣ−Ｃ´線に沿った断面図。
１ 半導体基板 ２ 酸化膜 ３ ポリシリコン層 ４ 窒化シリコン層 ５ レジスト ６ ソース拡散層形成予定領域 ６ａ 配線層となる拡散層の形成予定領域 ６ｂ セルのソース拡散層の形成予定領域 ７ 配線層としての拡散層 ８ フィールド酸化膜 ９ 第１のゲート酸化膜 １０ フローティングゲート １１ 第２のゲート酸化膜 １２ コントロールゲート １３ ソース拡散層 ２０ メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】制御ゲートを有するトランジスタからなる
メモリセルがマトリックス状に複数形成された半導体記
憶装置において、 素子分離のための絶縁膜を挟んで隣り合うメモリセルの
それぞれのソース拡散層を相互に接続する配線層として
の拡散層が、前記ソース拡散層と同一導電型の不純物拡
散層であって、前記絶縁膜の下方に形成されていること
を特徴とする半導体記憶装置。 - 【請求項２】制御ゲートを有するトランジスタからなる
メモリセルがマトリックス状に複数形成された半導体記
憶装置の製造方法において、 半導体基板上にストライプ状に素子分離のための絶縁膜
形成予定領域をパターニングする工程と、 前記絶縁膜形成予定領域に対して直交するようにメモリ
セルのソース拡散層形成予定領域をストライプ状にパタ
ーニングする工程と、 前記ソース拡散層形成予定領域内の前記絶縁膜形成予定
領域に、ソース拡散層と同一導電型の不純物をイオン注
入する工程と、 前記絶縁膜形成予定領域に絶縁膜を形成する工程と、 前記絶縁膜によって分離された素子領域に制御ゲートを
形成する工程と、 前記制御ゲートをマスクとして、前記ソース拡散層形成
予定領域に自己整合的にイオン注入してソース拡散層を
形成する工程と、を備えることを特徴とする半導体記憶
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6238084A JPH08102531A (ja) | 1994-09-30 | 1994-09-30 | 半導体記憶装置及びその製造方法 |
| US08/536,173 US5817556A (en) | 1994-09-30 | 1995-09-29 | Method of manufacturing a semiconductor memory device including memory cells having connected source regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6238084A JPH08102531A (ja) | 1994-09-30 | 1994-09-30 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102531A true JPH08102531A (ja) | 1996-04-16 |
Family
ID=17024930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6238084A Pending JPH08102531A (ja) | 1994-09-30 | 1994-09-30 | 半導体記憶装置及びその製造方法 |
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| DE69734278D1 (de) * | 1997-07-03 | 2006-02-09 | St Microelectronics Srl | Herstellungsverfahren eines nichtflüchtigen Halbleiterspeicherbauelementes mit abgeschirmtem Einpolysiliziumgate-Speicherabschnitt |
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1995
- 1995-09-29 US US08/536,173 patent/US5817556A/en not_active Expired - Fee Related
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| US6759709B1 (en) | 2003-01-30 | 2004-07-06 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
Also Published As
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